JP2507576B2 - 半導体不揮発性メモリ - Google Patents
半導体不揮発性メモリInfo
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- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、半導体不揮発性メモリおよびその製造方法
に係り、特に二層構造のゲート電極を有する電気的消去
・再書込み可能な読出し専用メモリ（以下、EEPROMと略
記する）におけるセルトランジスタに対する電圧設定手
段およびフィールド反転防止用のイオン注入による不純
物領域を形成する一連のプロセスに関する。
に係り、特に二層構造のゲート電極を有する電気的消去
・再書込み可能な読出し専用メモリ（以下、EEPROMと略
記する）におけるセルトランジスタに対する電圧設定手
段およびフィールド反転防止用のイオン注入による不純
物領域を形成する一連のプロセスに関する。
（従来の技術） 電気的消去が可能な従来のEEPROMセルには、浮遊ゲー
ト電極と制御ゲート電極との二層ポリシリコンゲート電
極構造を有するものと、さらに、消去ゲード電極を有す
る三層ポリシリコンゲート電極構造を有するものとがあ
る。
ト電極と制御ゲート電極との二層ポリシリコンゲート電
極構造を有するものと、さらに、消去ゲード電極を有す
る三層ポリシリコンゲート電極構造を有するものとがあ
る。
第３図（ａ）は、二層ゲート電極構造を有するEEPROM
セルの平面パターンを示しており、列線（ビット線）方
向に沿うＢ−Ｂ線および行線（ワード線）方向に沿うＣ
−Ｃ線の断面構造をそれぞれ第３図（ｂ）および（ｃ）
に示している。
セルの平面パターンを示しており、列線（ビット線）方
向に沿うＢ−Ｂ線および行線（ワード線）方向に沿うＣ
−Ｃ線の断面構造をそれぞれ第３図（ｂ）および（ｃ）
に示している。
即ち、例えばＰ型の半導体基板30の表面に素子分離領
域31が形成され、素子領域にN+不純物領域からなるソー
ス領域32およびドレイン領域33が形成され、このソース
領域32とドレイン領域33との間のチャネル領域上に第１
のゲード絶縁膜34が形成され、この第１のゲート絶縁膜
34上に電気的に浮遊状態にある浮遊ゲート電極35が形成
され、この浮遊ゲート電極35に第２のゲート絶縁膜36を
介して制御ゲート電極37が行方向に形成されている。さ
らに、これらの上に層間絶縁膜38を介してピット線39
（金属配線）が列方向に形成され、このピット線39は層
間絶縁膜38に開孔されたコンタクトホールを通してドレ
イン領域33にコンタクトしている。
域31が形成され、素子領域にN+不純物領域からなるソー
ス領域32およびドレイン領域33が形成され、このソース
領域32とドレイン領域33との間のチャネル領域上に第１
のゲード絶縁膜34が形成され、この第１のゲート絶縁膜
34上に電気的に浮遊状態にある浮遊ゲート電極35が形成
され、この浮遊ゲート電極35に第２のゲート絶縁膜36を
介して制御ゲート電極37が行方向に形成されている。さ
らに、これらの上に層間絶縁膜38を介してピット線39
（金属配線）が列方向に形成され、このピット線39は層
間絶縁膜38に開孔されたコンタクトホールを通してドレ
イン領域33にコンタクトしている。
このEEPROMセルは、１個のトランジスタで構成される
ので、セル面積が小さく、高集積化に適している。
ので、セル面積が小さく、高集積化に適している。
第７図は、第３図（ａ）乃至（ｂ）に示したEEPROMセ
ルが行列状に配列されたメモリセルアレイの等価回路お
よびその周辺回路の一部を示しており、71−１−１〜71
−３−３はセルトランジスタ（メモリセル）、72−１〜
72−３は行線（ワード線）、73−１〜73−２はソース
線、74−１〜74−３は列線（ビット線）、75はロウデコ
ーダ、76はロウデコーダ75の行選択出力および動作モー
ド指定信号に応じてワード線72−１〜72−３およびソー
ス線73−１〜73−２の電圧を切換え選択する切換回路、
78はカラムデコーダ、79はカラムデコーダ78のカラム
（列）選択出力に応じてカラム選択を行なうと共に動作
モード指定信号に応じて列線の電圧を切換選択するカラ
ム選択ゲート、81はカラムデコーダ78に接続されている
センスアンプ回路である。
ルが行列状に配列されたメモリセルアレイの等価回路お
よびその周辺回路の一部を示しており、71−１−１〜71
−３−３はセルトランジスタ（メモリセル）、72−１〜
72−３は行線（ワード線）、73−１〜73−２はソース
線、74−１〜74−３は列線（ビット線）、75はロウデコ
ーダ、76はロウデコーダ75の行選択出力および動作モー
ド指定信号に応じてワード線72−１〜72−３およびソー
ス線73−１〜73−２の電圧を切換え選択する切換回路、
78はカラムデコーダ、79はカラムデコーダ78のカラム
（列）選択出力に応じてカラム選択を行なうと共に動作
モード指定信号に応じて列線の電圧を切換選択するカラ
ム選択ゲート、81はカラムデコーダ78に接続されている
センスアンプ回路である。
ここで、上記メモリセルアレイにおいては、同一列の
隣り合うセルトランジスタのドレイン相互あるいはソー
ス相互が共通に形成されて同一列の各セルが直列に接続
されており、行方向に隣り合うセル相互は半導体基板内
に形成された素子分離領域により分離されている。そし
て、同一列の隣り合うセルのドレイン相互が共通の列線
（ビット線）に接続され、同一行の各セルのソースがソ
ース線に共通に形成されており（本例では隣り合う２行
の各セルのソースが共通に形成されている）、同一行の
各セルの制御ゲート電極が共通に形成されてワード線と
なっている。
隣り合うセルトランジスタのドレイン相互あるいはソー
ス相互が共通に形成されて同一列の各セルが直列に接続
されており、行方向に隣り合うセル相互は半導体基板内
に形成された素子分離領域により分離されている。そし
て、同一列の隣り合うセルのドレイン相互が共通の列線
（ビット線）に接続され、同一行の各セルのソースがソ
ース線に共通に形成されており（本例では隣り合う２行
の各セルのソースが共通に形成されている）、同一行の
各セルの制御ゲート電極が共通に形成されてワード線と
なっている。
次に、第７図の回路における各動作モードについて、
第８図に示す動作モード対セル印加電圧（ゲード電圧V
G,ドレイン電圧VD,ソース電圧Vs）の関係を参照しなが
ら、ワード線72−２およびソース線73−１および列線74
−２の１組に接続されているメモリセル71−２−２に注
目して説明する。
第８図に示す動作モード対セル印加電圧（ゲード電圧V
G,ドレイン電圧VD,ソース電圧Vs）の関係を参照しなが
ら、ワード線72−２およびソース線73−１および列線74
−２の１組に接続されているメモリセル71−２−２に注
目して説明する。
一括消去する場合は、全てのソース線73−１〜73−２
を解放状態に設定し、全てのワード線72−１〜72−３を
接地電位に設定し、全ての列線74−１〜74−３を20V
（消去電圧Vpp）に設定する。これにより、メモリセル
のドレイン領域33と制御ゲート電極37との間に高電圧が
かかり、浮遊ゲート電極35中の電子が第１ゲート絶縁膜
34のトンネル電流を利用してドレイン領域33へ引き抜か
れて消去状態になる。つまり、メモリセルの制御ゲート
電極37から見た閾値電圧が低下し、ややデプレッション
型となり、オン（“1"）状態になる。なお、消去電圧Vp
pは、外部から供給される電圧Vexを内部で昇圧した電圧
である。
を解放状態に設定し、全てのワード線72−１〜72−３を
接地電位に設定し、全ての列線74−１〜74−３を20V
（消去電圧Vpp）に設定する。これにより、メモリセル
のドレイン領域33と制御ゲート電極37との間に高電圧が
かかり、浮遊ゲート電極35中の電子が第１ゲート絶縁膜
34のトンネル電流を利用してドレイン領域33へ引き抜か
れて消去状態になる。つまり、メモリセルの制御ゲート
電極37から見た閾値電圧が低下し、ややデプレッション
型となり、オン（“1"）状態になる。なお、消去電圧Vp
pは、外部から供給される電圧Vexを内部で昇圧した電圧
である。
消去後に“0"状態へ書込む際は、消去された全てのメ
モリセルのうちの任意の選択メモリセルの浮遊ゲート電
極35にホットエレクトロンを注入する。この場合、全て
のソース線73−１〜73−２を接地電位に設定し、選択さ
れたワード線72−２を12.5V（外部供給電圧Vex）に設定
し、非選択のワード線を接地電位に設定し、選択された
列線74−２を10V（電圧Vd1）に設定し、非選択の列線を
接地電位に設定する。これにより、選択メモリセルのド
レイン・ソース間に高電界をかけ、基板／ゲート絶縁膜
（酸化シリコン膜）障壁3.1eVを越えるような高い電圧
を発生させて選択メモリセルの浮遊ゲート電極35に注入
する。従って、“0"状態への書込み後には、選択メモリ
セルの制御ゲート電極37から見た閾値電圧が上昇し、オ
フ（“0"）状態になる。なお、電圧Vd1は、外部供給電
圧Vexを内部で降圧した電圧である。
モリセルのうちの任意の選択メモリセルの浮遊ゲート電
極35にホットエレクトロンを注入する。この場合、全て
のソース線73−１〜73−２を接地電位に設定し、選択さ
れたワード線72−２を12.5V（外部供給電圧Vex）に設定
し、非選択のワード線を接地電位に設定し、選択された
列線74−２を10V（電圧Vd1）に設定し、非選択の列線を
接地電位に設定する。これにより、選択メモリセルのド
レイン・ソース間に高電界をかけ、基板／ゲート絶縁膜
（酸化シリコン膜）障壁3.1eVを越えるような高い電圧
を発生させて選択メモリセルの浮遊ゲート電極35に注入
する。従って、“0"状態への書込み後には、選択メモリ
セルの制御ゲート電極37から見た閾値電圧が上昇し、オ
フ（“0"）状態になる。なお、電圧Vd1は、外部供給電
圧Vexを内部で降圧した電圧である。
また、“1"状態への書込みは、全てのソース線73−１
〜73−２を接地電位に設定し、全てのワード線72−１〜
72−３を接地電位に設定し、全ての列線74−１〜74−３
を接地電位に設定する。この場合、メモリセルに電子の
移動はなく、メモリセルの状態は変わらない。
〜73−２を接地電位に設定し、全てのワード線72−１〜
72−３を接地電位に設定し、全ての列線74−１〜74−３
を接地電位に設定する。この場合、メモリセルに電子の
移動はなく、メモリセルの状態は変わらない。
また、読出し時には、全てのソース線73−１〜73−２
を接地電位に設定し、選択されたワード線72−１を5V
（電源電圧Vcc）に設定し、非選択のワード線を接地電
位に設定し、選択されるメモリセル71−２−２のドレイ
ンに接続されている列線74−２を3V（Vd2）に設定し、
非選択の列線を接地電位に設定する。なお、電圧Vd2
は、外部供給電圧Vexを内部で降圧した電圧である。
を接地電位に設定し、選択されたワード線72−１を5V
（電源電圧Vcc）に設定し、非選択のワード線を接地電
位に設定し、選択されるメモリセル71−２−２のドレイ
ンに接続されている列線74−２を3V（Vd2）に設定し、
非選択の列線を接地電位に設定する。なお、電圧Vd2
は、外部供給電圧Vexを内部で降圧した電圧である。
このように、選択メモリセルに読出し電圧が印加され
ることにより、選択メモリセルのデータの内容（“0"ま
たは“1"）が列線に読出され、センスアンプ回路81によ
り検知・増幅されて出力されるようになる。
ることにより、選択メモリセルのデータの内容（“0"ま
たは“1"）が列線に読出され、センスアンプ回路81によ
り検知・増幅されて出力されるようになる。
なお、上記したEEPROMセルの消去に際して過消去が生
じると、消去後のセルトランジスタの閾値電圧VTHが負
になり、この後の読出し時に誤選択状態になって誤読出
しが起きるおそれがある。即ち、過消去により浮遊ゲー
ト電極35に過剰の正電荷が蓄積した場合、浮遊ゲート電
極35下のチャネルが反転してディプレッション型となっ
てしまう。そこで、この読出し時の誤選択状態を防止す
るために、消去時の電子引き抜き条件を最適化すること
により、消去後のセルトランジスタの閾値電圧VTHを正
に確保するようにしている。また、消去効率を上げるた
めには、浮遊ゲート電極35とドレイン領域33（またはソ
ース領域）との間の第１ゲート絶縁膜34の膜厚を一部薄
くし、この部分を利用して引き抜く必要がある。
じると、消去後のセルトランジスタの閾値電圧VTHが負
になり、この後の読出し時に誤選択状態になって誤読出
しが起きるおそれがある。即ち、過消去により浮遊ゲー
ト電極35に過剰の正電荷が蓄積した場合、浮遊ゲート電
極35下のチャネルが反転してディプレッション型となっ
てしまう。そこで、この読出し時の誤選択状態を防止す
るために、消去時の電子引き抜き条件を最適化すること
により、消去後のセルトランジスタの閾値電圧VTHを正
に確保するようにしている。また、消去効率を上げるた
めには、浮遊ゲート電極35とドレイン領域33（またはソ
ース領域）との間の第１ゲート絶縁膜34の膜厚を一部薄
くし、この部分を利用して引き抜く必要がある。
一方、第９図（ａ）は、三層ゲート電極構造を有する
EEPROMセルの平面パターンを示しており、列線方向に沿
うＢ−Ｂ線および行線方向に沿うＣ−Ｃ線の断面構造を
それぞれ第９図（ｂ）および（ｃ）に示している。ここ
で、90は半導体基板、92はソース領域、93はドレイン領
域、94は第１のゲード絶縁膜、95は浮遊ゲート電極、96
は第２のゲート絶縁膜、97は制御ゲート電極、98は層間
絶縁膜、99はピット線である。また、浮遊ゲート電極95
の一部にトンネル絶縁膜を介して対向するように消去ゲ
ート電極100が形成されている。
EEPROMセルの平面パターンを示しており、列線方向に沿
うＢ−Ｂ線および行線方向に沿うＣ−Ｃ線の断面構造を
それぞれ第９図（ｂ）および（ｃ）に示している。ここ
で、90は半導体基板、92はソース領域、93はドレイン領
域、94は第１のゲード絶縁膜、95は浮遊ゲート電極、96
は第２のゲート絶縁膜、97は制御ゲート電極、98は層間
絶縁膜、99はピット線である。また、浮遊ゲート電極95
の一部にトンネル絶縁膜を介して対向するように消去ゲ
ート電極100が形成されている。
この第９図（ａ）乃至（ｃ）に示したEEPROMセルは、
消去に際して、消去ゲート電極100の昇圧電圧を印加す
るものであるが、前記したような過消去によって消去後
のセルトランジスタの閾値電圧VTHが負になっても誤読
出しが起きないように、チャネル領域の長さ方向の一部
に対して浮遊ゲート電極95がないオフセット領域101を
設け、このオフセット領域101でゲート絶縁膜96を介し
てチャネル領域に制御ゲート電極97を対向させておくこ
とにより選択トランジスタ部を形成している。即ち、過
消去により浮遊ゲート電極95下のチャネルが反転しても
制御ゲート電極97下のチャネルは反転しないので、誤読
出しを防止することができる。
消去に際して、消去ゲート電極100の昇圧電圧を印加す
るものであるが、前記したような過消去によって消去後
のセルトランジスタの閾値電圧VTHが負になっても誤読
出しが起きないように、チャネル領域の長さ方向の一部
に対して浮遊ゲート電極95がないオフセット領域101を
設け、このオフセット領域101でゲート絶縁膜96を介し
てチャネル領域に制御ゲート電極97を対向させておくこ
とにより選択トランジスタ部を形成している。即ち、過
消去により浮遊ゲート電極95下のチャネルが反転しても
制御ゲート電極97下のチャネルは反転しないので、誤読
出しを防止することができる。
しかし、このEEPROMセルは、実質２個のトランジスタ
で構成されるので、セル面積が大きくなる。
で構成されるので、セル面積が大きくなる。
ところで、第３図（ａ）乃至（ｃ）に示したような高
集積化に適した二層ゲート電極構造を有するEEPROMセル
は、メモリの大容量化が例えば512Kビット程度まで進ん
でくると、消去に際して、各セルに同一の引き抜き電圧
を印加して一括して消去しても、セルによって消去の程
度が大きくばらつくようになる。このばらつきは、浮遊
ゲート電極35からの電子を引き抜く時に第１のゲート絶
縁膜34にかかる電界が各セルで異なり、これは浮遊ゲー
ト電極35の形状制御性に原因している。しかし、この浮
遊ゲート電極35の形状の制御はプロセス的に限界に近く
なっており、その向上は困難である。
集積化に適した二層ゲート電極構造を有するEEPROMセル
は、メモリの大容量化が例えば512Kビット程度まで進ん
でくると、消去に際して、各セルに同一の引き抜き電圧
を印加して一括して消去しても、セルによって消去の程
度が大きくばらつくようになる。このばらつきは、浮遊
ゲート電極35からの電子を引き抜く時に第１のゲート絶
縁膜34にかかる電界が各セルで異なり、これは浮遊ゲー
ト電極35の形状制御性に原因している。しかし、この浮
遊ゲート電極35の形状の制御はプロセス的に限界に近く
なっており、その向上は困難である。
このような各セルの消去特性の大きなばらつきにより
過消去が生じて消去後のセルトランジスタの閾値電圧VT
Hが負になると、この後の読出し時に、セルのゲート電
圧VGが0Vでもチャネルが誤ってオンになってしまう。即
ち、読出し時には、選択メモリセルと同一列線に接続さ
れているが非選択のワード線に接続されている非選択の
メモリセルが、過消去により浮遊ゲート電極に過剰の正
電荷が蓄積した場合、浮遊ゲート電極下のチャネルが反
転してディプレッション型となり、選択メモリセルが書
込み状態（オフ状態、“0"）であっても消去状態（オン
状態、“1"）と判断されてしまうことがある。
過消去が生じて消去後のセルトランジスタの閾値電圧VT
Hが負になると、この後の読出し時に、セルのゲート電
圧VGが0Vでもチャネルが誤ってオンになってしまう。即
ち、読出し時には、選択メモリセルと同一列線に接続さ
れているが非選択のワード線に接続されている非選択の
メモリセルが、過消去により浮遊ゲート電極に過剰の正
電荷が蓄積した場合、浮遊ゲート電極下のチャネルが反
転してディプレッション型となり、選択メモリセルが書
込み状態（オフ状態、“0"）であっても消去状態（オン
状態、“1"）と判断されてしまうことがある。
いま、第７図に示したメモリセルアレイにおいて、過
消去によりセル71−１−２が誤ってオンになったとす
る。すると、読出し時に、セル71−１−２と同一列の隣
のセル71−２−２がアドレス入力によって選択された場
合、この選択されたセル71−２−２は、例えばオフ状態
であったとしても、上記誤ってオンになったセル71−１
−２のドレイン電流Idによって誤読出しが起きてしま
う。
消去によりセル71−１−２が誤ってオンになったとす
る。すると、読出し時に、セル71−１−２と同一列の隣
のセル71−２−２がアドレス入力によって選択された場
合、この選択されたセル71−２−２は、例えばオフ状態
であったとしても、上記誤ってオンになったセル71−１
−２のドレイン電流Idによって誤読出しが起きてしま
う。
即ち、第３図（ａ）乃至（ｃ）に示した二層ゲート電
極構造を有するEEPROMセルは、読出し時の誤選択防止を
消去時の電子引き抜き条件の最適化のみに頼っているの
で、浮遊ゲート電極の形状制御性の限界により各セルの
消去特性の大きなばらつきが生じた場合に対応できなく
なり、誤読出しが起きてしまう。
極構造を有するEEPROMセルは、読出し時の誤選択防止を
消去時の電子引き抜き条件の最適化のみに頼っているの
で、浮遊ゲート電極の形状制御性の限界により各セルの
消去特性の大きなばらつきが生じた場合に対応できなく
なり、誤読出しが起きてしまう。
（発明が解決しようとする課題） 上記したように従来の二層ゲート電極構造を有するEE
PROMセルを用いたEEPROMは、読出し時の誤選択防止を消
去時の電子引き抜き条件の最適化のみに頼っているの
で、浮遊ゲート電極の形状制御性の限界により各セルの
消去特性のばらつきが生じた場合に対応できなくなり、
誤読出しが起きてしまうという問題がある。
PROMセルを用いたEEPROMは、読出し時の誤選択防止を消
去時の電子引き抜き条件の最適化のみに頼っているの
で、浮遊ゲート電極の形状制御性の限界により各セルの
消去特性のばらつきが生じた場合に対応できなくなり、
誤読出しが起きてしまうという問題がある。
本発明は、上記問題点を解決すべくなされたもので、
その目的は、消去時の電子引き抜き条件を最適化しても
過消去が生じて消去後の閾値電圧が負になったセルトラ
ンジスタに対しても、この後の読出し時の誤選択を防止
でき、誤読出しを防止し得る半導体不揮発性メモリを提
供することにある。
その目的は、消去時の電子引き抜き条件を最適化しても
過消去が生じて消去後の閾値電圧が負になったセルトラ
ンジスタに対しても、この後の読出し時の誤選択を防止
でき、誤読出しを防止し得る半導体不揮発性メモリを提
供することにある。
［発明の構成］ （課題を解決するための手段） 本発明の半導体不揮発性メモリは、半導体基板表面に
形成されたソース領域およびドレイン領域と、このソー
ス領域とドレイン領域との間のチャネル領域上に形成さ
れた第１のゲート絶縁膜と、この第１のゲート絶縁膜上
に形成された電気的に浮遊状態の浮遊ゲート電極と、こ
の浮遊ゲート電極上に第２のゲート絶縁膜を介して形成
された制御ゲート電極とを有するメモリセルトランジス
タが行列状に配列され、同一列の隣り合うセルのドレイ
ン領域相互またはソース領域相互が共通に形成されて同
一列の各セルが直列に接続され、行方向に隣り合うセル
相互は半導体基板内に形成された素子分離領域により分
離されており、同一列の隣り合うセルのドレイン領域相
互が列線に共通に接続され、同一行の各セルのソースが
ソース線に共通に接続され、同一行の各セルの制御ゲー
ト電極が共通に形成されて行線となっているセルアレイ
を有する半導体不揮発性メモリにおいて、 読み出し時において、前記ソース線または列線のうち
低いバイアス電圧が与えられる方の線には前記全てのセ
ルに対してバックゲートバイアス効果をかけたのと同等
になる正の電圧を設定し、対する高いバイアス電圧が与
えられる方の線において、選択されるセルには前記正の
電圧より高い電圧を与え電位差を確保し、非選択のセル
には前記正の電圧と同電位を与え電位差をなくするよう
にする電圧設定手段を具備し、過消去が生じて消去後の
しきい値電圧が負になったセルトランジスタに対して
も、そのしきい値電圧を読み出し時には実質的に正の値
に移行させることを特徴とする。
形成されたソース領域およびドレイン領域と、このソー
ス領域とドレイン領域との間のチャネル領域上に形成さ
れた第１のゲート絶縁膜と、この第１のゲート絶縁膜上
に形成された電気的に浮遊状態の浮遊ゲート電極と、こ
の浮遊ゲート電極上に第２のゲート絶縁膜を介して形成
された制御ゲート電極とを有するメモリセルトランジス
タが行列状に配列され、同一列の隣り合うセルのドレイ
ン領域相互またはソース領域相互が共通に形成されて同
一列の各セルが直列に接続され、行方向に隣り合うセル
相互は半導体基板内に形成された素子分離領域により分
離されており、同一列の隣り合うセルのドレイン領域相
互が列線に共通に接続され、同一行の各セルのソースが
ソース線に共通に接続され、同一行の各セルの制御ゲー
ト電極が共通に形成されて行線となっているセルアレイ
を有する半導体不揮発性メモリにおいて、 読み出し時において、前記ソース線または列線のうち
低いバイアス電圧が与えられる方の線には前記全てのセ
ルに対してバックゲートバイアス効果をかけたのと同等
になる正の電圧を設定し、対する高いバイアス電圧が与
えられる方の線において、選択されるセルには前記正の
電圧より高い電圧を与え電位差を確保し、非選択のセル
には前記正の電圧と同電位を与え電位差をなくするよう
にする電圧設定手段を具備し、過消去が生じて消去後の
しきい値電圧が負になったセルトランジスタに対して
も、そのしきい値電圧を読み出し時には実質的に正の値
に移行させることを特徴とする。
（作用） 上記半導体不揮発性メモリにおいては、読出し時に、
全てのセルに対して、前記ソース線または列線のうちで
セルの動作の際に低いバイアス電圧が与えられる方（例
えばソース線）に正の電圧を設定するので、全てのセル
に対して恰もバックゲートバイアス効果をかけたのと同
等になる。従って、消去時の電子引き抜き条件を最適化
しても過消去が生じて消去後の閾値電圧が負になったセ
ルトランジスタに対しても、その閾値電圧を読出し時に
は実質的に正の値に移行させて救済することができ、読
出し時の誤選択を防止でき、誤読出しを防止できる。
全てのセルに対して、前記ソース線または列線のうちで
セルの動作の際に低いバイアス電圧が与えられる方（例
えばソース線）に正の電圧を設定するので、全てのセル
に対して恰もバックゲートバイアス効果をかけたのと同
等になる。従って、消去時の電子引き抜き条件を最適化
しても過消去が生じて消去後の閾値電圧が負になったセ
ルトランジスタに対しても、その閾値電圧を読出し時に
は実質的に正の値に移行させて救済することができ、読
出し時の誤選択を防止でき、誤読出しを防止できる。
（実施例） 以下、図面を参照して本発明の実施例を詳細に説明す
る。
る。
第１図は、EEPROMセルのアレイを有する半導体集積回
路（EEPROM集積回路。EEPROM混載ロジック集積回路など
で、以下、EEPROMと記す）におけるメモリセルアレイの
等価回路およびその周辺回路の一部を示しており、第２
図は、第１図の回路における各動作モードの動作モード
対セル印加電圧の関係を示している。上記セルアレイ
は、例えば第３図（ａ）乃至（ｃ）を参照して前述した
ようなメモリセルトランジスタが、第７図に示したよう
に行列状に配列されて形成されたものである。
路（EEPROM集積回路。EEPROM混載ロジック集積回路など
で、以下、EEPROMと記す）におけるメモリセルアレイの
等価回路およびその周辺回路の一部を示しており、第２
図は、第１図の回路における各動作モードの動作モード
対セル印加電圧の関係を示している。上記セルアレイ
は、例えば第３図（ａ）乃至（ｃ）を参照して前述した
ようなメモリセルトランジスタが、第７図に示したよう
に行列状に配列されて形成されたものである。
即ち、このEEPROMは、従来例で説明したものと同様の
セルトランジスタおよびセルアレイを有するが、読出し
モード時のセルトランジスタに対する電圧設定が従来と
異なり、それに対応して、例えばVcc電源電圧から抵抗
分割回路などにより降圧して所定の正の電圧（例えば2
V）を生成する電圧供給回路１が設けられて切換回路76
およびカラム選択ゲート79にそれぞれ接続され、前記3V
の供給が省略されている点、切換回路76およびカラム選
択ゲート79は読出しモード時に電圧供給回路１の出力電
圧を利用している点が従来と異なり、その他は従来と同
じであるので同一符号を付してその説明を省略する。
セルトランジスタおよびセルアレイを有するが、読出し
モード時のセルトランジスタに対する電圧設定が従来と
異なり、それに対応して、例えばVcc電源電圧から抵抗
分割回路などにより降圧して所定の正の電圧（例えば2
V）を生成する電圧供給回路１が設けられて切換回路76
およびカラム選択ゲート79にそれぞれ接続され、前記3V
の供給が省略されている点、切換回路76およびカラム選
択ゲート79は読出しモード時に電圧供給回路１の出力電
圧を利用している点が従来と異なり、その他は従来と同
じであるので同一符号を付してその説明を省略する。
次に、第２図の回路における読出し動作モードについ
て、ワード線72−２およびソース線73−１および列線74
−２の１組に接続されているメモリセル71−２−２に注
目して説明する。読出し時には、選択されたワード線72
−２は例えば5V（Vcc電源電圧）に設定し、非選択のワ
ード線は、接地電位に設定し、全てのソース線73−１〜
73−２は、2Vに設定する。さらに、選択されるメモリセ
ル71−２−２のドレインに接続されている列線74−２
は、5V（Vcc電源電圧）に設定し、非選択の列線は2Vに
設定する。
て、ワード線72−２およびソース線73−１および列線74
−２の１組に接続されているメモリセル71−２−２に注
目して説明する。読出し時には、選択されたワード線72
−２は例えば5V（Vcc電源電圧）に設定し、非選択のワ
ード線は、接地電位に設定し、全てのソース線73−１〜
73−２は、2Vに設定する。さらに、選択されるメモリセ
ル71−２−２のドレインに接続されている列線74−２
は、5V（Vcc電源電圧）に設定し、非選択の列線は2Vに
設定する。
このように、選択メモリセルに読出し電圧が印加され
ることにより、選択メモリセルのデータの内容（“0"ま
たは“1"）が列線に読出され、センスアンプ回路81によ
り検知・増幅されて出力されるようになる。
ることにより、選択メモリセルのデータの内容（“0"ま
たは“1"）が列線に読出され、センスアンプ回路81によ
り検知・増幅されて出力されるようになる。
なお、上記EEPROMにおける一括消去は、従来と同様
に、全てのソース線73−１〜73−２を解放状態に設定
し、全てのワード線72−１〜72−３を接地電位に設定
し、全ての列線74−１〜74−３を20V（消去電圧Vpp）に
設定する。これにより、メモリセルのドレイン領域33と
制御ゲート電極37との間に高電圧がかかり、浮遊ゲート
電極35中の電子が第１ゲート絶縁膜34のトンネル電流を
利用してドレイン領域33へ引き抜かれて消去状態にな
る。つまり、メモリセルの制御ゲート電極37から見た閾
値電圧が低下し、ややデプレッション型となり、オン
（“1"）状態になる。
に、全てのソース線73−１〜73−２を解放状態に設定
し、全てのワード線72−１〜72−３を接地電位に設定
し、全ての列線74−１〜74−３を20V（消去電圧Vpp）に
設定する。これにより、メモリセルのドレイン領域33と
制御ゲート電極37との間に高電圧がかかり、浮遊ゲート
電極35中の電子が第１ゲート絶縁膜34のトンネル電流を
利用してドレイン領域33へ引き抜かれて消去状態にな
る。つまり、メモリセルの制御ゲート電極37から見た閾
値電圧が低下し、ややデプレッション型となり、オン
（“1"）状態になる。
消去後に“0"状態へ書込む際は、消去された全てのメ
モリセルのうちの任意の選択メモリセルの浮遊ゲート電
極35にホットエレクトロンを注入する。この場合、全て
のソース線73−１〜73−２を接地電位に設定し、選択さ
れたワード線72−２を12.5V（外部供給電圧Vex）に設定
し、非選択のワード線を接地電位に設定し、選択された
列線74−２を10V（電圧Vd1）に設定し、非選択の列線を
接地電位に設定する。これにより、選択メモリセルのド
レイン・ソース間に高電界をかけ、基板／ゲート絶縁膜
（酸化シリコン膜）障壁3.1eVを越えるような高い電圧
を発生させて選択メモリセルの浮遊ゲート電極35に注入
する。従って、“0"状態への書込み後には、選択メモリ
セルの制御ゲート電極37から見た閾値電圧が上昇し、オ
フ（“0"）状態になる。
モリセルのうちの任意の選択メモリセルの浮遊ゲート電
極35にホットエレクトロンを注入する。この場合、全て
のソース線73−１〜73−２を接地電位に設定し、選択さ
れたワード線72−２を12.5V（外部供給電圧Vex）に設定
し、非選択のワード線を接地電位に設定し、選択された
列線74−２を10V（電圧Vd1）に設定し、非選択の列線を
接地電位に設定する。これにより、選択メモリセルのド
レイン・ソース間に高電界をかけ、基板／ゲート絶縁膜
（酸化シリコン膜）障壁3.1eVを越えるような高い電圧
を発生させて選択メモリセルの浮遊ゲート電極35に注入
する。従って、“0"状態への書込み後には、選択メモリ
セルの制御ゲート電極37から見た閾値電圧が上昇し、オ
フ（“0"）状態になる。
また、“1"状態への書込みは、全てのソース線73−１
〜73−２を接地電位に設定し、全てのワード線72−１〜
72−３を接地電位に設定し、全ての列線74−１〜74−３
を接地電位に設定する。この場合、メモリセルに電子の
移動はなく、メモリセルの状態は変わらない。
〜73−２を接地電位に設定し、全てのワード線72−１〜
72−３を接地電位に設定し、全ての列線74−１〜74−３
を接地電位に設定する。この場合、メモリセルに電子の
移動はなく、メモリセルの状態は変わらない。
上記した本発明のEEPROMにおいては、読出し時に、全
てのセルに対して、前記ソース線または列線のうちでセ
ルの動作の際に低いバイアス電圧が与えられる方（本例
ではソース線）に正の電圧（本例では2V）を設定し、こ
の正の電圧分だけ選択列のセルには従来のドレイン電圧
（3V）より大きなドレイン電圧（本例では5V）を印加し
て必要なドレイン・ソース間電圧を確保するので、全て
のセルに対して恰もバックゲートバイアス効果をかけた
のと同等になる。従って、過消去により消去後の閾値電
圧VTHが負になったセルトランジスタに対しても、その
閾値電圧ＶTHを読出し時には実質的に正の値に移行させ
て救済することができ、読出し時の誤選択を防止でき、
誤読出しを防止できる。
てのセルに対して、前記ソース線または列線のうちでセ
ルの動作の際に低いバイアス電圧が与えられる方（本例
ではソース線）に正の電圧（本例では2V）を設定し、こ
の正の電圧分だけ選択列のセルには従来のドレイン電圧
（3V）より大きなドレイン電圧（本例では5V）を印加し
て必要なドレイン・ソース間電圧を確保するので、全て
のセルに対して恰もバックゲートバイアス効果をかけた
のと同等になる。従って、過消去により消去後の閾値電
圧VTHが負になったセルトランジスタに対しても、その
閾値電圧ＶTHを読出し時には実質的に正の値に移行させ
て救済することができ、読出し時の誤選択を防止でき、
誤読出しを防止できる。
以下、任意のセルが過消去により閾値電圧ＶTHが負に
なった場合の本発明による誤読出し防止の救済実力を説
明する。第４図は、セルの制御ゲートに与える電圧VGと
セルのドレイン電流Idのルート値 との関係（但し、ソース電圧Vs＝2.0V,ドレイン電圧Vd
＝5.0V,基板電圧VB＝0V）を示している。この 特性において、点線で図示する特性は過消去によりセル
の閾値電圧ＶTHが負になった様子を示しており、実線で
図示する特性は、本発明により読出し時に上記セルの閾
値電圧ＶTHを実質的に正の値に移行させて救済した様子
を示している。上記特性において、過消去によりセルの
閾値電圧ＶTHは外挿法で見れば約−1.6Vになっており、
このセルはゲート電圧VG＝0Vの時にドレイン電流Idが10
0μＡ以上も流れるので、このままでは、第７図を参照
して前述したように、この後の読出し時に、セルのゲー
ト電圧VGが0Vでもチャネルが誤ってオンになってしま
い、この誤ってオンになったセルと同一列の隣のセルが
アドレス入力によって選択された場合、この選択された
セルが例えばオフ状態であったとしても、上記誤ってオ
ンになったセルのドレイン電流Idによって誤読出しが起
きる。
なった場合の本発明による誤読出し防止の救済実力を説
明する。第４図は、セルの制御ゲートに与える電圧VGと
セルのドレイン電流Idのルート値 との関係（但し、ソース電圧Vs＝2.0V,ドレイン電圧Vd
＝5.0V,基板電圧VB＝0V）を示している。この 特性において、点線で図示する特性は過消去によりセル
の閾値電圧ＶTHが負になった様子を示しており、実線で
図示する特性は、本発明により読出し時に上記セルの閾
値電圧ＶTHを実質的に正の値に移行させて救済した様子
を示している。上記特性において、過消去によりセルの
閾値電圧ＶTHは外挿法で見れば約−1.6Vになっており、
このセルはゲート電圧VG＝0Vの時にドレイン電流Idが10
0μＡ以上も流れるので、このままでは、第７図を参照
して前述したように、この後の読出し時に、セルのゲー
ト電圧VGが0Vでもチャネルが誤ってオンになってしま
い、この誤ってオンになったセルと同一列の隣のセルが
アドレス入力によって選択された場合、この選択された
セルが例えばオフ状態であったとしても、上記誤ってオ
ンになったセルのドレイン電流Idによって誤読出しが起
きる。
これに対して、本発明では、読出し時に、全てのセル
に対して、ソースに2Vを印加し、選択列のセルのドレイ
ンに5Vを印加してドレイン・ソース間電圧VDSを3V確保
するだけで、全てのセルに対して恰もバックゲートバイ
アス効果をかけたのと同等になり、閾値電圧ＶTHとして
正の値（本例では0.7V）を得ることができ、ゲート電圧
VG＝0Vの時のドレイン電流Idが流れなくなることが分か
る。従って、読出し時の選択セルがオフ状態である場
合、このセルの同一列の他の非選択のセルは、過消去に
より閾値電圧ＶTHが仮に負になったものさえもオフにな
るので、正規の１つの番地をセルを確実に選択してデー
タを正しく読出すことが可能になる。
に対して、ソースに2Vを印加し、選択列のセルのドレイ
ンに5Vを印加してドレイン・ソース間電圧VDSを3V確保
するだけで、全てのセルに対して恰もバックゲートバイ
アス効果をかけたのと同等になり、閾値電圧ＶTHとして
正の値（本例では0.7V）を得ることができ、ゲート電圧
VG＝0Vの時のドレイン電流Idが流れなくなることが分か
る。従って、読出し時の選択セルがオフ状態である場
合、このセルの同一列の他の非選択のセルは、過消去に
より閾値電圧ＶTHが仮に負になったものさえもオフにな
るので、正規の１つの番地をセルを確実に選択してデー
タを正しく読出すことが可能になる。
なお、上記実施例では、読出し時の選択セルのドレイ
ンに5Vをかけているが、もし、この5Vがリード・リテン
ション（Read−retention;読出し時に浮遊ゲート電極35
から電子がドレイン領域33に抜けてしまう現象）を気に
しなければならないようなら、本発明によるセルの閾値
電圧ＶTHを正の値に移行させて救済する効果が得られる
範囲で、ソース電位Vsを下げてもよいし、あるいは、１
セルのドレイン電流Idはセンスアンプ81の感度が許す限
り低くできるので、ドレイン・ソース間電圧VDSを3V以
下にしてもよい。このドレイン・ソース間電圧VDSを下
げることは、読出し時にセルの浮遊ゲート電極35にホッ
トエレクトロンが注入されてしまうようなソフト・ライ
トの防止対策としても有効である。
ンに5Vをかけているが、もし、この5Vがリード・リテン
ション（Read−retention;読出し時に浮遊ゲート電極35
から電子がドレイン領域33に抜けてしまう現象）を気に
しなければならないようなら、本発明によるセルの閾値
電圧ＶTHを正の値に移行させて救済する効果が得られる
範囲で、ソース電位Vsを下げてもよいし、あるいは、１
セルのドレイン電流Idはセンスアンプ81の感度が許す限
り低くできるので、ドレイン・ソース間電圧VDSを3V以
下にしてもよい。このドレイン・ソース間電圧VDSを下
げることは、読出し時にセルの浮遊ゲート電極35にホッ
トエレクトロンが注入されてしまうようなソフト・ライ
トの防止対策としても有効である。
また、消去時の引き抜き電圧としては、消去効率を上
げるためには、浮遊ゲート電極35とドレイン領域33また
はソース領域32との間の第１ゲート酸化膜34の膜厚を一
部薄くしてこの部分を利用して引き抜けばよい。
げるためには、浮遊ゲート電極35とドレイン領域33また
はソース領域32との間の第１ゲート酸化膜34の膜厚を一
部薄くしてこの部分を利用して引き抜けばよい。
一方、従来、上記したような第３図（ａ）乃至（ｃ）
または第９図（ａ）乃至（ｃ）に示したEEPROMセルのア
レイを有するEEPROMの製造に際しては、高耐圧系の素子
能動領域間の素子分離領域（例えば、Ｎチャネル型のセ
ルトランジスタ）を、局所酸化法によるフィールド酸化
膜31により形成している。この場合、素子分離のための
フォトリソグラフィ工程により素子能動領域／素子分離
領域を区分するためのパターニングを行った後に、イオ
ン注入マスクを用いてフィールド反転防止用のイオン注
入を高ドーズ量で行ってP+領域40を形成し、その後にフ
ィールド酸化を行ってフィールド酸化膜31を形成してい
る。
または第９図（ａ）乃至（ｃ）に示したEEPROMセルのア
レイを有するEEPROMの製造に際しては、高耐圧系の素子
能動領域間の素子分離領域（例えば、Ｎチャネル型のセ
ルトランジスタ）を、局所酸化法によるフィールド酸化
膜31により形成している。この場合、素子分離のための
フォトリソグラフィ工程により素子能動領域／素子分離
領域を区分するためのパターニングを行った後に、イオ
ン注入マスクを用いてフィールド反転防止用のイオン注
入を高ドーズ量で行ってP+領域40を形成し、その後にフ
ィールド酸化を行ってフィールド酸化膜31を形成してい
る。
上記フィールド反転防止用の高ドーズ量での注入イオ
ンは、フィールド酸化前に酸化誘起欠陥対策としての高
温アニールが行われ、さらにフィールド酸化時で高温に
さらされるのでかなりの熱履歴を持ってしまう。これに
より、イオン種が基板を横方向に拡散してしまい、最悪
の場合にはP+領域40が上記素子能動領域のN+不純物領域
のドレイン領域33あるいはソース領域32に接触するまで
拡散してしまい、ドレイン領域33に前記したように20V
程度の昇圧電圧が印加される消去時にドレイン領域33と
P+領域40との耐圧が低下してしまう恐れがある。
ンは、フィールド酸化前に酸化誘起欠陥対策としての高
温アニールが行われ、さらにフィールド酸化時で高温に
さらされるのでかなりの熱履歴を持ってしまう。これに
より、イオン種が基板を横方向に拡散してしまい、最悪
の場合にはP+領域40が上記素子能動領域のN+不純物領域
のドレイン領域33あるいはソース領域32に接触するまで
拡散してしまい、ドレイン領域33に前記したように20V
程度の昇圧電圧が印加される消去時にドレイン領域33と
P+領域40との耐圧が低下してしまう恐れがある。
上記対処策として、二層ポリシリコン構造を有するEE
PROMを製造する方法について、ワード線方向に沿う断面
構造を示す第５図（ａ）乃至（ｆ）を参照しながら説明
する。
PROMを製造する方法について、ワード線方向に沿う断面
構造を示す第５図（ａ）乃至（ｆ）を参照しながら説明
する。
先ず、第５図（ａ）に示すように、例えばｐ型のシリ
コン基板50の表面の全面を約1000Å熱酸化して酸化膜51
を形成し、その後、連続的に不純物がドープされていな
い真性ポリシリコン膜52および窒化膜53を堆積する。こ
こで、酸化膜51は基板表面を保護し、またポリシリコン
膜52は応力の大きな窒化膜53の緩和層として作用する。
コン基板50の表面の全面を約1000Å熱酸化して酸化膜51
を形成し、その後、連続的に不純物がドープされていな
い真性ポリシリコン膜52および窒化膜53を堆積する。こ
こで、酸化膜51は基板表面を保護し、またポリシリコン
膜52は応力の大きな窒化膜53の緩和層として作用する。
次に、通常のフォトリソグラフィ工程により、第５図
（ｂ）に示すように、窒化膜53上に素子能動領域／素子
分離領域を区分するための第１のレジストパターン54を
形成し、第１のレジストパターン54をマスクとして素子
能動領域以外の上記窒化膜およびポリシリコン膜および
酸化膜を異方性エッチング装置によってエッチング除去
する。そして、第１のレジストパターン54を除去した
後、フィールド酸化時の酸化誘起欠陥対策として950℃
以上の高温アニールを行う。
（ｂ）に示すように、窒化膜53上に素子能動領域／素子
分離領域を区分するための第１のレジストパターン54を
形成し、第１のレジストパターン54をマスクとして素子
能動領域以外の上記窒化膜およびポリシリコン膜および
酸化膜を異方性エッチング装置によってエッチング除去
する。そして、第１のレジストパターン54を除去した
後、フィールド酸化時の酸化誘起欠陥対策として950℃
以上の高温アニールを行う。
引き続き、水素燃焼酸化により基板を熱酸化すること
により、第５図（ｃ）に示すように、約8500Åのフィー
ルド酸化膜55を形成する。その後、NH4Ｆ液により、窒
化膜53上に付いている極薄の酸化膜を除去する。
により、第５図（ｃ）に示すように、約8500Åのフィー
ルド酸化膜55を形成する。その後、NH4Ｆ液により、窒
化膜53上に付いている極薄の酸化膜を除去する。
次に、第５図（ｄ）に示すように、窒化膜53および酸
化膜に対する選択比の大きな等方性エッチング装置によ
って窒化膜53をエッチング除去する。次に、再び酸化
し、NH4Ｆ液によりエッチング除去し、クリーンなシリ
コン基板表面を露出させる。
化膜に対する選択比の大きな等方性エッチング装置によ
って窒化膜53をエッチング除去する。次に、再び酸化
し、NH4Ｆ液によりエッチング除去し、クリーンなシリ
コン基板表面を露出させる。
この後、基板上に極薄の酸化膜を成長させ、通常のフ
ォトリソグラフィ工程により、第５図（ｅ）に示すよう
に、フィールド酸化膜55の一部を露出させた第２のレジ
ストパターン56を基板上に形成する。
ォトリソグラフィ工程により、第５図（ｅ）に示すよう
に、フィールド酸化膜55の一部を露出させた第２のレジ
ストパターン56を基板上に形成する。
次に、第２のレジストパターン56をマスクとして、フ
ィールド酸化膜55の露出部を通してその下の基板にフィ
ールド反転防止用のイオン（例えばボロンB+）注入を行
ってフィールド反転防止用の高濃度不純物領域（P+領
域）57を形成する。次いで、第２のレジストパターン56
を除去し、熱処理（950℃、N2雰囲気でのアニール）を
行なう。これは、イオン注入による基板のダメージを回
復するために行なう。
ィールド酸化膜55の露出部を通してその下の基板にフィ
ールド反転防止用のイオン（例えばボロンB+）注入を行
ってフィールド反転防止用の高濃度不純物領域（P+領
域）57を形成する。次いで、第２のレジストパターン56
を除去し、熱処理（950℃、N2雰囲気でのアニール）を
行なう。これは、イオン注入による基板のダメージを回
復するために行なう。
この後、通常のプロセスにより、第５図（ｆ）に示す
ように、二層ポリシリコンゲート電極（浮遊ゲート電極
58、制御ゲート電極59）構造を有する不揮発性メモリセ
ルトランジスタを形成する。ここで、60は第１のゲート
絶縁膜、61は第２のゲート絶縁膜、62は層間絶縁膜、63
はビット線である。
ように、二層ポリシリコンゲート電極（浮遊ゲート電極
58、制御ゲート電極59）構造を有する不揮発性メモリセ
ルトランジスタを形成する。ここで、60は第１のゲート
絶縁膜、61は第２のゲート絶縁膜、62は層間絶縁膜、63
はビット線である。
上記半導体不揮発性メモリの製造方法によれば、素子
能動領域間の素子分離用のフィールド酸化膜55およびフ
ィールド反転防止用のイオン注入によるP+領域57を形成
する一連のプロセスに際して、フィールド酸化後にフィ
ールド酸化膜55を通してフィールド反転防止用のイオン
注入を行なってP+領域57を形成するので、注入イオン種
が熱履歴を持つことを極力避ける（少なくともフィール
ド酸化前の高温アニールとフィールド酸化時の熱処理を
全く受けなくなる）ことが可能となり、注入イオン種の
横方向拡散を極力抑制でき、素子能動領域とP+領域57と
の間の耐圧マージンを向上でき、素子能動領域に昇圧電
圧が印加される消去時の回路動作を支障なく行なうこと
が可能となる。
能動領域間の素子分離用のフィールド酸化膜55およびフ
ィールド反転防止用のイオン注入によるP+領域57を形成
する一連のプロセスに際して、フィールド酸化後にフィ
ールド酸化膜55を通してフィールド反転防止用のイオン
注入を行なってP+領域57を形成するので、注入イオン種
が熱履歴を持つことを極力避ける（少なくともフィール
ド酸化前の高温アニールとフィールド酸化時の熱処理を
全く受けなくなる）ことが可能となり、注入イオン種の
横方向拡散を極力抑制でき、素子能動領域とP+領域57と
の間の耐圧マージンを向上でき、素子能動領域に昇圧電
圧が印加される消去時の回路動作を支障なく行なうこと
が可能となる。
しかも、上記半導体不揮発性メモリの製造方法によれ
ば、イオン注入のドーズ量を低下させることが可能にな
ることを、以下、シミュレーションを用いて説明する。
第６図中の実線は、第５図（ｅ）までのプロセスが終了
した後にフィールド酸化膜55をエッチングした場合の、
その下の基板の深さ方向における不純物濃度のプロファ
イルを示しており、対比のために従来の場合の不純物濃
度のプロファイルを点線で示している。この場合、上記
実施例では、イオン注入直後のプロジェクション・レン
ジRpを従来通り得るために高い加速電圧240KeV（従来は
60KeV）を用いている。しかし、上記実施例では、イオ
ン注入のドーズ量が5.0×1013／cm2（従来の1.5×1014
／cm2の1/3）でも、従来よりも濃い表面濃度Cs（4.7×1
017／cm3）を得ることが可能になった。この基板の表面
濃度Csが濃いと、それだけフィールド反転電圧を高くで
きることを意味する。従来の表面濃度Csは3.6×1017／c
m3であるので、このことから、従来の製造方法は、約1/
3のドーズ量に相当する分がフィールド酸化時の偏析に
よりフィールド酸化膜に吸収されていることがわかる。
ば、イオン注入のドーズ量を低下させることが可能にな
ることを、以下、シミュレーションを用いて説明する。
第６図中の実線は、第５図（ｅ）までのプロセスが終了
した後にフィールド酸化膜55をエッチングした場合の、
その下の基板の深さ方向における不純物濃度のプロファ
イルを示しており、対比のために従来の場合の不純物濃
度のプロファイルを点線で示している。この場合、上記
実施例では、イオン注入直後のプロジェクション・レン
ジRpを従来通り得るために高い加速電圧240KeV（従来は
60KeV）を用いている。しかし、上記実施例では、イオ
ン注入のドーズ量が5.0×1013／cm2（従来の1.5×1014
／cm2の1/3）でも、従来よりも濃い表面濃度Cs（4.7×1
017／cm3）を得ることが可能になった。この基板の表面
濃度Csが濃いと、それだけフィールド反転電圧を高くで
きることを意味する。従来の表面濃度Csは3.6×1017／c
m3であるので、このことから、従来の製造方法は、約1/
3のドーズ量に相当する分がフィールド酸化時の偏析に
よりフィールド酸化膜に吸収されていることがわかる。
なお、上記のような高い加速電圧でのイオン注入が困
難な場合には、フィールド酸化膜形成後の工程（例えば
セルのゲート酸化膜のエッチング工程）でフィールド酸
化膜の膜厚が適当に減った後で、しかも、950℃以上の
熱工程が後で行なわれる工程でイオン注入を行えば、加
速電圧を下げると共にドーズ量を下げることができる。
この950℃以上の熱工程は、イオン注入による基板のダ
メージを回復するために必要であるが、最終工程まであ
ればよい。
難な場合には、フィールド酸化膜形成後の工程（例えば
セルのゲート酸化膜のエッチング工程）でフィールド酸
化膜の膜厚が適当に減った後で、しかも、950℃以上の
熱工程が後で行なわれる工程でイオン注入を行えば、加
速電圧を下げると共にドーズ量を下げることができる。
この950℃以上の熱工程は、イオン注入による基板のダ
メージを回復するために必要であるが、最終工程まであ
ればよい。
なお、上述の製造方法は、第９図（ａ）乃至（ｃ）に
示したような三層ポリシリコンゲート構造を有するEEPR
OMの製造、さらには、窒化膜を酸化防止マスクとして使
用して素子分離を行なう半導体集積回路全般の製造に適
用しても、同様な効果が得られる。
示したような三層ポリシリコンゲート構造を有するEEPR
OMの製造、さらには、窒化膜を酸化防止マスクとして使
用して素子分離を行なう半導体集積回路全般の製造に適
用しても、同様な効果が得られる。
［発明の効果］ 上述したように本発明の半導体不揮発性メモリによれ
ば、高集積化につれて浮遊ゲート電極の形状制御性の限
界により各セルの消去特性に大きなばらつきが生じたな
どの場合に、消去時の電子引き抜き条件を最適化しても
過消去が生じて消去後の閾値電圧が負になったセルトラ
ンジスタに対しても、この後の読出し時の誤選択を防止
でき、誤読出しを防止できるので、一括消去型の高集積
EEPROMなどに適用して極めて有効である。
ば、高集積化につれて浮遊ゲート電極の形状制御性の限
界により各セルの消去特性に大きなばらつきが生じたな
どの場合に、消去時の電子引き抜き条件を最適化しても
過消去が生じて消去後の閾値電圧が負になったセルトラ
ンジスタに対しても、この後の読出し時の誤選択を防止
でき、誤読出しを防止できるので、一括消去型の高集積
EEPROMなどに適用して極めて有効である。
第１図は本発明の半導体不揮発性メモリの一実施例にお
けるセルセルアレイの等価回路およびその周辺回路の一
部を示す回路図、第２図は第１図の回路の各動作モード
とセル印加電圧との関係を示す図、第３図（ａ）は第１
図のセルアレイに用いられるセルトランジスタの平面パ
ターンを示す図、第３図（ｂ）および第３図（ｃ）はそ
れぞれ同図（ａ）中のＢ−Ｂ線およびＣ−Ｃ線に沿う断
面図、第４図は本発明による誤読出し防止の救済実力を
説明するためにセルの制御ゲートに与える電圧VGとセル
のドレイン電流Idのルート値 との関係を示す 特性図、第５図（ａ）乃至（ｆ）は本発明の半導体不揮
発性メモリの製造方法例を示すワード線方向に沿う断面
図、第６図は第５図（ａ）乃至（ｅ）に示した方法によ
り得られたフィールド酸化膜下の基板の深さ方向におけ
る不純物濃度のプロファイルを示す図、第７図は従来の
半導体不揮発性メモリにおけるセルセルアレイの等価回
路およびその周辺回路の一部を示す回路図、第８図は第
７図の回路の各動作モードとセル印加電圧との関係を示
す図、第９図（ａ）は従来の三層ポリシリコン電極構造
を有する半導体不揮発性メモリにおけるセルアレイに用
いられるセルトランジスタの平面パターンを示す図、第
９図（ｂ）および第９図（ｃ）はそれぞれ同図（ａ）中
のＢ−Ｂ線およびＣ−Ｃ線に沿う断面図である。 １……電圧供給回路、30,50……半導体基板、31,55……
フィールド酸化膜、32……ソース領域（N+領域）、33…
…ドレイン領域（N+領域）、34,60……第１のゲート絶
縁膜、35,58……浮遊ゲート電極、37,59……制御ゲート
電極、36,61……第２のゲート絶縁膜、38,62……層間絶
縁膜、39,63……ビット線、57……高濃度不純物領域（p
+領域）,71−１−１〜71−１−３……メモリセル、72−
１〜72−３……ワード線、73−１〜73−２……ソース
線、74−１〜74−３……列線、75……ロウデコーダ、76
……切換回路、78……カラムデコーダ、79……カラム選
択ゲート、81……センスアンプ回路。
けるセルセルアレイの等価回路およびその周辺回路の一
部を示す回路図、第２図は第１図の回路の各動作モード
とセル印加電圧との関係を示す図、第３図（ａ）は第１
図のセルアレイに用いられるセルトランジスタの平面パ
ターンを示す図、第３図（ｂ）および第３図（ｃ）はそ
れぞれ同図（ａ）中のＢ−Ｂ線およびＣ−Ｃ線に沿う断
面図、第４図は本発明による誤読出し防止の救済実力を
説明するためにセルの制御ゲートに与える電圧VGとセル
のドレイン電流Idのルート値 との関係を示す 特性図、第５図（ａ）乃至（ｆ）は本発明の半導体不揮
発性メモリの製造方法例を示すワード線方向に沿う断面
図、第６図は第５図（ａ）乃至（ｅ）に示した方法によ
り得られたフィールド酸化膜下の基板の深さ方向におけ
る不純物濃度のプロファイルを示す図、第７図は従来の
半導体不揮発性メモリにおけるセルセルアレイの等価回
路およびその周辺回路の一部を示す回路図、第８図は第
７図の回路の各動作モードとセル印加電圧との関係を示
す図、第９図（ａ）は従来の三層ポリシリコン電極構造
を有する半導体不揮発性メモリにおけるセルアレイに用
いられるセルトランジスタの平面パターンを示す図、第
９図（ｂ）および第９図（ｃ）はそれぞれ同図（ａ）中
のＢ−Ｂ線およびＣ−Ｃ線に沿う断面図である。 １……電圧供給回路、30,50……半導体基板、31,55……
フィールド酸化膜、32……ソース領域（N+領域）、33…
…ドレイン領域（N+領域）、34,60……第１のゲート絶
縁膜、35,58……浮遊ゲート電極、37,59……制御ゲート
電極、36,61……第２のゲート絶縁膜、38,62……層間絶
縁膜、39,63……ビット線、57……高濃度不純物領域（p
+領域）,71−１−１〜71−１−３……メモリセル、72−
１〜72−３……ワード線、73−１〜73−２……ソース
線、74−１〜74−３……列線、75……ロウデコーダ、76
……切換回路、78……カラムデコーダ、79……カラム選
択ゲート、81……センスアンプ回路。
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/788 29/792
Claims (3)
- 【請求項１】半導体基板表面に形成されたソース領域お
よびドレイン領域と、このソース領域とドレイン領域と
の間のチャネル領域上に形成された第１のゲート絶縁膜
と、この第１のゲート絶縁膜上に形成された電気的に浮
遊状態の浮遊ゲート電極と、この浮遊ゲート電極上に第
２のゲート絶縁膜を介して形成された制御ゲート電極と
を有するメモリセルトランジスタが行列状に配列され、
同一列の隣り合うセルのドレイン領域相互またはソース
領域相互が共通に形成されて同一列の各セルが直列に接
続され、行方向に隣り合うセル相互は半導体基板内に形
成された素子分離領域により分離されており、同一列の
隣り合うセルのドレイン領域相互が列線に共通に接続さ
れ、同一行の各セルのソースがソース線に共通に接続さ
れ、同一行の各セルの制御ゲート電極が共通に形成され
て行線となっているセルアレイを有する半導体不揮発性
メモリにおいて、 読み出し時に、前記ソース線または列線のうち低いバイ
アス電圧が与えられる方の線には前記全てのセルに対し
て第１の正の電圧を設定し、対する高いバイアス電圧が
与えられる方の線において、選択されるセルには前記第
１の正の電圧より高い第２の正の電圧を与え、非選択の
セルには前記第１の正の電圧と同電位を与える電圧設定
手段と を具備したことを特徴とする半導体不揮発性メモリ。 - 【請求項２】半導体基板表面に形成されたソース領域お
よびドレイン領域と、このソース領域とドレイン領域と
の間のチャネル領域上に形成された第１のゲート絶縁膜
と、この第１のゲート絶縁膜上に形成された電気的に浮
遊状態の浮遊ゲート電極と、この浮遊ゲート電極上に第
２のゲート絶縁膜を介して形成された制御ゲート電極と
を有するメモリセルトランジスタが行列状に配列され、
同一列の隣り合うセルのドレイン領域相互またはソース
領域相互が共通に形成されて同一列の各セルが直列に接
続され、行方向に隣り合うセル相互は半導体基板内に形
成された素子分離領域により分離されており、同一列の
隣り合うセルのドレイン領域相互が列線に共通に接続さ
れ、同一行の各セルのソースがソース線に共通に接続さ
れ、同一行の各セルの制御ゲート電極が共通に形成され
て行線となっているセルアレイを有する半導体不揮発性
メモリにおいて、 読み出し時において、前記ソース線または列線のうち低
いバイアス電圧が与えられる方の線には前記全てのセル
に対してバックゲートバイアス効果をかけたのと同等に
なる正の電圧を設定し、対する高いバイアス電圧が与え
られる方の線において、選択されるセルには前記正の電
圧より高い電圧を与え電位差を確保し、非選択のセルに
は前記正の電圧と同電位を与え電位差をなくするように
する電圧設定手段を具備し、 過消去が生じて消去後のしきい値電圧が負になったセル
トランジスタに対しても、そのしきい値電圧を読み出し
時には実質的に正の値に移行させることを特徴とする半
導体不揮発性メモリ。 - 【請求項３】請求項１または２記載の半導体不揮発性メ
モリにおいて、前記第１のゲート絶縁膜のうち前記ドレ
イン領域またはソース領域に対向する一部が残りの部分
よりも薄く形成されていることを特徴とする半導体不揮
発性メモリ。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33356188A JP2507576B2 (ja) | 1988-12-28 | 1988-12-28 | 半導体不揮発性メモリ |
| KR1019890019728A KR920009055B1 (ko) | 1988-12-28 | 1989-12-27 | 반도체 불휘발성 메모리 및 그 제조방법 |
| DE68918830T DE68918830T2 (de) | 1988-12-28 | 1989-12-28 | Nichtflüchtige Halbleiterspeicheranordnung, fähig um einen durch einen Überlöschungszustand verursachten Lesefehler zu verhindern. |
| EP89124037A EP0376290B1 (en) | 1988-12-28 | 1989-12-28 | Nonvolatile semiconductor memory device capable of preventing read error caused by overerase state |
| US08/118,285 US5341329A (en) | 1988-12-28 | 1993-09-09 | Nonvolatile semiconductor memory device capable of preventing read error caused by overerase state and method therefor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33356188A JP2507576B2 (ja) | 1988-12-28 | 1988-12-28 | 半導体不揮発性メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02177561A JPH02177561A (ja) | 1990-07-10 |
| JP2507576B2 true JP2507576B2 (ja) | 1996-06-12 |
Family
ID=18267422
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33356188A Expired - Fee Related JP2507576B2 (ja) | 1988-12-28 | 1988-12-28 | 半導体不揮発性メモリ |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0376290B1 (ja) |
| JP (1) | JP2507576B2 (ja) |
| KR (1) | KR920009055B1 (ja) |
| DE (1) | DE68918830T2 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03216894A (ja) * | 1990-01-19 | 1991-09-24 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP2635810B2 (ja) * | 1990-09-28 | 1997-07-30 | 株式会社東芝 | 半導体記憶装置 |
| DE4133490C2 (de) * | 1991-10-09 | 1999-06-10 | Texas Instruments Deutschland | Verfahren zum Betreiben einer mit einer Versorgungsspannung gespeisten integrierten Halbleiterspeichervorrichtung mit zeilen- und spaltenweise angeordneten Speicherzellen |
| KR930011000A (ko) * | 1991-11-29 | 1993-06-23 | 김광호 | 이이피롬 장치 |
| US5396459A (en) * | 1992-02-24 | 1995-03-07 | Sony Corporation | Single transistor flash electrically programmable memory cell in which a negative voltage is applied to the nonselected word line |
| FR2749698B1 (fr) * | 1996-06-07 | 1998-09-04 | Inside Technologies | Memoire remanente effacable et programmable electriquement, protegee contre les coupures d'alimentation |
| US6038190A (en) * | 1996-06-07 | 2000-03-14 | Inside Technologies | Electrically erasable and programmable non-volatile memory protected against power supply failure |
| JP3362661B2 (ja) * | 1998-03-11 | 2003-01-07 | 日本電気株式会社 | 不揮発性半導体記憶装置 |
| US6400608B1 (en) * | 2001-04-25 | 2002-06-04 | Advanced Micro Devices, Inc. | Accurate verify apparatus and method for NOR flash memory cells in the presence of high column leakage |
| JP2013069382A (ja) * | 2011-09-23 | 2013-04-18 | Taiyo Yuden Co Ltd | 半導体装置 |
| CN103730145A (zh) * | 2012-10-15 | 2014-04-16 | 北京兆易创新科技股份有限公司 | 快闪存储器及其电压控制方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4281397A (en) * | 1979-10-29 | 1981-07-28 | Texas Instruments Incorporated | Virtual ground MOS EPROM or ROM matrix |
| JPS56103445A (en) * | 1980-01-22 | 1981-08-18 | Fujitsu Ltd | Production of semiconductor device |
| JPS5797674A (en) * | 1980-12-10 | 1982-06-17 | Toshiba Corp | Manufacture of mos semiconductor device |
| JPS6180597A (ja) * | 1984-09-26 | 1986-04-24 | Hitachi Ltd | 半導体記憶装置 |
| US4698787A (en) * | 1984-11-21 | 1987-10-06 | Exel Microelectronics, Inc. | Single transistor electrically programmable memory device and method |
-
1988
- 1988-12-28 JP JP33356188A patent/JP2507576B2/ja not_active Expired - Fee Related
-
1989
- 1989-12-27 KR KR1019890019728A patent/KR920009055B1/ko not_active IP Right Cessation
- 1989-12-28 DE DE68918830T patent/DE68918830T2/de not_active Expired - Fee Related
- 1989-12-28 EP EP89124037A patent/EP0376290B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0376290A2 (en) | 1990-07-04 |
| KR920009055B1 (ko) | 1992-10-13 |
| KR900010795A (ko) | 1990-07-09 |
| EP0376290A3 (en) | 1991-07-03 |
| DE68918830T2 (de) | 1995-03-16 |
| JPH02177561A (ja) | 1990-07-10 |
| EP0376290B1 (en) | 1994-10-12 |
| DE68918830D1 (de) | 1994-11-17 |
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|---|---|---|---|
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