次に、図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面値との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや値は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの値の関係や比率が異なる部分が含まれていることはもちろんである。また、以下に示す第1乃至第3の実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
また、本発明の実施の形態において、「第1導電型」と「第2導電型」とは互いに反対導電型である。即ち、第1導電型がn型であれば、第2導電型はp型であり、第1導電型がp型であれば、第2導電型はn型である。また、以下の説明では第1導電型がn型、第2導電型がp型の場合を説明するが、第1導電型がp型、第2導電型がn型でもあっても良い。n型とp型を入れ替える場合には、印加電圧の符号も反転し、したがって電圧の大小関係も逆転する。
本発明の実施の形態に係る不揮発性半導体記憶装置は、図1に示すように、支持基板1上の埋め込み絶縁層(BOX層)2上の半導体層(SOI層)3に、埋め込み絶縁層2に接して設けられた同一導電型(n-型)のソース領域421〜42n、ドレイン領域422〜42(n+1)及びチャネル領域411〜41nを有するメモリセルトランジスタMT11〜MT1nを備えるNAND型フラッシュメモリであって、チャネル領域411〜41nの厚さTSOIが、1nm以上且つメモリセルトランジスタMT11〜MT1nのゲート長Lに6nmを加えた値以下である。
図1は図2に示した列方向に沿ったA−A切断面で見た場合の断面図を示す。図1において、例えばn個(nは整数)のメモリセルトランジスタMT11〜MT1nが列方向に隣接して配置されている。メモリセルトランジスタMT11〜MT1nは、浮遊ゲート電極13と制御ゲート電極15が積層されたスタックゲート構造であり、例えばデプレッション型MISトランジスタである。メモリセルトランジスタMT11〜MT1nのそれぞれは、列方向に隣接するメモリセルトランジスタMT11〜MT1nと互いに共有する第1導電型(n-型)のソース及びドレイン領域421〜42(n+1)を備える。「互いに共有する」とは、隣接するメモリセルトランジスタMT11〜MT1n間で、一方のドレイン領域が他方のソース領域として機能する共通の領域であるという意味である。例えば、一つのメモリセルトランジスタMT11のドレイン領域422が、隣接する他のメモリセルトランジスタMT12のソース領域422となる。ソース領域421〜42n、チャネル領域411〜41n及びドレイン領域422〜42(n+1)は、逐次一の列方向に延伸し、他の列方向のメモリセルトランジスタの対応するソース領域、チャネル領域及びドレイン領域とは分離するように複数本平行配列されている。隣接するソース及びドレイン領域421〜42(n+1)間にそれぞれ挟まれたチャネル領域411〜41n上には、ゲート絶縁膜(トンネル酸化膜)12を介して浮遊ゲート電極13がそれぞれ配置され、浮遊ゲート電極13上に電極間絶縁膜14を介して制御ゲート電極15がそれぞれ配置されている。
ゲート絶縁膜12としては、シリコン酸化膜(SiO2膜)の他にも、窒化シリコン(Si3N4)、酸化タンタル(Ta2O5)、酸化チタン(TiO2)、アルミナ(Al2O3)、及び酸化ジルコニウム(ZrO2)等の材料が使用可能である。
電極間絶縁膜14の材料としては、Si3N4、Ta2O5、TiO2、Al2O3、ZrO2、オキサイド/ナイトライド/オキサイド(ONO)、リンガラス(PSG)、ボロンリンガラス(BPSG)、窒化酸化シリコン(SiON)、チタン酸バリウム(BaTiO3)、酸フッ化シリコン(SiOxFy)、及びポリイミド等の有機樹脂等が使用可能である。
SOI構造を実現する埋め込み絶縁層2の材料としては、SiO2やサファイア(Al2O3)等が使用可能である。また、SON(Silicon On Nothing)技術を適用して、埋め込み絶縁層2が中空(空気)であっても良く、中空が絶縁層として機能する。半導体層(SOI層)3の材料としては、単結晶シリコンや、シリコンゲルマニウム(SiGe)等が使用可能である。埋め込み絶縁層2の厚さTBOXは例えば約10〜20nm程度であり、SOI層3の厚さTSOIは例えば10〜50nm程度である。埋め込み絶縁層2下には例えばn型のシリコン(Si)等の支持基板1が配置されている。
メモリセルトランジスタMT11〜MT1nの列方向の両端にそれぞれ隣接して2つの選択ゲートトランジスタSTS1,STD1が配置されている。選択ゲートトランジスタSTS1,STD1は、例えばエンハンスメント型MISトランジスタである。選択ゲートトランジスタSTS1は、列方向の配列の一端に位置するメモリセルトランジスタMT11のソース領域421と共通領域となるn-型のドレイン領域421と、ドレイン領域421に隣接して配置された第2導電型(p-型)のチャネル領域42と、チャネル領域42に隣接して配置されたn+型のソース領域43と、チャネル領域42上にゲート絶縁膜12を介して配置された選択ゲート電極13a,15aとを備えるエンハンスメント型(E型)MISトランジスタである。ドレイン領域421、チャネル領域42及びソース領域43はSOI層3に形成される。選択ゲートトランジスタSTS1に隣接して、ソース領域43上にソース線コンタクトプラグ18が配置されている。
一方、選択ゲートトランジスタSTD1は、列方向の配列の他端に位置するメモリセルトランジスタMT1nのドレイン領域42(n+1)と共通領域となるn-型のソース領域42(n+1)と、ソース領域42(n+1)に隣接して配置されたp-型のチャネル領域44と、チャネル領域44に隣接して配置されたn+型のドレイン領域45と、チャネル領域44上にゲート絶縁膜12を介して配置された選択ゲート電極13b,15bとを備える。ソース領域42(n+1)、チャネル領域44及びドレイン領域45はSOI層3に形成される。選択ゲートトランジスタSTD1に隣接して、ドレイン領域45上にビット線コンタクトプラグ17が配置されている。
図2に示すように、例えばm×n(mは整数)個のデプレッション型のMISトランジスタであるメモリセルトランジスタMT11〜MT1n,MT21〜MT2n,・・・・・,MTm1〜MTmnが、マトリクス状に配置されている。セルアレイの列方向には、各列のソース線コンタクトプラグ18に接続された共通ソース線SL、選択ゲートトランジスタSTS1〜STSmのそれぞれの選択ゲート電極13a,15aが接続された選択ゲート線SGS、メモリセルトランジスタMT11〜MTm1,MT12〜MTm2,・・・・・,MT1n〜MTmnのそれぞれの制御ゲート電極15が接続されたワード線WL1〜WLn、選択ゲートトランジスタSTD1〜STDmのそれぞれの選択ゲート電極13b,15bが接続された選択ゲート線SGDが配列している。行方向には、各列のビット線コンタクトプラグ17にそれぞれ接続されたビット線BL1,BL2,・・・・・,BLmが配列されている。
図3は図2に示した行方向に沿ったB−B切断面で見た場合の断面図を示す。図3に示すように、行方向に隣接するメモリセルトランジスタMT11,MT21のそれぞれの浮遊ゲート電極13及びチャネル領域411間には素子分離絶縁膜6が埋め込まれている。即ち、行方向に隣接するメモリセルトランジスタMT11,MT21は互いに完全に素子分離される。
本発明の実施の形態に係る不揮発性半導体記憶装置は、複数のメモリセルトランジスタMT11〜MT1n,MT21〜MT2n,・・・・・,MTm1〜MTmnで構成されるセルアレイの周辺に、支持基板1上に配置された周辺回路を更に備える。例えば、図4に示すように、周辺回路領域の素子(MISトランジスタ)は、支持基板1の上部に配置されたソース及びドレイン領域22a,22bと、ソース及びドレイン領域22a,22b間のチャネル領域上にゲート絶縁膜12を介して配置されたゲート電極21を備える。周辺回路領域においては、隣接する素子が素子分離絶縁膜6により互いに分離されている。素子分離絶縁膜6は、埋め込み絶縁層2とは異なる絶縁膜である。周辺回路領域における素子分離絶縁膜6の厚さTISOは、図1及び図3に示した埋め込み絶縁層2の厚さTBOXよりも厚い。なお、図4には素子がバルク領域に形成された部分SOI構造を示したが、周辺回路領域の素子もSOI構造にしても良いのは勿論である。
図1〜図4に示した不揮発性半導体記憶装置の等価回路を図5に示す。図5に示すように、例えばメモリセルトランジスタMT11〜MT1n,MT21〜MT2n,・・・・・,MTm1〜MTmnがセルアレイ100に含まれる。セルアレイ100において、列方向に一群として複数のメモリセルトランジスタMT11〜MT1n,MT21〜MT2n,・・・・・,MTm1〜MTmnが配列され、且つこの一群のメモリセルトランジスタMT11〜MT1n,MT21〜MT2n,・・・・・,MTm1〜MTmnが行方向に配列されることにより、複数のメモリセルトランジスタMT11〜MT1n,MT21〜MT2n,・・・・・,MTm1〜MTmnをマトリクス状に配置している。
メモリセルトランジスタMT11〜MT1n、及び選択ゲートトランジスタSTS1,STD1が直列接続されてセルユニット111を構成している。直列接続された一群のメモリセルトランジスタMT11〜MT1nの配列の端部に位置するメモリセルトランジスタMT11のソース領域には、メモリセルトランジスタMT11〜MT1nを選択するエンハンスメント型の選択ゲートトランジスタSTS1のドレイン領域が接続されている。直列接続された一群のメモリセルトランジスタMT11〜MT1nの配列の端部に位置するメモリセルトランジスタMT1nのドレイン領域には、メモリセルトランジスタMT11〜MT1nを選択するエンハンスメント型の選択ゲートトランジスタSTD1のソース領域が接続される。選択ゲートトランジスタSTS2〜STSm、メモリセルトランジスタMT21〜MT2n,・・・・・,MTm1〜MTmn、及び選択ゲートトランジスタSTD2〜STDmもそれぞれ直列接続されてセルユニット112,・・・・・,11mを構成している。
選択ゲートトランジスタSTS1〜STSmのソースには、共通ソース線SLが接続される。共通ソース線SLには共通ソース線SLに電圧を供給するソース線ドライバ103が接続される。選択ゲートトランジスタSTS1〜STSmの共通の選択ゲート線SGSと、選択ゲートトランジスタSTD1〜STDmの共通の選択ゲート線SGDと、メモリセルトランジスタMT11,MT21,・・・・・,MTm1,メモリセルトランジスタMT12,MT22,・・・・・,MTm2、・・・・・メモリセルトランジスタMT1n,MT2n,・・・・・,MTmnのそれぞれのワード線WL1〜WLnは、ロウデコーダ101に接続される。ロウデコーダ101は、行アドレス信号をデコードして行アドレスデコード信号を得てワード線WL1〜WLn及び選択ゲート線SGS,SGDに選択的に動作電圧を供給する。選択ゲートトランジスタSTD1〜STDmのそれぞれのドレインにはビット線BL1〜BLmがそれぞれ接続される。ビット線BL1〜BLmには、センスアンプ102及びカラムデコーダ104が接続される。カラムデコーダ104は、列アドレス信号をデコードして列アドレスデコード信号を得て、列アドレスデコード信号に基づいてビット線BL1〜BLmのいずれかを選択する。センスアンプ102は、ロウデコーダ101及びカラムデコーダ104によって選択されたメモリセルトランジスタから読み出したメモリ信号を増幅する。
図1に示した不揮発性半導体記憶装置において、列方向に隣接する浮遊ゲート電極13のゲート長Lとゲート間隔Sはおおむね等しい。ゲート長Lは、例えば10〜50nm程度である。チャネル領域411〜41nの厚さ(SOI層3の厚さ)TSOIは、図6に斜線で示すように1nm以上且つゲート長Lに6nmを加算した値以下であれば良い。即ち:
1≦TSOI≦TSOIMAX=L+6 ・・・・・(1)
ここで、TSOIMAXは、ゲート長Lに対してとり得るSOI層3の最大膜厚である。読み出し動作において、図1に示したメモリセルトランジスタMT11〜MT1nのゲート直下のチャネル領域411〜41n表面から1nm程度の範囲に反転層が形成される。このため、チャネル領域411〜41nの厚さTSOIが1nmより薄くなると、反転層のキャリア面密度が急激に低下して、ビット線電流IBが減少し、読み出しが困難となる。一方、読出動作を正常に行うためには、読み出し動作時のビット線電流IBを1×10-7A以下にできることが必要条件である。式(1)を満たすように、ゲート長Lに6nmを加算した値以下であれば、ビット線電流IBを1×10-7A以下にすることができる。
式(1)は、デバイスシミュレーションにより、ゲート長LとSOI層3の厚さTSOIをそれぞれ変化させた場合のビット線電流IBを測定し、実験的に導いたものである。式(1)の導入において設定した構造パラメータとしては、埋め込み絶縁層2の厚さTBOXが40nm、ゲート絶縁膜12の厚さが9nm、メモリセルトランジスタMT11〜MT1nのソース及びドレイン領域421〜42(n+1)とチャネル領域411〜41nのn型不純物濃度が1×1015cm-3、選択ゲートトランジスタSTS1,STD1のチャネル領域42,44のp型不純物濃度が3×1014cm-3、支持基板1のn型不純物濃度が1×1018cm-3である。動作電圧としては、ワード線にオン電圧として4.0V、オフ電圧として0.0Vを印加した。図7に示すように、ビット線コンタクトプラグ17に接続されたビット線BL1に0.5V、ソース線コンタクトプラグ18に接続されたソース線SLに0V、メモリセルトランジスタMT12に接続された選択ワード線WL2に0V、メモリセルトランジスタMT11,MT13〜MT1nに接続された非選択ワード線WL1,WL3〜WLnに4Vをそれぞれ印加して読み出し状態とし、支持基板1には基板電圧VSUBを変化させつつ、ビット線電流IBを測定した。
測定結果を図8〜図11に示す。図8に示すように、ゲート長Lが10nmの場合、SOI層3の厚さTSOIが17nm以上ではビット線電流IBが1×10-7Aとなる基板電圧VSUBが存在しない。一方、SOI層3の厚さTSOIが16nm以下であれば、ビット線電流IBが1×10-7Aとなる基板電圧VSUBが存在する。したがって、ゲート長Lが10nmの場合、SOI層3の厚さTSOIが16nm以下であれば良いことが分かる。
図9に示すように、ゲート長Lが20nmの場合、SOI層3の厚さTSOIが27nm以上ではビット線電流IBが1×10-7Aとなる基板電圧VSUBが存在しない。一方、SOI層3の厚さTSOIが26nm以下であれば、ビット線電流IBが1×10-7Aとなる基板電圧VSUBが存在する。したがって、ゲート長Lが20nmの場合、SOI層3の厚さTSOIが26nm以下であれば良いことがわかる。
図10に示すように、ゲート長Lが30nmの場合、SOI層3の厚さTSOIが37nmではビット線電流IBが1×10-7Aとなる基板電圧VSUBが存在しない。一方、SOI層3の厚さTSOIが36nm以下であれば、ビット線電流IBが1×10-7Aとなる基板電圧VSUBが存在する。したがって、ゲート長Lが30nmの場合、SOI層3の厚さTSOIが36nm以下であれば良いことがわかる。
図11に示すように、ゲート長Lが40nmの場合、SOI層3の厚さTSOIが48nmではビット線電流IBが1×10-7Aとなる基板電圧VSUBが存在しない。一方、SOI層3の厚さTSOIが47nm以下であれば、ビット線電流IBが1×10-7Aとなる基板電圧VSUBが存在する。したがって、ゲート長Lが40nmの場合のSOI層3の厚さTSOIが47nm以下であれば良いことが分かる。
図8〜図11に示した各ゲート長Lに対してとり得るSOI層3の最大膜厚TSOIMAXは、図6に示すように、式(1)にしたがってゲート長Lに対して線形的に変化する。SOI層3の厚さTSOIを厚くすることは、製造が容易であったり、ビット線BL1と接続されるドレイン領域45やソース線SLと接続されるソース領域43の抵抗を下げることができる点では好ましいが、ビット線電流IBが大きくなるというトレードオフの関係がある。SOI層3の厚さTSOIとしては、ビット線電流IBが1×10-7Aとなる最大膜厚TSOIMAXが最も好ましいが、最大膜厚TSOIMAXより少しでも厚くなると閾値条件を満たさなくなる。したがって、現実的な最頻値としては、ばらつき等を考慮して、ばらつき分布の厚い方の裾が最大膜厚TSOIMAXを越えない程度に最大膜厚TSOIMAXよりも薄く設定しても良い。
次に、本発明の実施の形態に係る不揮発性半導体記憶装置における書き込み動作、読み出し動作及び消去動作のそれぞれの制御方法を説明する。まず、読み出し動作の制御方法の一例を説明する。例えばメモリセルトランジスタMT11のデータを読み出す場合には、図12に示すように、支持基板1には0V未満の基板電圧VSUB(例えば−5V)を印加し、かつ選択ビット線BL1にはプリチャージ電圧VBLread(例えば0.5〜1.1V)を印加後フローティングとする。この時、隣接するビット線間(BL−BL間)干渉を防止するため、奇数ビット線BL1と偶数ビット線BL2を交互に読み出しを行うために、選択ビット線BL1に隣接する非選択BL2にはプリチャージ電圧VBLreadを印加しない場合もある。次に、選択ゲート線SGS,SGDに電圧Vsgread(例えば2.5V)、非選択ワード線WL2〜WLnには電圧Vread(例えば4.5V)、選択ワード線WL1には判定電圧Vsense(例えば0V)をそれぞれ印加する。読み出し電位の印加時間(TR)は、BL−BL間寄生容量、セル電流による基準電位の上昇などのノイズを考慮して適切な値に設定されることが望ましい。
メモリセルトランジスタMT11において、浮遊ゲート電極13に電子が蓄積されていないとき、選択メモリセルトランジスタMT11がオン状態となり、セル電流が流れ選択ビット線BL1の電位が下降する。一方、浮遊ゲート電極13に電子が蓄積されているとき、メモリセルトランジスタMT11はオフ状態となるので、セル電流が流れず選択ビット線BL1の電位はプリチャージ電圧VBLreadを保持する。読み出し電位の印加後、選択ビット線BL1の電位と判定基準電位とを比較する。選択ビット線BL1の電位が判定基準電位より高ければ書き込み状態と判定される。一方、選択ビット線BL1の電位が判定基準電位より低ければ消去状態と判定される。
本発明の実施の形態に係る不揮発性半導体記憶装置の読み出し動作の制御方法によれば、支持基板1に0V未満の基板電圧VSUB(例えば−5V)を印加することで、ビット線電流IBを低減することができ、正常に読み出し動作を行うことが可能となる。図13に、ゲート長Lが20nm、SOI層3の厚さTSOIが16nmであって、図12に示した読み出し動作の動作電圧を印加した場合の基板電圧VSUBとビット線電流IBの関係を示す。支持基板1に0V未満の基板電圧VSUBとして約−2.2V以下を印加すれば、ビット線電流IBが約1×10-7A以下となり、読出動作が正常に行われることが分かる。
図14は、ゲート長Lが40nm、SOI層3の厚さTSOIが30nm、SOI層3のn型不純物密度が1×1017cm-3であって、図13に示した読み出し動作の動作電圧を印加した場合の浮遊ゲート電圧VFGと、ビット線電流IBの関係を示す。ビット線には電圧VDとして1.1Vを印加した。浮遊ゲート電圧VFGが0V以下であれば、ビット線電流IBが1×10-7A以下となり、正常に読出動作を行えることが分かる。
次に、本発明の実施の形態に係る不揮発性半導体記憶装置における支持基板1に加える基板電圧VSUBのトリミング動作を、図15のフローチャートを参照しながら説明する。図12に示した約−2.2Vのような基板電圧VSUBの最適値は、チップ毎に形状等がばらつくためにチップ毎に変化する。そこで、トリミング動作では、基板電圧VSUBの最適値をチップ毎に設定する。
図15のステップS11において、所定の書き込み動作を行う。ステップS12において、支持基板1には0V未満の基板電圧VSUB(例えば−2.2V)を印加する。続くステップS13において、選択ゲート線SGS,SGDに電圧Vsgread(例えば2.5V)、選択ワード線WL1にはトリミング電圧Vtrim(例えば0V)、非選択ワード線WL2〜WLnには電圧Vread(例えば4.5V)をそれぞれ印加し、メモリセルトランジスタMT11を読み出す。ステップS14では選択メモリセルトランジスタMT11の読み出されたデータの状態を判定する。即ち、読み出されたデータが消去状態であった場合、セル電流は所望の値よりも過多であるため、トリミングステップS15に進み基板電圧VSUBをΔVSUB(例えば50mV)だけ低くした電圧(VSUB−ΔVSUB)を支持基板1に印加する。そしてステップS13の手順に戻り選択メモリセルトランジスタMT11のデータを読み出す。逆に、読み出されたデータが書き込み状態であった場合、セル電流は所望の値より過少であるため、トリミングステップS15に進み基板電圧VSUBをΔVSUB(例えば50mV)だけ高くした電圧(VSUB+ΔVSUB)を支持基板1に印加する。そしてステップS13の手順に戻り選択メモリセルトランジスタMT11のデータを読み出す。これらのステップS13〜S15のステップを繰り返し、メモリセルトランジスタMT11の読み出しデータが書き込み状態から消去状態へ丁度遷移する基板電圧VSUBを求め、最適基板電圧VSUB_trimとする。ステップS16において最適基板電圧VSUB_trimを種々の内蔵メモリに記録したり、出力装置に出力したりする。次回の読出し時には、読み出し対象のチップに対応する最適基板電圧VSUB_trimをメモリから読み出して印加する。上記ステップS11の書き込み動作における印加電圧と、ステップS13でのトリミング電圧Vtrimは、セルトランジスタ特性のばらつきを鑑み、所望の動作マージンが得られるよう適切な値に設定されていることが望ましい。また、上記トリミング動作を、メモリチップ内に内蔵された自動トリミング回路にてチップ良品選別試験時に自動で行うことも可能である。さらに、トリミング動作の別な実施例としては、選択メモリセルトランジスタMT11に書き込み動作を行う代わりに、浮遊ゲート13と制御ゲート15とを電気的に接続したトリミング用基準セルに対してステップS12〜S16のトリミング動作を行うことも可能である。
本発明の実施の形態に係る不揮発性半導体記憶装置のトリミング動作によれば、読出し動作に基板電圧VSUBの最適値をチップ毎に設定することができる。
次に、本発明の実施の形態に係る不揮発性半導体記憶装置の書き込み動作の制御方法の一例を説明する。図16の時間T11〜T12に示すように、選択ゲート線SGS,SGDには電圧VBLinhibit(例えば2.5V)、選択ビット線BL1には電圧VBLpgm(例えば0V)、非選択ワード線WL2〜WLnには電圧Vpass(例えば10V)、選択ワード線WL1には電圧Vpgm(例えば18V)、支持基板1には0Vを印加する。
メモリセルトランジスタMT11においては、図1に示した制御ゲート電極15に電圧Vpgm(例えば18V)が印加されるので、浮遊ゲート電極13と浮遊ゲート電極13直下のチャネル領域411間に高電界がかかり、ゲート絶縁膜12を介して浮遊ゲート電極13に電子が注入される。浮遊ゲート電極13に電子が蓄積されると、選択メモリセルトランジスタMT11の閾値電圧は、負の閾値電圧からΔVだけ上昇して、メモリ信号が書き込まれる。なお、書き込み動作後にベリファイ動作を実行する場合には、図16の時間T12〜T13に示すように、選択ゲート線SGS,SGDにプリチャージ電圧VBLpre-charge(例えば3V)、非選択ワード線WL2〜WLnには電圧Vread(例えば4.5V)、選択ワード線WL1には電圧Vverify(例えば0V)、支持基板1には0V未満の基板電圧VSUB(例えば−5V)をそれぞれ印加して、ビット線電流IBを読み出す。
次に、本発明の実施の形態に係る不揮発性半導体記憶装置における、書き込み動作及びベリファイ動作の制御方法の一例を、図17のフローチャートを参照しながら説明する。
ステップS21において、図16の時間T11〜T12に示した動作電圧を用いて書き込み動作を行う。ステップS22においてベリファイ動作を行う。ベリファイ動作では、図16の時間T12〜T13に示した動作電圧を用いて選択ビット線BL1の電位を読み出して、正常に書き込みされたか判定する。書き込みが正常にされていないと判定された場合にステップS23に進む。一方、書き込みが正常と判定された場合、ステップS24に進む。ステップS23において、正常に書き込みが行われていないメモリセルトランジスタMT11に対して、再度書き込み動作を行う。再度の書き込み動作では、図16の時間T13〜T14に示すように、選択ワード線WL1には、印加電圧VpgmをΔVpgm(例えば1V)昇圧した電圧(Vpgm+ΔVpgm)を印加する。その後、ステップS22の手順に戻る。ステップS24においては、図16の時間T13〜T14に示すようにビット線BL1に電圧VBLinhibit1(例えば3V)、非選択ビット線BL2〜BLmには電圧VBLinhibit2(例えば2.5V)をそれぞれ印加して書込み禁止とし、書き込みを終了する。
次に、本発明の実施の形態に係る不揮発性半導体記憶装置の消去動作の一例を説明する。消去動作では、図18及び図19に示すように、支持基板1には基板電圧VSUBerase1(例えば−5V)を印加する。すべてのワード線WL1〜WLnには電圧VWLerase(例えば0V)を印加する。選択ゲート線SGS,SGDには、ワード線WLに印加する電圧VWLerase(例えば0V)より高い電圧Vsgerase(例えば9V)、すべてのビット線BL1〜BLm及び共通ソース線SLには、選択ゲート線SGS,SGDに印加する電圧Vsgerase(例えば9V)より高い電圧Verase(例えば18V)をそれぞれ印加する。
この結果、図19に示すように、バンド間トンネリングに起因する電流(バンド間トンネリング電流)が、ビット線BL1に接続されているビット線コンタクトプラグ17から、選択ゲートトランジスタSTD1のp型のチャネル領域44へ流れる。このため、チャネル領域44の電位が上昇し、チャネル領域44とドレイン領域42(n+1)間のpn接合が順バイアスとなり、ドレイン領域42(n+1)側に電流が流れる。他方、バンド間トンネリング電流が、ソース線SLに接続されているソース線コンタクトプラグ18から、選択ゲートトランジスタSTS1のp型のチャネル領域42へ流れる。このため、チャネル領域42の電位が上昇し、チャネル領域42とソース領域421間のpn接合が順バイアスとなり、ソース領域421側に電流が流れる。このため、メモリセルトランジスタMT11〜MT1nのソース及びドレイン領域、及びチャネル領域411〜41nの電圧が上昇し、ワード線WLに印加された0Vとの間に浮遊ゲート電極13から電子を引き抜くのに充分な大きな電圧差が発生する。したがって、ゲート絶縁膜12に高電界がかかり、消去動作が実行される。
次に、本発明の実施の形態に係る不揮発性半導体記憶装置の消去動作の他の一例を説明する。すべてのワード線WL1〜WLnには電圧VWLerase(例えば0V)を印加する。図20及び図21に示すように、選択ゲート線SGS,SGDには電圧Vsgerase(例えば18V)、すべてのビット線BL1〜BLm及び共通ソース線SLには、ワード線WL1〜WLnに印加する電圧VWLerase(例えば0V)より高い電圧Verase(例えば18V)をそれぞれ印加する。支持基板1には、ビット線BL1〜BLm及び共通ソース線SLに印加する電圧Verase(例えば18V)より高い正の基板電圧VSUBerase2(例えば21V)を印加する。
図21に示すように、支持基板1に充分高い正の基板電圧VSUBerase2(例えば21V)が印加されているために、埋め込み絶縁層2の表面に電子が引き寄せられる。選択ゲートトランジスタSTS1,STD1のそれぞれのチャネル領域42,44の下面には電子の反転層46a,46bが形成される。このため、ビット線BL1に接続されたビット線コンタクトプラグ17から選択ゲートトランジスタSTD1を経由して、またソース線SLに接続されたソース線コンタクトプラグ18から選択ゲートトランジスタSTS1を経由して、メモリセルトランジスタMT11〜MT1nのソース及びドレイン領域421〜42n(n+1)、及びチャネル領域411〜41nへ電流が流れる。このため、ソース及びドレイン領域421〜42n(n+1)、及びチャネル領域411〜41nの電圧が上昇し、ワード線WL1〜WLnに接続された制御ゲート電極15に印加された電圧VWLerase(例えば0V)との間に充分大きな電圧差が発生する。したがって、ゲート絶縁膜12に高電界がかかり、消去動作が実行される。
更に、支持基板1とSOI層3の間には埋め込み絶縁層2があるため、支持基板1とメモリセルトランジスタMT11〜MT1nのソース及びドレイン領域421〜42n(n+1)、及びチャネル領域411〜41nの間には容量カップリングが生じている。したがって、支持基板1に正の基板電圧VSUBerase2(例えば21V)を印加すると、容量カップリングのために、メモリセルトランジスタMT11〜MT1nのソース及びドレイン領域421〜42n(n+1)、及びチャネル領域411〜41nの電位が上昇する。このことからも、ソース及びドレイン領域421〜42n(n+1)、及びチャネル領域411〜41nの電圧が上昇し、ワード線WL1〜WLnに接続された制御ゲート電極15に印加された電圧VWLerase(例えば0V)との間に充分大きな電圧差が発生する。したがって、ゲート絶縁膜12に高電界がかかり、消去動作が実行される。
なお、図21に示すように反転層46a,46bを利用して消去動作を行う一例では、埋め込み絶縁層2の厚さTBOXは1nm〜1μm程度が好ましい。埋め込み絶縁層2の厚さTBOXが1nm程度以上であれば、埋め込み絶縁層2に電圧が印加された場合に埋め込み絶縁層2を流れるリーク電流(直接トンネリング電流)を十分小さくすることができる。また、埋め込み絶縁層2の厚さTBOXが1μm以下であれば、印加電圧の大きさにも依るが、埋め込み絶縁層2の表面に十分に電子を引き寄せ反転層46a,46bを形成することができる。
本発明の実施の形態に係る不揮発性半導体記憶装置及びその制御方法によれば、SOI構造のメモリセルトランジスタMT11〜MT1nの書き込み動作、読み出し動作及び消去動作を正常に行うことが可能となる。なお、図3に示した行方向の断面の代わりに、図22に示すように、セルアレイ領域の素子分離絶縁膜6が薄く、埋め込み絶縁層2が隣接する列同士で連続していても良い。
次に、本発明の実施の形態に係る不揮発性半導体記憶装置の製造方法の一例を説明する。ここで、図2に示したセルアレイのA−A方向の切断面で見た列方向の工程断面図を図23(a),図24(a),・・・・・,図35(a)に示し、合わせてB−B方向の切断面で見た行方向の工程断面図を図23(b),図24(b),・・・・・,図35(b)に示す。なお、図23(a)〜図35(b)に示す不揮発性半導体記憶装置の製造方法は一例であり、この変形例を含めてこれ以外の種々の製造方法により実現可能であることは勿論である。
(イ)まず、Si等の支持基板1を用意し、例えばサイモックス(SIMOX)法により支持基板1に酸素をイオン注入して熱処理を行い図23(a)及び図23(b)に示すように支持基板1内部に埋め込み絶縁層2、及び埋め込み絶縁層2上に半導体層(SOI層)3を形成する。或いは、張り合わせ法により、2枚のウェハのうち一方に埋め込み絶縁層2を形成して互いに張り合わせて熱処理を行い、一方のウェハを平坦研削して薄膜化させることによりSOI層3を形成しても良い。
(ロ)次に、SOI層3上にレジスト膜20を塗布し、リソグラフィ技術を用いてレジスト膜20を図24(a)及び図24(b)に示すようにパターニングする。引き続き、パターニングされたレジスト膜20をマスクとしてボロン(11B+)等のp型不純物をイオン注入する。残存したレジスト膜20はレジストリムーバ等を用いて除去される。その後熱処理を行い、SOI層3に注入された不純物イオンを活性化して、選択ゲートトランジスタ形成領域にp-型の不純物拡散層40a,40bを形成する。引き続き、SOI層3上にレジスト膜21を塗布し、リソグラフィ技術を用いてレジスト膜21を図25(a)及び図25(b)に示すようにパターニングする。その後、パターニングされたレジスト膜21をマスクとして燐(31P+)又は砒素(75As+)等のn型不純物をイオン注入する。
(ハ)次に、図26(a)及び図26(b)に示すように、熱酸化法によりSiO2膜等のゲート絶縁膜(トンネル酸化膜)12を1nm〜15nm程度形成する。このとき、SOI層3に注入された不純物イオンが活性化して、メモリセルトランジスタ形成領域にn-型の不純物拡散層41が形成される。次に、ゲート絶縁膜12の上に減圧CVD(RPCVD)法により浮遊ゲート電極となる燐ドープの第1ポリシリコン層(浮遊ゲート電極)13を10nm〜200nm程度堆積する。次に、図27(a)及び図27(b)に示すようにCVD法によりSi3N4膜等のマスク膜5を50nm〜200nm程度堆積する。
(ニ)次に、マスク膜5上にレジスト膜をスピン塗布し、フォトリソグラフィ技術を用いてレジスト膜のエッチングマスクを形成する。このエッチングマスクを用いた反応性イオンエッチング(RIE)法により、マスク膜5の一部を選択的に除去する。エッチング後にレジスト膜を除去する。マスク膜5をマスクにして、第1ポリシリコン層13、ゲート絶縁膜12及びSOI層3の一部を埋め込み絶縁層2に達するまで列方向に選択的に除去する。この結果、図28(a)及び図28(b)に示すように、第1ポリシリコン層13、ゲート絶縁膜12及びSOI層3を貫通する溝部7が形成される。なお、図28(b)では埋め込み絶縁層2の一部が除去されているが、埋め込み絶縁層2は平坦なままであって良い。
(ホ)次に、図29(a)及び図29(b)に示すように、CVD法等により溝部7に素子分離絶縁膜6を200nm〜1500nm程度埋め込む。そして、図30(a)及び図30(b)に示すように、化学的機械的研磨(CMP)法により素子分離絶縁膜6を平坦化する。このとき、素子分離絶縁膜6の上面がゲート絶縁膜12より高い位置にある。この結果、行方向のメモリセルトランジスタMT11,MT21は、互いに完全に素子分離される。
(ヘ)次に、図31(a)及び図31(b)に示すように、CVD法等により、第1ポリシリコン層13の上面及び素子分離絶縁膜6の上面に電極間絶縁膜14を堆積する。引き続き、電極間絶縁膜14上にレジスト膜23を塗布し、リソグラフィ技術を用いてレジスト膜23をパターニングする。引き続き、図32(a)及び図32(b)に示すように、パターニングされたレジスト膜23をマスクとして、RIE等により電極間絶縁膜14の一部に開口部8を形成する。その後、図33(a)及び図33(b)に示すように、CVD法により電極間絶縁膜14上に燐ドープの制御ゲート電極となる第2ポリシリコン層(制御ゲート電極)15を10nm〜200nm程度堆積する。
(ト)第2ポリシリコン層15上にレジスト膜24を塗布し、リソグラフィ技術を用いてレジスト膜24をパターニングする。引き続き、図34(a)及び図34(b)に示すように、パターニングされたレジスト膜24をマスクとして、RIEにより行方向に第2ポリシリコン層15、電極間絶縁膜14、及び第1ポリシリコン層13の一部をゲート絶縁膜12に達するまで行方向に選択的に除去する。これにより、第2ポリシリコン層15、電極間絶縁膜14、及び第1ポリシリコン層13を貫通する溝が形成され、制御ゲート電極15、電極間絶縁膜14、浮遊ゲート電極13、ゲート絶縁膜12の積層構造のパターンが形成される。この結果、浮遊ゲート電極13直下のn-型の不純物拡散層41がチャネル領域となり、チャネル領域を挟むn-型の不純物拡散層41がソース及びドレイン領域となってデプレッション型のメモリセルトランジスタMT11〜MT1nが形成される。このとき、図示を省略した複数のメモリセルトランジスタが、列方向及び行方向に交差してマトリクス状に形成される。同時に、選択ゲートトランジスタ形成領域には、選択ゲート電極13b,15bが形成される。その後、レジストリムーバ等を用いてレジスト膜24を除去する。
(チ)次に、レジスト膜26を塗布し、リソグラフィ技術を用いてレジスト膜26を図35(a)及び図35(b)に示すようにn-型の不純物拡散層41を覆うようにパターニングする。パターニングされたレジスト膜26をマスクとして、75As+等のn型不純物イオンをp-型の不純物拡散層40a,40bに選択的に注入する。レジスト膜26はレジストリムーバ等を用いて除去される。その後熱処理すれば、SOI層3内のn型及びp型不純物イオンが活性化して、図1に示すようにSOI層3にn+型のソース領域43、及びソース領域43とドレイン領域421に挟まれたp-型のチャネル領域42が形成されて、エンハンスメント型の選択ゲートトランジスタSTS1が形成される。他方、SOI層3にn+型のドレイン領域45、及びドレイン領域45とソース領域42(n+1)に挟まれたp-型のチャネル領域44が形成されて、エンハンスメント型の選択ゲートトランジスタSTD1も形成される。
本発明の実施の形態に係る半導体記憶装置の製造方法によれば、図1に示した不揮発性半導体記憶装置が実現可能となる。
(その他の実施の形態)
上記のように、本発明は実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。例えば、実施の形態ではn型の支持基板1を説明したが、p型の支持基板を用いる場合、読み出し動作の支持基板1に印加する基板電圧VSUBは1V未満であれば良い。なお、読み出し動作、書き込み動作及び消去動作において説明した動作電圧は一例であり、特に限定されるものではない。
また、実施の形態では、メモリセルトランジスタMT11〜MT1nのゲート電極13,15及び選択ゲートトランジスタSTS1,STD1のゲート電極13a,13b,15a,15bとして、n型ポリシリコンを使用し、メモリセルトランジスタMT11〜MT1nがデプレッション型FET、選択ゲートトランジスタSTS1,STD1がエンハンスメント型FETとしてそれぞれ動作している場合を一例として説明した。ここで、メモリセルトランジスタMT11〜MT1nのゲート電極13,15及び選択ゲートトランジスタSTS1,STD1のゲート電極13a,13b,15a,15bの材質を変更し、ゲート電極材質の仕事関数を調整するなどの方法により、メモリセルトランジスタMT11〜MT1nがデプレッション型でないFETとして動作したり、選択ゲートトランジスタSTS1,STD1がエンハンスメント型ではないFETとして動作することも可能であり、その場合はメモリ信号の書き込み、読み出し、一括消去などの動作を行う際に各電極に印加するバイアス条件を変更することにより、一例としてここで説明しているのと同等の動作を実現可能である。
更に、本発明の実施の形態ではm×n個のメモリセルトランジスタMT11〜MT1n,MT21〜MT2n,・・・・・,MTm1〜MTmnを示したが、現実的には更に多数のメモリセルトランジスタでセルアレイが構成されていても良い。また、実施の形態においては、2値NAND型フラッシュメモリについて説明した。しかし、3値以上の多値NAND型フラッシュメモリについても適用可能である。このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。