JP2937805B2 - ２層フローティングゲート構造のマルチビット対応セルを有する不揮発性メモリ及びそのプログラム／消去／読出方法 - Google Patents
２層フローティングゲート構造のマルチビット対応セルを有する不揮発性メモリ及びそのプログラム／消去／読出方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、不揮発性メモリに関
し、特にフローティングゲート構造を有するトランジス
タにより記憶セルが構成されるメモリに関する。本発明
はまた、かかるメモリのプログラム／消去／読出方法に
関する。
し、特にフローティングゲート構造を有するトランジス
タにより記憶セルが構成されるメモリに関する。本発明
はまた、かかるメモリのプログラム／消去／読出方法に
関する。
【０００２】
【従来の技術】フローティングゲート及びコントロール
ゲートを有するトランジスタからなる記憶セルにより構
成される不揮発性メモリとして、例えば「S.Keeny et a
l., "Complete Transient Simulation of Flash E2PROM
Devices" IEEE ED-39, No.12DEC, 1992」に記載された
ものがある。この記憶セルの基本的構成は図１に示され
る。
ゲートを有するトランジスタからなる記憶セルにより構
成される不揮発性メモリとして、例えば「S.Keeny et a
l., "Complete Transient Simulation of Flash E2PROM
Devices" IEEE ED-39, No.12DEC, 1992」に記載された
ものがある。この記憶セルの基本的構成は図１に示され
る。
【０００３】図１において、記憶セルは、不純物半導体
である例えばｐ形シリコンからなる基板１に形成された
ソース２及びドレイン３と、このソース、ドレイン間チ
ャネルに沿ってかつその上方に配され例えば酸化物等の
絶縁物により包囲されたフローティングゲート４と、こ
のゲート４の上方に該酸化物を隔てて形成されたコント
ロールゲート５とを有するＭＯＳ型の電界効果トランジ
スタ（いわゆるＳＡＭＯＳトランジスタに代表される）
からなる。図１（ａ）は、このセルの書き込みすなわち
プログラムの様子を示しており、ゲート電圧ＶG 及びド
レイン電圧ＶDを高レベルとするとホットエレクトロン
が発生し、これをフローティングゲート４に蓄積する。
図１（ｂ）は、セルの記憶情報の消去の様子を示してお
り、ソース電圧ＶS を高レベルとすることによりフロー
ティングゲート４に蓄積されたエレクトロンをソース２
へ引き込み、フローティングゲート４にホールを蓄積し
た状態にする。すなわち、フローティングゲート４中の
キャリアを制御することによって、１つのセルにおける
情報記憶状態をつくる。例えばプログラム状態が論理
「０」に、消去状態が論理「１」に割り当てられる。
である例えばｐ形シリコンからなる基板１に形成された
ソース２及びドレイン３と、このソース、ドレイン間チ
ャネルに沿ってかつその上方に配され例えば酸化物等の
絶縁物により包囲されたフローティングゲート４と、こ
のゲート４の上方に該酸化物を隔てて形成されたコント
ロールゲート５とを有するＭＯＳ型の電界効果トランジ
スタ（いわゆるＳＡＭＯＳトランジスタに代表される）
からなる。図１（ａ）は、このセルの書き込みすなわち
プログラムの様子を示しており、ゲート電圧ＶG 及びド
レイン電圧ＶDを高レベルとするとホットエレクトロン
が発生し、これをフローティングゲート４に蓄積する。
図１（ｂ）は、セルの記憶情報の消去の様子を示してお
り、ソース電圧ＶS を高レベルとすることによりフロー
ティングゲート４に蓄積されたエレクトロンをソース２
へ引き込み、フローティングゲート４にホールを蓄積し
た状態にする。すなわち、フローティングゲート４中の
キャリアを制御することによって、１つのセルにおける
情報記憶状態をつくる。例えばプログラム状態が論理
「０」に、消去状態が論理「１」に割り当てられる。
【０００４】このようにして記憶状態の定められるメモ
リセルの、プログラム状態と消去状態とにおけるドレイ
ン電流ＩD −ゲート電圧ＶG の特性が、図２に示され
る。しかしながら、このようなセルにおいては、１つの
セルは２つの状態しかとり得ず、従って２値の情報（す
なわち２進データの１ビット）しか記憶することができ
ないので、今日のメモリの記憶容量の増大化には不利な
側面も有する。
リセルの、プログラム状態と消去状態とにおけるドレイ
ン電流ＩD −ゲート電圧ＶG の特性が、図２に示され
る。しかしながら、このようなセルにおいては、１つの
セルは２つの状態しかとり得ず、従って２値の情報（す
なわち２進データの１ビット）しか記憶することができ
ないので、今日のメモリの記憶容量の増大化には不利な
側面も有する。
【０００５】一方、記憶情報の安全性を確保するために
は、リーク電流や寄生抵抗についても配慮する必要性が
ある。
は、リーク電流や寄生抵抗についても配慮する必要性が
ある。
【０００６】
【発明が解決しようとする課題】本発明は、上述した点
に鑑みてなされたものであり、その目的とするところ
は、メモリの記憶容量の増大化に寄与し得る不揮発性メ
モリ及びそのプログラム／消去／読出方法を提供するこ
とにある。本発明はまた、主に読出時に非線形な寄生抵
抗の影響を取り除く不揮発性メモリ構造を提供すること
を目的とする。
に鑑みてなされたものであり、その目的とするところ
は、メモリの記憶容量の増大化に寄与し得る不揮発性メ
モリ及びそのプログラム／消去／読出方法を提供するこ
とにある。本発明はまた、主に読出時に非線形な寄生抵
抗の影響を取り除く不揮発性メモリ構造を提供すること
を目的とする。
【０００７】
【課題を解決するための手段】本発明による２層フロー
ティングゲート構造のマルチビット対応セルを有する不
揮発性メモリは、半導体基板に所定配列方向に沿って互
いに離隔して形成されたソース及びドレインを担う高不
純物濃度層と、前記半導体基板の主面上において前記高
不純物濃度層の一方と前記高不純物濃度層の他方との間
に配されかつ前記所定配列方向と交差する方向に延在す
る単一の第１のフローティングゲートと、それぞれ前記
第１のフローティングゲートの主面上において前記第１
のフローティングゲートと交差しかつ前記高不純物濃度
層の一方に亘り所定配列方向に延在する複数の第２のフ
ローティングゲートと、前記第２のフローティングゲー
トの各々の主面上に配された複数のプログラムゲート
と、前記第１のフローティングゲートの主面上において
前記第１のフローティングゲートと交差しかつ前記高不
純物濃度層の他方に亘り所定配列方向に延在するコント
ロールゲートとを含む記憶セルトランジスタを有するこ
とを特徴としている。
ティングゲート構造のマルチビット対応セルを有する不
揮発性メモリは、半導体基板に所定配列方向に沿って互
いに離隔して形成されたソース及びドレインを担う高不
純物濃度層と、前記半導体基板の主面上において前記高
不純物濃度層の一方と前記高不純物濃度層の他方との間
に配されかつ前記所定配列方向と交差する方向に延在す
る単一の第１のフローティングゲートと、それぞれ前記
第１のフローティングゲートの主面上において前記第１
のフローティングゲートと交差しかつ前記高不純物濃度
層の一方に亘り所定配列方向に延在する複数の第２のフ
ローティングゲートと、前記第２のフローティングゲー
トの各々の主面上に配された複数のプログラムゲート
と、前記第１のフローティングゲートの主面上において
前記第１のフローティングゲートと交差しかつ前記高不
純物濃度層の他方に亘り所定配列方向に延在するコント
ロールゲートとを含む記憶セルトランジスタを有するこ
とを特徴としている。
【０００８】この不揮発性メモリにおいて、前記高不純
物濃度層のいずれか１つと、前記第１のフローティング
ゲートと、前記コントロールゲートとにより形成される
トランジスタ部は、プログラムとは異なる機能を有する
特定機能トランジスタ部であることを特徴としている。
本発明によるプログラム方法は、上記の不揮発性メモリ
をプログラムする方法であって、前記高不純物濃度層の
一方及び前記プログラムゲートに高電圧を印加し、これ
により前記第２のフローティングゲートの前記高不純物
濃度層の一方側の一端部近傍に発生したホットエレクト
ロンを前記プログラムゲートと前記半導体基板との間の
電界によって前記第２のフローティングゲートに注入す
ることを特徴としている。
物濃度層のいずれか１つと、前記第１のフローティング
ゲートと、前記コントロールゲートとにより形成される
トランジスタ部は、プログラムとは異なる機能を有する
特定機能トランジスタ部であることを特徴としている。
本発明によるプログラム方法は、上記の不揮発性メモリ
をプログラムする方法であって、前記高不純物濃度層の
一方及び前記プログラムゲートに高電圧を印加し、これ
により前記第２のフローティングゲートの前記高不純物
濃度層の一方側の一端部近傍に発生したホットエレクト
ロンを前記プログラムゲートと前記半導体基板との間の
電界によって前記第２のフローティングゲートに注入す
ることを特徴としている。
【０００９】本発明による消去方法は、上記の不揮発性
メモリにプログラムされた情報を消去する方法であっ
て、前記高不純物濃度層の他方に高い正電圧を印加し、
第２のフローティングゲートに蓄積されたエレクトロン
を、前記第２のフローティングゲートの前記所定配列方
向における前記高不純物濃度層の他方寄りの一端部から
前記高不純物濃度層の他方に引き込むことを特徴として
いる。
メモリにプログラムされた情報を消去する方法であっ
て、前記高不純物濃度層の他方に高い正電圧を印加し、
第２のフローティングゲートに蓄積されたエレクトロン
を、前記第２のフローティングゲートの前記所定配列方
向における前記高不純物濃度層の他方寄りの一端部から
前記高不純物濃度層の他方に引き込むことを特徴として
いる。
【００１０】本発明による読出方法は、上記の不揮発性
メモリにプログラムされた情報を読み出す方法であっ
て、前記特定機能トランジスタ部を記憶情報の読み出し
に用い、前記コントロールゲートに所定電圧を印加し、
前記第１のフローティングゲートに対向する半導体基板
において生じるチャネル電流を検知することを特徴とし
ている。
メモリにプログラムされた情報を読み出す方法であっ
て、前記特定機能トランジスタ部を記憶情報の読み出し
に用い、前記コントロールゲートに所定電圧を印加し、
前記第１のフローティングゲートに対向する半導体基板
において生じるチャネル電流を検知することを特徴とし
ている。
【００１１】
【作用】本発明の２層フローティングゲート構造のマル
チビット対応セルを有する不揮発性メモリ及びそのプロ
グラム／消去方法よれば、第２のフローティングゲート
にそれぞれデータビットに対応するキャリアが蓄積さ
れ、第１フローティングゲートによって全ての第２のフ
ローティングゲートに蓄積されたキャリアの総和量に応
じたドレイン電流の閾値が決定される。そして本発明の
読出方法によれば、第１のフローティングゲートとコン
トロールゲートとにより形成される特定機能トランジス
タ部が、プログラムとは別個に独立した読み出しトラン
ジスタ部として働く。
チビット対応セルを有する不揮発性メモリ及びそのプロ
グラム／消去方法よれば、第２のフローティングゲート
にそれぞれデータビットに対応するキャリアが蓄積さ
れ、第１フローティングゲートによって全ての第２のフ
ローティングゲートに蓄積されたキャリアの総和量に応
じたドレイン電流の閾値が決定される。そして本発明の
読出方法によれば、第１のフローティングゲートとコン
トロールゲートとにより形成される特定機能トランジス
タ部が、プログラムとは別個に独立した読み出しトラン
ジスタ部として働く。
【００１２】
【実施例】以下、本発明を図面を参照しつつ詳細に説明
する。図３は、本発明による一実施例の不揮発性メモリ
の記憶セルの構造を示しており、図１と同等の部分には
同一の符号が付されている。図３において、かかる記憶
セルのトランジスタは、不純物半導体である例えばｐ形
シリコンからなる基板１に形成された高不純物濃度層と
してのソース２及びドレイン３と、このソース・ドレイ
ン間チャネルに沿ってかつその上方に配され（もしくは
間をおいて積層され）酸化物により包囲された第１のフ
ローティングゲート４Ａと、この長手状ゲート４Ａの上
方に形成され（もしくは間をおいて積層され）互いに隔
離して配されかつ酸化物により包囲された少なくとも２
つの第２のフローティングゲート４Ｂx （ｘ＝１，２，
３，……，ｎ）とを有する。第１及び第２のフローティ
ングゲートは、例えばポリシリコンからなり、ＳｉＯ2
で包囲される。
する。図３は、本発明による一実施例の不揮発性メモリ
の記憶セルの構造を示しており、図１と同等の部分には
同一の符号が付されている。図３において、かかる記憶
セルのトランジスタは、不純物半導体である例えばｐ形
シリコンからなる基板１に形成された高不純物濃度層と
してのソース２及びドレイン３と、このソース・ドレイ
ン間チャネルに沿ってかつその上方に配され（もしくは
間をおいて積層され）酸化物により包囲された第１のフ
ローティングゲート４Ａと、この長手状ゲート４Ａの上
方に形成され（もしくは間をおいて積層され）互いに隔
離して配されかつ酸化物により包囲された少なくとも２
つの第２のフローティングゲート４Ｂx （ｘ＝１，２，
３，……，ｎ）とを有する。第１及び第２のフローティ
ングゲートは、例えばポリシリコンからなり、ＳｉＯ2
で包囲される。
【００１３】第２のフローティングゲートは、後述する
プログラミング法によって個々にエレクトロン（または
ホール）のチャージすなわち情報のプログラムが行われ
るとともに、紫外線照射による消去法等の所定の消去法
によって、チャージされたエレクトロン（またはホー
ル）の放出すなわち情報の消去が行われる。また、後述
によって明らかになるように、第２のフローティングゲ
ート各々にチャージされたキャリアによって、ドレイン
電流ＩD のレベルが制御される。故に、第２フローティ
ングゲートの各々と、記憶すべきデータのビットとを個
別に対応させ、当該ビットデータに応じて第２フローテ
ィングゲートへのキャリアのチャージを行うことによ
り、その第２フローティングゲートの数と同じビット数
のデータを記憶することが可能となる。
プログラミング法によって個々にエレクトロン（または
ホール）のチャージすなわち情報のプログラムが行われ
るとともに、紫外線照射による消去法等の所定の消去法
によって、チャージされたエレクトロン（またはホー
ル）の放出すなわち情報の消去が行われる。また、後述
によって明らかになるように、第２のフローティングゲ
ート各々にチャージされたキャリアによって、ドレイン
電流ＩD のレベルが制御される。故に、第２フローティ
ングゲートの各々と、記憶すべきデータのビットとを個
別に対応させ、当該ビットデータに応じて第２フローテ
ィングゲートへのキャリアのチャージを行うことによ
り、その第２フローティングゲートの数と同じビット数
のデータを記憶することが可能となる。
【００１４】より詳しくかつ簡明に説明するため、図４
を用いる。図４は、図３の構造を基本にして第２のフロ
ーティングゲートを２つにして構成した場合の記憶セル
の構造を示しており、図３と同等の部分には同一の符号
が付されている。図４において、ソース２寄りの第２フ
ローティングゲート４Ｂ1 は、ドレイン３寄りの第２フ
ローティングゲート４Ｂ2 よりも、第１フローティング
ゲート対向面及びその反対側の面においてキャリアをチ
ャージするための有効面積が小さく形成されている。こ
れら両フローティングゲートは、それぞれチャージ可能
なキャリアの量がその有効面積に応じて設定されるので
ある。図５に示されるように、ゲート４Ｂ1 とゲート４
Ｂ2 とで、ホールをチャージした場合及びニュートラル
な状態の場合を論理「１」、エレクトロンをチャージし
た場合を論理「０」とすると、このセルにおいては４通
りの状態が得られる。
を用いる。図４は、図３の構造を基本にして第２のフロ
ーティングゲートを２つにして構成した場合の記憶セル
の構造を示しており、図３と同等の部分には同一の符号
が付されている。図４において、ソース２寄りの第２フ
ローティングゲート４Ｂ1 は、ドレイン３寄りの第２フ
ローティングゲート４Ｂ2 よりも、第１フローティング
ゲート対向面及びその反対側の面においてキャリアをチ
ャージするための有効面積が小さく形成されている。こ
れら両フローティングゲートは、それぞれチャージ可能
なキャリアの量がその有効面積に応じて設定されるので
ある。図５に示されるように、ゲート４Ｂ1 とゲート４
Ｂ2 とで、ホールをチャージした場合及びニュートラル
な状態の場合を論理「１」、エレクトロンをチャージし
た場合を論理「０」とすると、このセルにおいては４通
りの状態が得られる。
【００１５】このときのドレイン電流ＩD −ドレイン電
圧ＶD の特性が図６に示される。これによれば、ドレイ
ン電圧に対して得られる４通りのドレイン電流値は、全
て異なり、第２フローティングゲート４Ｂ2 の該有効面
積が４Ｂ1 よりも所定値だけ大なる故に図５の表におい
てドレイン電流の状態を示す符号３，１，４，２の順
に、得られるドレイン電流値が下がり、もって１つのセ
ルにおいて４種類の記憶状態が得られることが分かる。
同様に、図３におけるｎ個の第２フローティングゲート
の有効面積をそれぞれ異ならしめれば、２n 種類の記憶
状態が得られるのである。
圧ＶD の特性が図６に示される。これによれば、ドレイ
ン電圧に対して得られる４通りのドレイン電流値は、全
て異なり、第２フローティングゲート４Ｂ2 の該有効面
積が４Ｂ1 よりも所定値だけ大なる故に図５の表におい
てドレイン電流の状態を示す符号３，１，４，２の順
に、得られるドレイン電流値が下がり、もって１つのセ
ルにおいて４種類の記憶状態が得られることが分かる。
同様に、図３におけるｎ個の第２フローティングゲート
の有効面積をそれぞれ異ならしめれば、２n 種類の記憶
状態が得られるのである。
【００１６】こうした態様をさらに詳しく分析すれば、
次のようになる。先ず、上記図３の記憶セルの等価回路
を図７に示す。この等価回路は、第２フローティングゲ
ート（ＦＧ２）と第１フローティングゲート４Ａとの間
の酸化物の各々が、電圧Ｖx ，電荷Ｑx を有するキャパ
シタンスＣx （ｘ＝１，２，…，ｎ）に置き換えられる
とともに、これらキャパシタンスの一端が第１フローテ
ィングゲート４Ａ（ＦＧ１）においてそれぞれ共通接続
されさらに基板１のソース・ドレイン間チャネルと第１
フローティングゲート４Ａとの間が電圧Ｖ0 ，電荷Ｑ0
を有するキャパシタンスＣ0 によって結ばれる如く形成
される。
次のようになる。先ず、上記図３の記憶セルの等価回路
を図７に示す。この等価回路は、第２フローティングゲ
ート（ＦＧ２）と第１フローティングゲート４Ａとの間
の酸化物の各々が、電圧Ｖx ，電荷Ｑx を有するキャパ
シタンスＣx （ｘ＝１，２，…，ｎ）に置き換えられる
とともに、これらキャパシタンスの一端が第１フローテ
ィングゲート４Ａ（ＦＧ１）においてそれぞれ共通接続
されさらに基板１のソース・ドレイン間チャネルと第１
フローティングゲート４Ａとの間が電圧Ｖ0 ，電荷Ｑ0
を有するキャパシタンスＣ0 によって結ばれる如く形成
される。
【００１７】かかる等価回路において、第２フローティ
ングゲートの全てに蓄積される電荷の総量ＱFG2 は、
ングゲートの全てに蓄積される電荷の総量ＱFG2 は、
【００１８】
【数１】
【００１９】で表される。また、第１フローティングゲ
ート４Ａに蓄積される電荷の総量Ｑ0は、
ート４Ａに蓄積される電荷の総量Ｑ0は、
【００２０】
【数２】
【００２１】で表される。電荷保存の法則により
【００２２】
【数３】
【００２３】であるので、第１フローティングゲート４
Ａの電圧は、
Ａの電圧は、
【００２４】
【数４】
【００２５】により定められる。ドレイン電流がオンと
なる（立ち上がる）閾値状態にあるとき、基板１のソー
ス・ドレイン間表面電位は、２φf （φf は禁制帯中央
のエネルギＥi とフェルミ準位ＥF との差）に変わり
（従ってＶsub ＝２φf ）、第１フローティングゲート
のスレッショルド電圧ＶthFG1は、
なる（立ち上がる）閾値状態にあるとき、基板１のソー
ス・ドレイン間表面電位は、２φf （φf は禁制帯中央
のエネルギＥi とフェルミ準位ＥF との差）に変わり
（従ってＶsub ＝２φf ）、第１フローティングゲート
のスレッショルド電圧ＶthFG1は、
【００２６】
【数５】
【００２７】で表すことができる。そしてＱ0 は、空乏
状態の電荷Ｑdep と等しくなり、
状態の電荷Ｑdep と等しくなり、
【００２８】
【数６】
【００２９】が満たされる。ドレイン電流のオン状態で
は、Ｖ0 ＞ＶthFG1 であり、第１フローティングゲート
４Ａの電圧は、
は、Ｖ0 ＞ＶthFG1 であり、第１フローティングゲート
４Ａの電圧は、
【００３０】
【数７】
【００３１】である。ドリフトチャネル電流は、
【００３２】
【数８】
【００３３】と表すことができる。ＱN は、反転層の電
荷を表しており、
荷を表しており、
【００３４】
【数９】
【００３５】と書くことができる。ソースからドレイン
までのチャネル電流を積分すると、
までのチャネル電流を積分すると、
【００３６】
【数１０】
【００３７】となる。かくして、（５）式からも明らか
なように、ドレイン電流を流すための第１フローティン
グゲートの閾電圧は、第２フローティングゲートに帯電
する電荷の和で決定されることとなる。つまり第１フロ
ーティングゲートは、全ての第２フローティングゲート
に蓄積された電荷の総和に基づき、間接的にセルトラン
ジスタの動作を決定する役割を果たす。付言すれば、第
１フローティングゲート４Ａがあることにより、１つの
セルトランジスタで、異なる閾電圧を扱うことを可能に
している。またこのような電荷の加算すなわち信号の加
算を容量結合（静電結合）による電圧モードにて行って
いるので、電荷そのものが動く必要性がなく、その加算
に費やされる電力は０に等しい。図４の例では、第２フ
ローティングゲートの有効面積を異ならしめ、キャリア
蓄積量すなわちキャパシタンスＣ1 ，Ｃ2の値を各ゲー
トで変え、いわゆる重み付けを行ったことにより、４つ
の加算結果を得ている。そして同様に、図３におけるｎ
個の第２フローティングゲートの有効面積をそれぞれ異
ならしめれば、２n 種類の記憶状態が得られることとな
る。
なように、ドレイン電流を流すための第１フローティン
グゲートの閾電圧は、第２フローティングゲートに帯電
する電荷の和で決定されることとなる。つまり第１フロ
ーティングゲートは、全ての第２フローティングゲート
に蓄積された電荷の総和に基づき、間接的にセルトラン
ジスタの動作を決定する役割を果たす。付言すれば、第
１フローティングゲート４Ａがあることにより、１つの
セルトランジスタで、異なる閾電圧を扱うことを可能に
している。またこのような電荷の加算すなわち信号の加
算を容量結合（静電結合）による電圧モードにて行って
いるので、電荷そのものが動く必要性がなく、その加算
に費やされる電力は０に等しい。図４の例では、第２フ
ローティングゲートの有効面積を異ならしめ、キャリア
蓄積量すなわちキャパシタンスＣ1 ，Ｃ2の値を各ゲー
トで変え、いわゆる重み付けを行ったことにより、４つ
の加算結果を得ている。そして同様に、図３におけるｎ
個の第２フローティングゲートの有効面積をそれぞれ異
ならしめれば、２n 種類の記憶状態が得られることとな
る。
【００３８】一方、第２フローティングゲート４Ｂ1 及
び４Ｂ2 の面積を互いに同一にして構成し、さらに等し
いバイアスにおいて各第２フローティングゲートにエレ
クトロンを注入した場合は、図５のドレイン電流の状態
１と４とで同等のドレイン電流値が得られ、１つのセル
において３通りの状態しか得られなくなるが、この場合
でも１つのセルで３つ以上の状態をつくることができる
点では有効性がある。但し、入力のデータビット数の２
に対して３つの記憶状態しか得られない点でこれを補う
必要性がある。
び４Ｂ2 の面積を互いに同一にして構成し、さらに等し
いバイアスにおいて各第２フローティングゲートにエレ
クトロンを注入した場合は、図５のドレイン電流の状態
１と４とで同等のドレイン電流値が得られ、１つのセル
において３通りの状態しか得られなくなるが、この場合
でも１つのセルで３つ以上の状態をつくることができる
点では有効性がある。但し、入力のデータビット数の２
に対して３つの記憶状態しか得られない点でこれを補う
必要性がある。
【００３９】図８は、図４の構造の変形例であり、第２
フローティングゲートの各々において上述の如き有効面
積を互いに同一とするとともに、一方の第２フローティ
ングゲート４Ｂ1 から第１フローティングゲート４Ａま
での距離よりも、他方の第２フローティングゲート４Ｂ
2 から第１フローティングゲート４Ａまでの距離の方が
長く設定されている。つまりｄ1 ＜ｄ2 としている。こ
のような構造にしても、各第２フローティングゲートの
キャリア蓄積能力が異なるので、上述の図５及び図６の
如き４つの記憶状態をつくることができる。そして同様
に、図３におけるｎ個の第２フローティングゲートの第
１フローティングゲート４Ａまでの距離をそれぞれ異な
らしめれば、図７の等価回路におけるキャパシタンスＣ
1 ないしＣn の値を異ならしめることができ、２n 種類
の記憶状態が得られることとなる。
フローティングゲートの各々において上述の如き有効面
積を互いに同一とするとともに、一方の第２フローティ
ングゲート４Ｂ1 から第１フローティングゲート４Ａま
での距離よりも、他方の第２フローティングゲート４Ｂ
2 から第１フローティングゲート４Ａまでの距離の方が
長く設定されている。つまりｄ1 ＜ｄ2 としている。こ
のような構造にしても、各第２フローティングゲートの
キャリア蓄積能力が異なるので、上述の図５及び図６の
如き４つの記憶状態をつくることができる。そして同様
に、図３におけるｎ個の第２フローティングゲートの第
１フローティングゲート４Ａまでの距離をそれぞれ異な
らしめれば、図７の等価回路におけるキャパシタンスＣ
1 ないしＣn の値を異ならしめることができ、２n 種類
の記憶状態が得られることとなる。
【００４０】なお、Ｃ1 ないしＣn の値は、その電極面
積すなわち各ゲートの対向面積や、その電極間隔すなわ
ち各ゲート間距離だけでなく、各ゲート間の媒介物質の
特性にも依存する。従って記憶セルを構成する際にこれ
らキャパシタンスの値を定めるパラメータのいずれかを
所望に設定すれば良い。また、先に示した図６のよう
に、ドレイン電流特性が記憶状態の各々で全て異なるた
めには、Ｃ1 ないしＣnの値のみならずＱ1 ないしＱn
の値を、２n-1 種類のＶthFG1 の値が得られるよう設定
すれば良い。Ｑ1 ないしＱn の値は、プログラム時に個
々の第２フローティングゲートへエレクトロンを注入す
る際の各注入エネルギーによって決まる。
積すなわち各ゲートの対向面積や、その電極間隔すなわ
ち各ゲート間距離だけでなく、各ゲート間の媒介物質の
特性にも依存する。従って記憶セルを構成する際にこれ
らキャパシタンスの値を定めるパラメータのいずれかを
所望に設定すれば良い。また、先に示した図６のよう
に、ドレイン電流特性が記憶状態の各々で全て異なるた
めには、Ｃ1 ないしＣnの値のみならずＱ1 ないしＱn
の値を、２n-1 種類のＶthFG1 の値が得られるよう設定
すれば良い。Ｑ1 ないしＱn の値は、プログラム時に個
々の第２フローティングゲートへエレクトロンを注入す
る際の各注入エネルギーによって決まる。
【００４１】これまでは、１つのセルにおいて、単一の
第１フローティングゲートに間をおいて積層されかつ適
当なサイズ（すなわちキャリア蓄積能力）を有する第２
フローティングゲートを複数設け、これらに各々ビット
データに応じたキャリアを蓄積すれば、１つのセルに複
数のデータビットを担わすことができることを説明した
が、以下では、具体的なキャリアの蓄積法すなわちプロ
グラミング／イレイス法について説明する。
第１フローティングゲートに間をおいて積層されかつ適
当なサイズ（すなわちキャリア蓄積能力）を有する第２
フローティングゲートを複数設け、これらに各々ビット
データに応じたキャリアを蓄積すれば、１つのセルに複
数のデータビットを担わすことができることを説明した
が、以下では、具体的なキャリアの蓄積法すなわちプロ
グラミング／イレイス法について説明する。
【００４２】図９は、いわゆるホットキャリアインジェ
クションを使って２つの第２フローティングゲートの各
々にプログラムを行うようにした記憶セルの構造を示す
平面図であり、図１０はそのＹ−Ｙ断面図、図１１はそ
のＸ1 −Ｘ1 断面図、図１２はそのＸ2 −Ｘ2 断面図で
ある。また、これら図において図４の構造と等価な部分
には同一の符号が付されている。
クションを使って２つの第２フローティングゲートの各
々にプログラムを行うようにした記憶セルの構造を示す
平面図であり、図１０はそのＹ−Ｙ断面図、図１１はそ
のＸ1 −Ｘ1 断面図、図１２はそのＸ2 −Ｘ2 断面図で
ある。また、これら図において図４の構造と等価な部分
には同一の符号が付されている。
【００４３】図９ないし図１２において、１つの記憶セ
ルは、画定された領域において３つのドレイン３0 ，３
1 ，３2 を有し、これらドレインとソース２とは、半導
体基板１に所定の配列方向Ｌにおいて互いに離隔して形
成される。ソース２は、配列方向Ｌに垂直な方向Ｗに延
び、読出用トランジスタを形成するためのドレイン３ 0
は、ソース２の中央部から配列方向Ｌにおいて所定距離
だけ離れた位置に配される。プログラム用トランジスタ
を形成するためのドレイン３1 ，３2 は、ドレイン３0
の方向Ｗにおける両側にそれぞれ配されるとともに、ソ
ース２から配列方向Ｌにおいて当該所定距離よりも相当
離れた位置に配される。
ルは、画定された領域において３つのドレイン３0 ，３
1 ，３2 を有し、これらドレインとソース２とは、半導
体基板１に所定の配列方向Ｌにおいて互いに離隔して形
成される。ソース２は、配列方向Ｌに垂直な方向Ｗに延
び、読出用トランジスタを形成するためのドレイン３ 0
は、ソース２の中央部から配列方向Ｌにおいて所定距離
だけ離れた位置に配される。プログラム用トランジスタ
を形成するためのドレイン３1 ，３2 は、ドレイン３0
の方向Ｗにおける両側にそれぞれ配されるとともに、ソ
ース２から配列方向Ｌにおいて当該所定距離よりも相当
離れた位置に配される。
【００４４】例えばＳｉＯ2 などの酸化物により包囲さ
れたポリシリコンからなる第１のフローティングゲート
４Ａは、方向Ｗに延在する長手状に形成され、基板１か
らの上層側においてソース２とドレイン３0 との間，ソ
ース２とドレイン３1 との間，及びソース２とドレイン
３2 との間を交差する形で配される。この第１フローテ
ィングゲート４Ａの基板１からの上層側には、例えばＳ
ｉＯ2 などの酸化物により包囲されたポリシリコンから
なる第２のフローティングゲート４Ｂ1 及び４Ｂ2 がそ
れぞれ配される。第２のフローティングゲート４Ｂ1 及
び４Ｂ2 は、互いに離隔して配されるとともに、それぞ
れ第１のフローティングゲート４Ａの延在方向Ｗに直角
に交差しかつソース２の端部から方向Ｌに沿って延在す
る長手状に形成される。第２のフローティングゲート４
Ｂ1 及び４Ｂ2 はまた、概ね第１のフローティングゲー
ト４Ａと厚み方向において重なる部分を除き、第１のフ
ローティングゲート４Ａの層と略同等の距離にて基板１
（ソース２）に近接するようそれぞれ形成される。従っ
て第２のフローティングゲート４Ｂ1 及び４Ｂ2 は、第
１のフローティングゲート４Ａと、Ｌ方向において部分
的にオーバーラップする、いわばキャップ型の形状を有
する。これらゲート４Ｂ1 及び４Ｂ2 は、図４において
説明した如き有効面積を、Ｗ方向における幅により設定
されている。
れたポリシリコンからなる第１のフローティングゲート
４Ａは、方向Ｗに延在する長手状に形成され、基板１か
らの上層側においてソース２とドレイン３0 との間，ソ
ース２とドレイン３1 との間，及びソース２とドレイン
３2 との間を交差する形で配される。この第１フローテ
ィングゲート４Ａの基板１からの上層側には、例えばＳ
ｉＯ2 などの酸化物により包囲されたポリシリコンから
なる第２のフローティングゲート４Ｂ1 及び４Ｂ2 がそ
れぞれ配される。第２のフローティングゲート４Ｂ1 及
び４Ｂ2 は、互いに離隔して配されるとともに、それぞ
れ第１のフローティングゲート４Ａの延在方向Ｗに直角
に交差しかつソース２の端部から方向Ｌに沿って延在す
る長手状に形成される。第２のフローティングゲート４
Ｂ1 及び４Ｂ2 はまた、概ね第１のフローティングゲー
ト４Ａと厚み方向において重なる部分を除き、第１のフ
ローティングゲート４Ａの層と略同等の距離にて基板１
（ソース２）に近接するようそれぞれ形成される。従っ
て第２のフローティングゲート４Ｂ1 及び４Ｂ2 は、第
１のフローティングゲート４Ａと、Ｌ方向において部分
的にオーバーラップする、いわばキャップ型の形状を有
する。これらゲート４Ｂ1 及び４Ｂ2 は、図４において
説明した如き有効面積を、Ｗ方向における幅により設定
されている。
【００４５】第１のフローティングゲート４Ａの基板１
からの上層側にはさらに、同じく酸化物を介してポリシ
リコンゲート（以下、コントロールゲートと称する）５
が配される。コントロールゲート５は、第１のフローテ
ィングゲート４Ａの延在方向Ｗに直角に交差しかつドレ
イン３0 の端部から方向Ｌに沿って延在する長手状に形
成される。コントロールゲート５はまた、第１のフロー
ティングゲート４Ａとの厚み方向における重なり部分を
除き、当該ゲート４Ａの層と略同等の距離にて基板１
（ソース２）に近接するよう形成される。
からの上層側にはさらに、同じく酸化物を介してポリシ
リコンゲート（以下、コントロールゲートと称する）５
が配される。コントロールゲート５は、第１のフローテ
ィングゲート４Ａの延在方向Ｗに直角に交差しかつドレ
イン３0 の端部から方向Ｌに沿って延在する長手状に形
成される。コントロールゲート５はまた、第１のフロー
ティングゲート４Ａとの厚み方向における重なり部分を
除き、当該ゲート４Ａの層と略同等の距離にて基板１
（ソース２）に近接するよう形成される。
【００４６】第２のフローティングゲート４Ｂ1 及び４
Ｂ2 の方向Ｌにおけるドレイン３1，３2 側の端部に
は、同じく酸化物を介してポリシリコンゲート（以下、
プログラムゲートと称する）６1 及び６2 の一端部がそ
れぞれ重なる。プログラムゲート６1 は、第２のフロー
ティングゲートの一方４Ｂ1 の延在方向Ｌに直角に交差
しかつ当該ゲート４Ｂ1 の方向Ｗにおけるドレイン３0
側端部から方向Ｗに沿って延在する長手状に形成され、
プログラムゲート６2 は、第２のフローティングゲート
の他方４Ｂ2 の延在方向Ｌに直角に交差しかつ当該ゲー
ト４Ｂ2 の方向Ｗにおけるドレイン３0 側端部から方向
Ｗに沿って延在する長手状に形成される。
Ｂ2 の方向Ｌにおけるドレイン３1，３2 側の端部に
は、同じく酸化物を介してポリシリコンゲート（以下、
プログラムゲートと称する）６1 及び６2 の一端部がそ
れぞれ重なる。プログラムゲート６1 は、第２のフロー
ティングゲートの一方４Ｂ1 の延在方向Ｌに直角に交差
しかつ当該ゲート４Ｂ1 の方向Ｗにおけるドレイン３0
側端部から方向Ｗに沿って延在する長手状に形成され、
プログラムゲート６2 は、第２のフローティングゲート
の他方４Ｂ2 の延在方向Ｌに直角に交差しかつ当該ゲー
ト４Ｂ2 の方向Ｗにおけるドレイン３0 側端部から方向
Ｗに沿って延在する長手状に形成される。
【００４７】ドレイン３0 ，３1 ，３2 はまた、基板１
において形成され電気的絶縁体からなる絶縁層（いわゆ
るフィールド）１０に挟まれている。かかる絶縁層１０
はさらに、第２のフローティングゲート４Ｂ1 及び４Ｂ
2 を挟むようにも形成されている。プログラムゲート６
1 及び６2 は、第２のフローティングゲート４Ｂ1 及び
４Ｂ2 との厚み方向における重なり部分を除き、この絶
縁層１０の基板１からの上層側に延在する。
において形成され電気的絶縁体からなる絶縁層（いわゆ
るフィールド）１０に挟まれている。かかる絶縁層１０
はさらに、第２のフローティングゲート４Ｂ1 及び４Ｂ
2 を挟むようにも形成されている。プログラムゲート６
1 及び６2 は、第２のフローティングゲート４Ｂ1 及び
４Ｂ2 との厚み方向における重なり部分を除き、この絶
縁層１０の基板１からの上層側に延在する。
【００４８】第２のフローティングゲート４Ｂ1 はプロ
グラムゲート６1 及びドレイン３1と、第２のフローテ
ィングゲート４Ｂ2 はプログラムゲート６2 及びドレイ
ン３ 2 と、共通のソース２と共に、それぞれ入力ビット
すなわち第２フローティングゲートに個別のプログラム
を行うためのトランジスタを形成し、１組の１ビット対
応ブロックを成している。
グラムゲート６1 及びドレイン３1と、第２のフローテ
ィングゲート４Ｂ2 はプログラムゲート６2 及びドレイ
ン３ 2 と、共通のソース２と共に、それぞれ入力ビット
すなわち第２フローティングゲートに個別のプログラム
を行うためのトランジスタを形成し、１組の１ビット対
応ブロックを成している。
【００４９】この記憶セルトランジスタの前者の１ビッ
ト対応ブロックの等価回路を図１３に示す。先ず図１３
の（Ａ）に示されるように、基板１と第１フローティン
グゲート４Ａとの間の酸化物はキャパシタＣ11に、第１
フローティングゲート４Ａと第２フローティングゲート
４Ｂ1 との間の酸化物はキャパシタＣ12に、基板１と第
２フローティングゲート４Ｂ1 の一端部との間の酸化物
はキャパシタＣ13に、第２フローティングゲート４Ｂ1
の一端部とこれに間をおいて積層されるプログラムゲー
ト６1 の一端部との間の酸化物はキャパシタＣ14に、基
板１におけるソース２と第２フローティングゲート４Ｂ
1 の一端部との間の酸化物はキャパシタＣ15に、それぞ
れ置き換えることができる。これをさらに書き直したの
が図１３の（Ｂ）の回路図である。
ト対応ブロックの等価回路を図１３に示す。先ず図１３
の（Ａ）に示されるように、基板１と第１フローティン
グゲート４Ａとの間の酸化物はキャパシタＣ11に、第１
フローティングゲート４Ａと第２フローティングゲート
４Ｂ1 との間の酸化物はキャパシタＣ12に、基板１と第
２フローティングゲート４Ｂ1 の一端部との間の酸化物
はキャパシタＣ13に、第２フローティングゲート４Ｂ1
の一端部とこれに間をおいて積層されるプログラムゲー
ト６1 の一端部との間の酸化物はキャパシタＣ14に、基
板１におけるソース２と第２フローティングゲート４Ｂ
1 の一端部との間の酸化物はキャパシタＣ15に、それぞ
れ置き換えることができる。これをさらに書き直したの
が図１３の（Ｂ）の回路図である。
【００５０】ここで、第２フローティングゲート４Ｂ1
に蓄積される電荷量は、各キャパシタのカップリングに
よって定まる。例えばキャパシタＣ12の値は、図１３の
（Ａ）に示される如き酸化膜の厚さｔox及びそのキャパ
シタを形成する電極面積すなわち第１フローティングゲ
ート４Ｂ1 と第２フローティングゲート４Ａとの厚み方
向における重複面積でほぼ決まる。従って、この厚さも
しくは面積を第２フローティングゲート毎に変えて設定
すれば、図４及び図８において説明した重み付けをなす
ことができる。他にもＣ12以外のキャパシタンスを変え
ることにより重み付けをなすこともできる。
に蓄積される電荷量は、各キャパシタのカップリングに
よって定まる。例えばキャパシタＣ12の値は、図１３の
（Ａ）に示される如き酸化膜の厚さｔox及びそのキャパ
シタを形成する電極面積すなわち第１フローティングゲ
ート４Ｂ1 と第２フローティングゲート４Ａとの厚み方
向における重複面積でほぼ決まる。従って、この厚さも
しくは面積を第２フローティングゲート毎に変えて設定
すれば、図４及び図８において説明した重み付けをなす
ことができる。他にもＣ12以外のキャパシタンスを変え
ることにより重み付けをなすこともできる。
【００５１】かかる構造の記憶セルは、プログラムモー
ドにおいて、ドレイン３1 ，３2 及びプログラムゲート
６1 または６2 に高電圧を印加することによってソース
２とドレイン３1 ，３2 との間にチャネルがつくられ、
また、印加されたドレイン電圧によりドレイン端で衝突
電離（impact ionization ）が起こりそこでホットエレ
クトロンが発生せしめられる。そして、プログラムゲー
ト６1 または６2 と基板１との間の電界によって、発生
したエレクトロンが引き上げられ、第２のフローティン
グゲート４Ｂ1 または４Ｂ2 に注入される。このとき第
１のフローティングゲート４Ａは、ドレイン３1 ，３2
のエッジから離れているので、エレクトロンが注入され
にくい。プログラムゲートは、第２フローティングゲー
トの各々に対応して形成されているので、第２フローテ
ィングゲートの各々に対しそれぞれ独立してプログラミ
ングすることができる。また、このようなホットキャリ
アインジェクションによる第２フローティングゲートへ
のキャリアの注入によれば、極めて高速にプログラミン
グすることができる。
ドにおいて、ドレイン３1 ，３2 及びプログラムゲート
６1 または６2 に高電圧を印加することによってソース
２とドレイン３1 ，３2 との間にチャネルがつくられ、
また、印加されたドレイン電圧によりドレイン端で衝突
電離（impact ionization ）が起こりそこでホットエレ
クトロンが発生せしめられる。そして、プログラムゲー
ト６1 または６2 と基板１との間の電界によって、発生
したエレクトロンが引き上げられ、第２のフローティン
グゲート４Ｂ1 または４Ｂ2 に注入される。このとき第
１のフローティングゲート４Ａは、ドレイン３1 ，３2
のエッジから離れているので、エレクトロンが注入され
にくい。プログラムゲートは、第２フローティングゲー
トの各々に対応して形成されているので、第２フローテ
ィングゲートの各々に対しそれぞれ独立してプログラミ
ングすることができる。また、このようなホットキャリ
アインジェクションによる第２フローティングゲートへ
のキャリアの注入によれば、極めて高速にプログラミン
グすることができる。
【００５２】また、一方の第２フローティングゲートに
対するプログラム実行中において発生したホットエレク
トロンは、他方の第２フローティングゲートへ注入され
にくい構造となっている。すなわち、ホットエレクトロ
ンの発生するドレインは個々に独立しており、しかも各
ドレインは絶縁層１０によってキャリアのその外部への
移動を遮られているので、第２フローティングゲート個
々の耐圧が向上し、プログラム時に発生するリーク電流
を抑えることができるのである。
対するプログラム実行中において発生したホットエレク
トロンは、他方の第２フローティングゲートへ注入され
にくい構造となっている。すなわち、ホットエレクトロ
ンの発生するドレインは個々に独立しており、しかも各
ドレインは絶縁層１０によってキャリアのその外部への
移動を遮られているので、第２フローティングゲート個
々の耐圧が向上し、プログラム時に発生するリーク電流
を抑えることができるのである。
【００５３】消去モードにおいては、紫外線消去はもと
より、ファウラー−ノルドハイム（Fowler-Nordheim ）
形の電界放射により電気的消去が可能である。この電気
的消去をなすために、第２フローティングゲート４Ｂ1
及び４Ｂ2 は、上記キャップ形にてソース２と重複する
よう形成され、また、第２フローティングゲートとソー
スとの間には薄い酸化膜（トンネル酸化膜）が介在して
いる。この電気的消去によれば、ソース２に十分に高い
正電圧を印加することによって、第２フローティングゲ
ート４Ｂ1 及び４Ｂ2 に蓄積すなわちプログラムされた
エレクトロンは、当該トンネル酸化膜を介してソース２
へと引き落とされる。
より、ファウラー−ノルドハイム（Fowler-Nordheim ）
形の電界放射により電気的消去が可能である。この電気
的消去をなすために、第２フローティングゲート４Ｂ1
及び４Ｂ2 は、上記キャップ形にてソース２と重複する
よう形成され、また、第２フローティングゲートとソー
スとの間には薄い酸化膜（トンネル酸化膜）が介在して
いる。この電気的消去によれば、ソース２に十分に高い
正電圧を印加することによって、第２フローティングゲ
ート４Ｂ1 及び４Ｂ2 に蓄積すなわちプログラムされた
エレクトロンは、当該トンネル酸化膜を介してソース２
へと引き落とされる。
【００５４】一方、記憶情報の読出モードにおいては、
ドレイン３0 ，第１フローティングゲート４Ａ，ソース
２によって形成される読出（センス）用のトランジスタ
が機能する。この読出用トランジスタは、上述した如き
ドレイン３1 ，３2 らを有して形成されるプログラム用
のトランジスタとは独立して動作させることが可能であ
る。
ドレイン３0 ，第１フローティングゲート４Ａ，ソース
２によって形成される読出（センス）用のトランジスタ
が機能する。この読出用トランジスタは、上述した如き
ドレイン３1 ，３2 らを有して形成されるプログラム用
のトランジスタとは独立して動作させることが可能であ
る。
【００５５】すなわち、コントロールゲート５に所定の
電圧を印加してドレイン３0 とソース２との間に流れる
電流量（チャネル電流）を検知することによって、第２
フローティングゲート４Ｂ1 及び４Ｂ2 に帯電した電荷
の総和により決定された第１フローティングゲート４Ａ
の閾電圧が分かり、従ってドレイン３1 ，３2 とソース
２との間にチャネルを形成させなくとも記憶情報を読み
出すことができる。この読出用トランジスタは、一般的
なＥＥＰＲＯＭ用のＭＯＳトランジスタの構造と同じ
で、ドレイン３0 と第１フローティングゲート４Ａとは
極めて近接している。つまりチャネル長を可及的に短く
している。故に、かかるドレイン３0 と第１フローティ
ングゲート４Ａとの間において寄生成分（寄生抵抗，寄
生容量など）が生じにくい。特に寄生抵抗は読出時に悪
影響を及ぼす。
電圧を印加してドレイン３0 とソース２との間に流れる
電流量（チャネル電流）を検知することによって、第２
フローティングゲート４Ｂ1 及び４Ｂ2 に帯電した電荷
の総和により決定された第１フローティングゲート４Ａ
の閾電圧が分かり、従ってドレイン３1 ，３2 とソース
２との間にチャネルを形成させなくとも記憶情報を読み
出すことができる。この読出用トランジスタは、一般的
なＥＥＰＲＯＭ用のＭＯＳトランジスタの構造と同じ
で、ドレイン３0 と第１フローティングゲート４Ａとは
極めて近接している。つまりチャネル長を可及的に短く
している。故に、かかるドレイン３0 と第１フローティ
ングゲート４Ａとの間において寄生成分（寄生抵抗，寄
生容量など）が生じにくい。特に寄生抵抗は読出時に悪
影響を及ぼす。
【００５６】例えば図１２に示されるように、もしもド
レイン３0 が、ドレイン３1 とソース２との間の距離ｄ
0 だけソース２から離れて配されているとすると、この
離間距離ｄ0 に起因する寄生抵抗が生じ、コントロール
ゲート電圧ＶG に対するドレイン電流ＩD の特性は、図
１４の点線に示されるように線形性を保てなくなってし
まう。これに対してドレイン３0 により形成される読出
用トランジスタでは、かかる離間距離がない（図１１参
照）ので、寄生抵抗が生じなくて済み、図１４の実線に
示されるような線形性を保つことができるのである。実
際、寄生抵抗による線形性の崩壊は、読出モードにおい
て当該ドレイン電流を検知するためのセンスアンプの構
成を複雑化させる。何故なら、非線形成分を考慮に入れ
てドレイン電流を検知しなければならないからである。
レイン３0 が、ドレイン３1 とソース２との間の距離ｄ
0 だけソース２から離れて配されているとすると、この
離間距離ｄ0 に起因する寄生抵抗が生じ、コントロール
ゲート電圧ＶG に対するドレイン電流ＩD の特性は、図
１４の点線に示されるように線形性を保てなくなってし
まう。これに対してドレイン３0 により形成される読出
用トランジスタでは、かかる離間距離がない（図１１参
照）ので、寄生抵抗が生じなくて済み、図１４の実線に
示されるような線形性を保つことができるのである。実
際、寄生抵抗による線形性の崩壊は、読出モードにおい
て当該ドレイン電流を検知するためのセンスアンプの構
成を複雑化させる。何故なら、非線形成分を考慮に入れ
てドレイン電流を検知しなければならないからである。
【００５７】また、寄生抵抗成分が小さいことによって
読出用トランジスタ自体の応答性が良くなり、もって読
出速度が向上、さらに低消費電力化に寄与することとな
る。他方、読出用トランジスタがプログラムゲートとは
電気的に離れていることにより、読み出し時に第２フロ
ーティングゲートに対しいわゆるソフト・イレイス／ラ
イトの問題が生じにくい、という利点もある。
読出用トランジスタ自体の応答性が良くなり、もって読
出速度が向上、さらに低消費電力化に寄与することとな
る。他方、読出用トランジスタがプログラムゲートとは
電気的に離れていることにより、読み出し時に第２フロ
ーティングゲートに対しいわゆるソフト・イレイス／ラ
イトの問題が生じにくい、という利点もある。
【００５８】さらに、各ドレインは、絶縁層１０，第１
及び第２フローティングゲート４Ａ，４Ｂ1 ，４Ｂ2 を
形成した後に形成される、セルフアライン方式が適用さ
れるので、ドレイン領域を画定するためのマスクは不要
となる。ここで、図１５ないし図１９は、本記憶セルの
製造プロセスを示しており、先ず図１５のようにメモリ
占用のいわゆるアクティブエリアにおいてフィールド絶
縁層１０を半導体基板１に形成され、次いで１層目のポ
リシリコンゲートである第１のフローティングゲート４
Ａが図１６のように形成される。そして図１７のよう
に、第１のフローティングゲート４Ａの略中央からマス
クＭ0 によって絶縁層１０が被われ、この状態でソース
２を形成すべく、イオン注入ないし熱拡散が行われる。
このようにソース２の形成においては、第１のフローテ
ィングゲート４Ａが一部のマスク（ソース領域を画定す
るためのマスク）の役目を果たすことにより、セルフア
ライン・インプランテーション（self-alignment impla
ntation ）が達成され、ソース２のエッジと第１のフロ
ーティングゲートとがオフセット構造となることなく、
整合性のとれたものとなる。
及び第２フローティングゲート４Ａ，４Ｂ1 ，４Ｂ2 を
形成した後に形成される、セルフアライン方式が適用さ
れるので、ドレイン領域を画定するためのマスクは不要
となる。ここで、図１５ないし図１９は、本記憶セルの
製造プロセスを示しており、先ず図１５のようにメモリ
占用のいわゆるアクティブエリアにおいてフィールド絶
縁層１０を半導体基板１に形成され、次いで１層目のポ
リシリコンゲートである第１のフローティングゲート４
Ａが図１６のように形成される。そして図１７のよう
に、第１のフローティングゲート４Ａの略中央からマス
クＭ0 によって絶縁層１０が被われ、この状態でソース
２を形成すべく、イオン注入ないし熱拡散が行われる。
このようにソース２の形成においては、第１のフローテ
ィングゲート４Ａが一部のマスク（ソース領域を画定す
るためのマスク）の役目を果たすことにより、セルフア
ライン・インプランテーション（self-alignment impla
ntation ）が達成され、ソース２のエッジと第１のフロ
ーティングゲートとがオフセット構造となることなく、
整合性のとれたものとなる。
【００５９】ソース２の形成後は、図１８のようにそれ
ぞれ２層目のポリシリコンゲートである第２のフローテ
ィングゲート４Ｂ1 ，４Ｂ2 及びコントロールゲート５
が形成される。そして図１９のように、第１のフローテ
ィングゲート４Ａの略中央からマスクＭ1 によって今度
はソース２が被われ、この状態でドレイン３0 ，３1，
３2 を形成すべく、イオン注入ないし熱拡散が行われ
る。このようにドレイン３0 ，３1 ，３2 の形成におい
ては、絶縁層１０と第１及び第２のフローティングゲー
ト４Ａ，４Ｂ1 ，４Ｂ2 とが一部のマスク（各ドレイン
領域を画定するためのマスク）の役目を果たすことによ
り、ソース２と同様、第１及び第２フローティングゲー
ト４Ａ，４Ｂ1 ，４Ｂ2 に対しオフセットの伴わない整
合性の良いセルフアライン・インプランテーションが達
成されることとなる。マスクＭ1 としては、先のソース
形成用マスクＭ0 のパターンを反転したものが担い得、
両マスクともに極端に微細な加工を要求されない。
ぞれ２層目のポリシリコンゲートである第２のフローテ
ィングゲート４Ｂ1 ，４Ｂ2 及びコントロールゲート５
が形成される。そして図１９のように、第１のフローテ
ィングゲート４Ａの略中央からマスクＭ1 によって今度
はソース２が被われ、この状態でドレイン３0 ，３1，
３2 を形成すべく、イオン注入ないし熱拡散が行われ
る。このようにドレイン３0 ，３1 ，３2 の形成におい
ては、絶縁層１０と第１及び第２のフローティングゲー
ト４Ａ，４Ｂ1 ，４Ｂ2 とが一部のマスク（各ドレイン
領域を画定するためのマスク）の役目を果たすことによ
り、ソース２と同様、第１及び第２フローティングゲー
ト４Ａ，４Ｂ1 ，４Ｂ2 に対しオフセットの伴わない整
合性の良いセルフアライン・インプランテーションが達
成されることとなる。マスクＭ1 としては、先のソース
形成用マスクＭ0 のパターンを反転したものが担い得、
両マスクともに極端に微細な加工を要求されない。
【００６０】各ドレインを形成した後は、先の図９のよ
うに、プログラムゲート６1 ，６2が第２フローティン
グゲート４Ｂ1 ，４Ｂ2 上に配され、記憶セルの主要な
製造プロセスが終了する。なお、上述した例では、第２
のフローティングゲートの数を２としたが、３以上であ
っても構わない。この場合は、図９において、ソース領
域をＷ方向にさらに広げ、ドレイン領域をＷ方向に増や
すとともに、第１フローティングゲートもさらにＷ方向
に延ばし、第２フローティングゲートの各々をＷ方向に
そのサイズを変えこれと対をなすプログラムゲートとと
もに配列して構成すれば良い。そしてこの場合でも同様
に上述のようなプログラミングを第２フローティングゲ
ート毎に行うことができる。また、読出用のトランジス
タを記憶セルの中央部に形成したが、これに限定される
ことなく、プログラム用のドレインとは別に形成されか
つ第１フローティングゲート近傍まで延びるドレインと
第１フローティングゲートとコントロールゲートとを有
して成る読出用のトランジスタを構成することができれ
ばどの位置に形成しても良い。
うに、プログラムゲート６1 ，６2が第２フローティン
グゲート４Ｂ1 ，４Ｂ2 上に配され、記憶セルの主要な
製造プロセスが終了する。なお、上述した例では、第２
のフローティングゲートの数を２としたが、３以上であ
っても構わない。この場合は、図９において、ソース領
域をＷ方向にさらに広げ、ドレイン領域をＷ方向に増や
すとともに、第１フローティングゲートもさらにＷ方向
に延ばし、第２フローティングゲートの各々をＷ方向に
そのサイズを変えこれと対をなすプログラムゲートとと
もに配列して構成すれば良い。そしてこの場合でも同様
に上述のようなプログラミングを第２フローティングゲ
ート毎に行うことができる。また、読出用のトランジス
タを記憶セルの中央部に形成したが、これに限定される
ことなく、プログラム用のドレインとは別に形成されか
つ第１フローティングゲート近傍まで延びるドレインと
第１フローティングゲートとコントロールゲートとを有
して成る読出用のトランジスタを構成することができれ
ばどの位置に形成しても良い。
【００６１】また、上記実施例においては、プログラム
用及び読出用のトランジスタ毎に分割される高不純物濃
度層をドレインに割り当てたが、ソースに割り当てても
良いし、ドレイン及びソース双方の高不純物濃度層をプ
ログラム用及び読出用のトランジスタ毎に分割するよう
にしても良い。かかる双方を分割した場合は、ビット毎
に記録情報の消去が可能となる。
用及び読出用のトランジスタ毎に分割される高不純物濃
度層をドレインに割り当てたが、ソースに割り当てても
良いし、ドレイン及びソース双方の高不純物濃度層をプ
ログラム用及び読出用のトランジスタ毎に分割するよう
にしても良い。かかる双方を分割した場合は、ビット毎
に記録情報の消去が可能となる。
【００６２】また、上記実施例においては、半導体基板
１をｐ形シリコンとして説明したが、これに限定される
ことなく、ｎ形でも良いし、他の半導体であっても良
い。また、ソースやドレインをはじめ、フローティング
ゲート、コントロールゲート並びに他の酸化物について
も、様々な材料及び形態により構成することができ、当
業者の実施可能な範囲で本発明は適宜改変されることは
可能である。
１をｐ形シリコンとして説明したが、これに限定される
ことなく、ｎ形でも良いし、他の半導体であっても良
い。また、ソースやドレインをはじめ、フローティング
ゲート、コントロールゲート並びに他の酸化物について
も、様々な材料及び形態により構成することができ、当
業者の実施可能な範囲で本発明は適宜改変されることは
可能である。
【００６３】
【発明の効果】以上詳述したように、本発明の２層フロ
ーティングゲート構造のマルチビット対応セルを有する
不揮発性メモリ及びそのプログラム／消去方法によれ
ば、第２フローティングゲートがそれぞれデータビット
に対応するキャリアを蓄積し、第１フローティングゲー
トが全ての第２フローティングゲートに蓄積されたキャ
リアの総和量に応じてドレイン電流の閾値を定めるの
で、１つの記憶セルで２つ以上のビットのデータをセー
ブすることができる。従って、単位ビット当たりの占有
面積が小さくでき、ひいてはメモリ全体に要する記憶セ
ルの数も少なくて済み、もってメモリの記憶容量の増大
化に寄与し得ることとなる。しかも本発明の読出方法に
よれば、第１のフローティングゲートとコントロールゲ
ートとにより形成されるトランジスタが、プログラムと
は別個に独立して読み出し専用に使われるので、寄生抵
抗の影響を受けにくい。また、読み出し時にプログラム
してしまういわゆるソフトプログラムの問題をも回避で
きる。
ーティングゲート構造のマルチビット対応セルを有する
不揮発性メモリ及びそのプログラム／消去方法によれ
ば、第２フローティングゲートがそれぞれデータビット
に対応するキャリアを蓄積し、第１フローティングゲー
トが全ての第２フローティングゲートに蓄積されたキャ
リアの総和量に応じてドレイン電流の閾値を定めるの
で、１つの記憶セルで２つ以上のビットのデータをセー
ブすることができる。従って、単位ビット当たりの占有
面積が小さくでき、ひいてはメモリ全体に要する記憶セ
ルの数も少なくて済み、もってメモリの記憶容量の増大
化に寄与し得ることとなる。しかも本発明の読出方法に
よれば、第１のフローティングゲートとコントロールゲ
ートとにより形成されるトランジスタが、プログラムと
は別個に独立して読み出し専用に使われるので、寄生抵
抗の影響を受けにくい。また、読み出し時にプログラム
してしまういわゆるソフトプログラムの問題をも回避で
きる。
【００６４】また、かかる不揮発性メモリには、ホット
キャリアインジェクションによるプログラミングを適用
することができるので、プログラミング速度を落とすこ
となく実現できる。また、アナログ的に単一のフローテ
ィングゲートに複数の入力ビットデータに対応する量の
キャリアを蓄積するような構造のセルトランジスタと比
較しても、本発明メモリは、キャリアを蓄積する第２フ
ローティングゲートが入力データビットに対応して独立
しているため、プログラムモードにおけるキャリア蓄積
制御が容易となる、という側面もある。
キャリアインジェクションによるプログラミングを適用
することができるので、プログラミング速度を落とすこ
となく実現できる。また、アナログ的に単一のフローテ
ィングゲートに複数の入力ビットデータに対応する量の
キャリアを蓄積するような構造のセルトランジスタと比
較しても、本発明メモリは、キャリアを蓄積する第２フ
ローティングゲートが入力データビットに対応して独立
しているため、プログラムモードにおけるキャリア蓄積
制御が容易となる、という側面もある。
【図１】フローティングゲート及びコントロールゲート
を有するトランジスタからなる記憶セルの基本的構成を
示す断面図。
を有するトランジスタからなる記憶セルの基本的構成を
示す断面図。
【図２】図１のメモリセルの、プログラム状態と消去状
態とにおけるドレイン電流ＩD−ゲート電圧ＶG の特性
図。
態とにおけるドレイン電流ＩD−ゲート電圧ＶG の特性
図。
【図３】本発明による不揮発性メモリの記憶セルの基本
構造を示す断面図。
構造を示す断面図。
【図４】図３の構造を基本にして第２のフローティング
ゲートを２つにして構成した場合の記憶セルの構造を示
す断面図。
ゲートを２つにして構成した場合の記憶セルの構造を示
す断面図。
【図５】図４の記憶セルの記憶状態を示す図表。
【図６】図５の表における各記憶状態におけるドレイン
電流ＩD −ドレイン電圧ＶD の特性図。
電流ＩD −ドレイン電圧ＶD の特性図。
【図７】図３の記憶セルの等価回路を示す図。
【図８】図４の構造の変形例を示す断面図。
【図９】図４の構造を基本に、ホットキャリアインジェ
クションを使って第２フローティングゲートの各々にキ
ャリアを蓄積するようにした本発明による一実施例の記
憶セルの構造を示す平面図。
クションを使って第２フローティングゲートの各々にキ
ャリアを蓄積するようにした本発明による一実施例の記
憶セルの構造を示す平面図。
【図１０】図９の記憶セルのＹ−Ｙ断面図。
【図１１】図９の記憶セルのＸ1 −Ｘ1 断面図。
【図１２】図９の記憶セルのＸ2 −Ｘ2 断面図。
【図１３】図９の記憶セルのプログラム用トランジスタ
の１ビット対応ブロックの等価回路図。
の１ビット対応ブロックの等価回路図。
【図１４】図９の記憶セルの効果を説明するための、各
記憶状態におけるドレイン電流Ｉ D −コントロールゲー
ト電圧ＶG の特性図。
記憶状態におけるドレイン電流Ｉ D −コントロールゲー
ト電圧ＶG の特性図。
【図１５】図９の記憶セルの製造プロセスにおける絶縁
層の形成態様を示す図。
層の形成態様を示す図。
【図１６】図９の記憶セルの製造プロセスにおける第１
フローティングゲートの形成態様を示す図。
フローティングゲートの形成態様を示す図。
【図１７】図９の記憶セルの製造プロセスにおけるソー
スの形成態様を示す図。
スの形成態様を示す図。
【図１８】図９の記憶セルの製造プロセスにおける第２
フローティングゲート及びコントロールゲートの形成態
様を示す図。
フローティングゲート及びコントロールゲートの形成態
様を示す図。
【図１９】図９の記憶セルの製造プロセスにおけるドレ
インの形成態様を示す図。
インの形成態様を示す図。
１ 半導体基板 １０ 絶縁層 ２ ソース ３，３0 ，３1 ，３2 ドレイン ４Ａ 第１フローティングゲート ４Ｂ1 〜４Ｂn 第２フローティングゲート ５ コントロールゲート ６1 ，６2 プログラムゲート Ｍ0 ，Ｍ1 マスク
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/8247 G11C 16/02 H01L 27/115 H01L 29/788 H01L 29/792
Claims (13)
- 【請求項１】 半導体基板に所定配列方向に沿って互い
に離隔して形成されたソース及びドレインを担う高不純
物濃度層と、前記半導体基板の主面上において前記高不
純物濃度層の一方と前記高不純物濃度層の他方との間に
配されかつ前記所定配列方向と交差する方向に延在する
単一の第１のフローティングゲートと、それぞれ前記第
１のフローティングゲートの主面上において前記第１の
フローティングゲートと交差しかつ前記高不純物濃度層
の一方に亘り所定配列方向に延在する複数の第２のフロ
ーティングゲートと、前記第２のフローティングゲート
の各々の主面上に配された複数のプログラムゲートと、
前記第１のフローティングゲートの主面上において前記
第１のフローティングゲートと交差しかつ前記高不純物
濃度層の他方に亘り所定配列方向に延在するコントロー
ルゲートとを含む記憶セルトランジスタを有することを
特徴とする２層フローティングゲート構造のマルチビッ
ト対応セルを有する不揮発性メモリ。 - 【請求項２】 前記第２のフローティングゲートは、前
記第１のフローティングゲートとの対向面の面積がそれ
ぞれ異なることを特徴とする請求項１記載の不揮発性メ
モリ。 - 【請求項３】 前記第２のフローティングゲートは、前
記第１のフローティングゲートと対向する位置において
前記第１のフローティングゲートからの距離がそれぞれ
異なることを特徴とする請求項１記載の不揮発性メモ
リ。 - 【請求項４】 前記高不純物濃度層の一方は、前記第２
のフローティングゲートの各々及び前記コントロールゲ
ートに対応する複数の領域に分割されていることを特徴
とする請求項１，２または３記載の不揮発性メモリ。 - 【請求項５】 前記第１のフローティングゲートは、前
記半導体基板上において前記高不純物濃度層の一方と他
方との間に形成されるチャネルと交差する方向に延在
し、前記コントロールゲートに対応する領域は、前記第
１のフローティングゲートに近接して画定され、前記第
２のフローティングゲートの各々に対応する領域は、前
記第１のフローティングゲートから所定距離だけ離れて
画定されることを特徴とする請求項４記載の不揮発性メ
モリ。 - 【請求項６】 前記領域の各々は、前記所定配列方向と
交差する方向において電気的絶縁層に挟まれていること
を特徴とする請求項４または５記載の不揮発性メモリ。 - 【請求項７】 前記絶縁層は、前記第２のフローティン
グゲートを前記所定配列方向と交差する方向において挟
むことを特徴とする請求６記載の不揮発性メモリ。 - 【請求項８】 前記高不純物濃度層の他方は単一の領域
に形成されていることを特徴とする請求項４，５，６ま
たは７記載の不揮発性メモリ。 - 【請求項９】 前記高不純物濃度層の一方は前記ドレイ
ンを担い、前記高不純物濃度層の他方は前記ソースを担
うことを特徴とする請求項１，２，３，４，５，６，７
または８記載の不揮発性メモリ。 - 【請求項１０】 前記高不純物濃度層のいずれか１つ
と、前記第１のフローティングゲートと、前記コントロ
ールゲートとにより形成されるトランジスタ部は、プロ
グラムとは異なる機能を有する特定機能トランジスタ部
であることを特徴とする請求項１，２，３，４，５，
６，７，８または９記載の不揮発性メモリ。 - 【請求項１１】 請求項１０に記載の不揮発性メモリを
プログラムする方法であって、 前記高不純物濃度層の一方及び前記プログラムゲートに
高電圧を印加し、これにより前記第２のフローティング
ゲートの前記高不純物濃度層の一方側の一端部近傍に発
生したホットエレクトロンを前記プログラムゲートと前
記半導体基板との間の電界によって前記第２のフローテ
ィングゲートに注入することを特徴とするプログラム方
法。 - 【請求項１２】 請求項１０に記載の不揮発性メモリに
プログラムされた情報を消去する方法であって、 前記高不純物濃度層の他方に高い正電圧を印加し、第２
のフローティングゲートに蓄積されたエレクトロンを、
前記第２のフローティングゲートの前記所定配列方向に
おける前記高不純物濃度層の他方寄りの一端部から前記
高不純物濃度層の他方に引き込むことを特徴とする消去
方法。 - 【請求項１３】 請求項１０に記載の不揮発性メモリに
プログラムされた情報を読み出す方法であって、 前記特定機能トランジスタ部を記憶情報の読み出しに用
い、前記コントロールゲートに所定電圧を印加し、前記
第１のフローティングゲートに対向する半導体基板にお
いて生じるチャネル電流を検知することを特徴とする読
出方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12114295A JP2937805B2 (ja) | 1995-05-19 | 1995-05-19 | ２層フローティングゲート構造のマルチビット対応セルを有する不揮発性メモリ及びそのプログラム／消去／読出方法 |
| US08/630,184 US5753950A (en) | 1995-05-19 | 1996-04-10 | Non-volatile memory having a cell applying to multi-bit data by double layered floating gate architecture and programming/erasing/reading method for the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12114295A JP2937805B2 (ja) | 1995-05-19 | 1995-05-19 | ２層フローティングゲート構造のマルチビット対応セルを有する不揮発性メモリ及びそのプログラム／消去／読出方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08316344A JPH08316344A (ja) | 1996-11-29 |
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