JPH11238814A - 半導体記憶装置およびその制御方法 - Google Patents

Abstract

(57)【要約】 【課題】 低電圧書き込みと、セルサイズの小型化を可
能とする。 【解決手段】 本発明の半導体記憶装置は、半導体基板
上に隣接して形成されたメモリセルトランジスタ２と選
択トランジスタ３とを備え、メモリセルトランジスタ２
は、酸化シリコン膜４、窒化シリコン膜５および酸化シ
リコン膜６からなる積層膜７と、その上面に形成された
制御ゲート８とを有する。選択トランジスタ３は、選択
ゲート９を有する。データ書き込み時には、選択ゲート
９にソース電圧よりもわずかに高い電圧を印加し、制御
ゲートには５Ｖ程度の電圧を印加する。これにより、ド
レイン領域側に空乏層が広がり、電子は、ソース側の空
乏層の端に沿って窒化シリコン膜５に注入される。した
がって、電子の注入効率が向上し、また、浮遊ゲートを
持たないためセルサイズを小型化でき、また、データ書
き込み時の制御電圧を１０Ｖ以下にでき、素子構造を簡
略化できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電気的に書き換え
可能な半導体記憶装置、例えばEEPROMの素子構造および
データの書き込み方法および読み出し方法に関する。

【０００２】

【従来の技術】電気的に書き換え可能なメモリは、メモ
リセルの配列構成によって、NOR型とNAND型に分けられ
る。NOR型は高速だが高集積化が難しく、NAND型は低速
だが高集積化が容易であるという特徴を有する。

【０００３】図８は従来のNAND型EEPROMの断面構造を示
す図である。従来のNAND型EEPROMは、図８に示すよう
に、半導体基板５１上に絶縁膜５２を介して浮遊ゲート
５３を形成し、その上面に絶縁膜５４を介して制御ゲー
ト５５を形成した構造になっている。

【０００４】浮遊ゲート５３は例えばポリシリコンで形
成され、制御ゲート５５は例えばタングステンシリサイ
ドで形成される。

【０００５】データ（電子）の書き込みを行う場合は、
図８のソース端子５６及びドレイン端子５７を接地し、
制御ゲート５５に２０Ｖ程度の高電圧を印加する。これ
により、F-N(Fowler-Nordheim)トンネル効果により電子
が基板５１から浮遊ゲート５３に注入される。

【０００６】一方、データ（電子）の消去を行う場合
は、制御ゲート５５を接地し、ソース端子５６及びドレ
イン端子５７を開放して、基板５１に20Ｖ程度の高電圧
を印加する。これにより、F-Nトンネル効果により電子
が浮遊ゲートから基板５１に引き抜かれる。

【０００７】図８のような構造のEEPROMは、浮遊ゲート
５３ヘの電子の注入／消去には２０Ｖ程度の高電圧が必
要であり、周辺トランジスタを高耐圧構造にしなければ
ならないため、製造プロセス及び素子構造が複雑化し、
歩留り低下を招き、ひいてはコストアップにつながる。

【０００８】また、ソース側から浮遊ゲート５３内に電
子を注入する、いわゆるソース・サイド・インジェクシ
ョン型のEEPROMが提案されている。図９はこの種のEEPR
OMの基本構造を示す断面図である。

【０００９】図９のEEPROMは、ソース領域６１とドレイ
ン領域６２の間に、メモリトランジスタ６３と選択トラ
ンジスタ６４とを隣接して形成した構造になっており、
メモリセルトランジスタ６３は制御ゲート６５と浮遊ゲ
ート６６を有し、選択トランジスタ６４は選択ゲート６
７を有する。浮遊ゲート６６はポリシリコンで形成する
のが一般的である。

【００１０】データ（電子）の書き込みは、制御ゲート
６５に高電圧を印加し、かつ、ドレインーソース間に所
定の電圧を印加して、選択トランジスタ６４のしきい値
電圧よりも若干高い電圧を選択ゲート６７に印加する。
これにより、電子は浮遊ゲート６６のソース側から注入
される。

【００１１】この動作原理は次の通りである。書き込み
バイアス状態では、浮遊ゲート６６は制御ゲート６５と
のカップリングで中間電位になっている。浮遊ゲート６
６下のチャネルは、浮遊ゲート６６の電位に見合った負
電荷を必要とするが、チャネル電流が選択トランジスタ
６４により低く抑えられているため、チャネル電子によ
る負電荷量では不十分である。この不足分を補うため
に、基板不純物のドナーがイオン化するべく浮遊ゲート
６６下には深い空乏層Ｓが形成される。

【００１２】すなわち、Ｓｉ基板表面のエネルギーレベ
ルが深く下がる。そして、浮遊ゲート６６下にあるＳｉ
基板上の酸化膜のエネルギーレベルも深く下がる。これ
により、Ｓｉ−酸化膜のエネルギー障壁が保たれる。

【００１３】この状態で、ソース領域６１から選択トラ
ンジスタ６７のチャネルを通って浮遊ゲート６６下のチ
ャネル領域にエネルギーを失うことなく進入した電子
は、その上面の酸化膜の伝導帯のエネルギーレベルより
も高いエネルギーレベルとなって進入する。そしてその
電子は、浮遊ゲート６６と基板の間の電界に沿って、酸
化膜のエネルギー障壁を越えて浮遊ゲート６６へ注入さ
れる。一方、データ（電子）の消去は、制御ゲート６５
及び選択ゲート６４を接地し、ドレイン６２に１２Ｖ程
度の電圧を印加して、浮遊ゲート６６からドレイン６２
へF-Nトンネル効果で電子を引き抜くことで行われる。

【００１４】このように、図９のEEPROMは、選択トラン
ジスタ６４がプログラム電流を低く抑えており、浮遊ゲ
ート６６のソース側から電子の進行方向に沿って電子を
注入するため、ドレイン側から電子を注入する通常のホ
ットエレクトロン注入よりも電子の注入効率がよいとい
う特徴を有する。

【００１５】

【発明が解決しようとする課題】しかしながら、図８，
９のEEPROMはいずれも、浮遊ゲートをポリシリコン等の
導電材料で形成している。浮遊ゲートを導電材料で形成
すると、浮遊ゲートが制御ゲートと容量結合を起こし、
浮遊ゲートに直接電圧を印加しなくても、浮遊ゲートの
電圧は、制御ゲートに印加した電圧と接地電圧との中間
の電圧になる。

【００１６】ところが、浮遊ゲートと制御ゲートとの容
量結合が弱いと、浮遊ゲートの電圧が低くなって電子の
注入効率が低下するため、図１０に示すように、浮遊ゲ
ートの表面積をできるだけ広げて、浮遊ゲートと制御ゲ
ートとのカップリング比を高くする必要がある。このた
め、セルサイズを小型化することが困難で、高集積化の
妨げになっていた。

【００１７】本発明は、このような点に鑑みてなされた
ものであり、その目的は、電荷蓄積層に低電圧で電子を
注入でき、かつ、電子の注入効率がよく、かつ、セルサ
イズを小型化できる半導体記憶装置およびその制御方法
を提供することにある。

【００１８】

【課題を解決するための手段】上述した課題を解決する
ために、請求項１の発明は、半導体基板上に隣接して形
成された制御ゲートおよび選択ゲートと、前記制御ゲー
トと半導体基板表面との間に形成された電荷蓄積層と、
前記制御ゲートおよび選択ゲートの両側の半導体基板内
に形成されたソース領域およびドレイン領域と、を備
え、データを書き込む際には、前記選択ゲートにしきい
値電圧よりもわずかに高い電圧を印加して、前記ソース
領域に近い側から前記電荷蓄積層に電子を注入する半導
体記憶装置であって、半導体基板と前記制御ゲートとの
間には、半導体基板上面に形成された絶縁膜と、この絶
縁膜の上面に形成された窒化シリコン膜と、を含む積層
膜が形成され、この積層膜中の前記窒化シリコン膜と、
前記絶縁膜および前記窒化シリコン膜の界面近傍との少
なくとも一方を前記電荷蓄積層として利用するものであ
る。

【００１９】請求項２の発明は、半導体基板上に形成さ
れ、半導体基板からの電子を注入可能な電荷蓄積層を有
するメモリセルトランジスタと、前記メモリセルトラン
ジスタに隣接して形成され、選択ゲートを有する選択ト
ランジスタと、前記メモリセルトランジスタおよび前記
選択トランジスタの両側の半導体基板内に形成されたソ
ース領域およびドレイン領域と、を備え、データを書き
込む際には、前記選択ゲートに前記選択トランジスタの
しきい値電圧よりもわずかに高い電圧を印加して、前記
ソース領域に近い側から前記電荷蓄積層に電子を注入す
る半導体記憶装置であって、前記メモリセルトランジス
タは、半導体基板上面に形成された絶縁膜と、この絶縁
膜の上面に形成された窒化シリコン膜と、を含む積層膜
と、この積層膜の上面に形成された制御ゲートとを有
し、前記積層膜中の前記窒化シリコン膜と、前記絶縁膜
および前記窒化シリコン膜の界面近傍との少なくとも一
方が前記電荷蓄積層として利用され、前記選択トランジ
スタは、エンハンスメント型であり、前記メモリセルト
ランジスタは、前記電荷蓄積層に電子を注入しない状態
ではディプレッション型である。

【００２０】

【発明の実施の形態】以下、本発明を適用した半導体記
憶装置およびその制御方法について、図面を参照しなが
ら具体的に説明する。以下では、NAND型のEEPROMを例に
とって説明する。

【００２１】図１は本発明に係る半導体記憶装置の一実
施形態の断面構造を示す図であり、EEPROMのメモリセル
１個分の構造を示している。図１のEEPROMは、ソース・
サイド・インジェクションを行うものであり、図１
（ａ）は基本構造を示す図、図１（ｂ）はデータの書き
込み原理を説明する図である。

【００２２】図１のEEPROMは、半導体基板１上に隣接し
て形成されたメモリトランジスタ２と選択トランジスタ
３とを備え、メモリセルトランジスタ２は、酸化シリコ
ン膜４、窒化シリコン膜５および酸化シリコン膜６から
なる積層膜７と、その上面に形成された制御ゲート８と
を有する。選択トランジスタ３は、選択ゲート９を有す
る。

【００２３】図１のEEPROMは、ポリシリコン等からなる
浮遊ゲートの代わりに、積層膜７内の窒化シリコン膜５
を電荷蓄積層として利用する。正確には、窒化シリコン
膜５自体と、窒化シリコン膜５とその下部の酸化シリコ
ン膜４との界面近傍とが、電荷蓄積層として利用され
る。

【００２４】従来は、浮遊ゲート内に電子を注入してい
たため、浮遊ゲートの電圧を上げる必要があり、例え
ば、浮遊ゲートの表面積を大きくして制御ゲート８との
カップリングを大きくしている。これに対して、図１の
積層膜７は絶縁材料で形成されているため、薄膜化が可
能であり、低い制御ゲート電圧で積層膜７の最下層膜４
に十分な電界を供給できる。このため、従来の浮遊ゲー
トタイプに比べて、積層膜７の表面積を小さくでき、セ
ルサイズを小型化することができる。

【００２５】また、窒化シリコン膜５中に取り込まれた
電子は、ポリシリコン等で形成された浮遊ゲート内に取
り込まれる場合に比べて、膜中の電子の移動が少ない。
このとき、注入された電子によって、ソース側から徐々
に積層膜７の電圧が下がり、空乏層の延びが徐々にドレ
イン側に移動するため、ソース・サイド・インジェクシ
ョンをより効率的に行うことができる。

【００２６】図２は図１のEEPROMのレイアウト図、図
３，４は図１のEEPROMの製造工程を示す図である。図
３，４は図２のＡ−Ａ′線断面図を示している。以下、
これらの図に基づいて、図１のEEPROMの製造工程を簡単
に説明する。まず、図３（ａ）に示すように、Ｐ型シリ
コン基板１上のセル形成領域内にリンイオンを注入して
ディプレッション化（図示の点線部分）した後、基板表
面に酸化シリコン膜４を形成する。次に、図３（ｂ）に
示すように、酸化シリコン膜４の上面に窒化シリコン膜
５および酸化シリコン膜６を順に形成する。すなわち、
酸化シリコン膜４／窒化シリコン膜／酸化シリコン膜４
からなる積層膜７を形成する。

【００２７】次に、図３（ｃ）に示すように、酸化シリ
コン膜６の上面に、制御ゲート８用の配線材料であるポ
リシリコン層８を形成する。次に、図４（ａ）に示すよ
うに、ポリシリコン層８の上面にフォトレジスト膜１０
を形成した後、ＲＩＥ法により選択トランジスタ３の形
成箇所内のポリシリコン層８、酸化シリコン膜６および
窒化シリコン膜５を除去する。次に、露出された酸化シ
リコン膜４の上方からボロンイオンを注入して、選択ト
ランジスタ３の形成箇所内の基板表面付近をエンハンス
メント化した後、酸化シリコン膜４とフォトレジスト膜
１０を除去する。

【００２８】次に、基板の上面に酸化シリコン膜４を形
成する。次に、図４（ｂ）に示すように、酸化シリコン
膜４の上面に、選択ゲート９の電極材料となるポリシリ
コン層１３を形成した後、図４（ｃ）に示すように、一
部のポリシリコン層１３を除去して選択ゲート電極９を
形成する。これにより、メモリセルトランジスタ２に隣
接して選択トランジスタ３が形成される。また、リン等
の不純物イオンを注入してソース領域１１とドレイン領
域１２を形成する。その後、不図示のビット線およびワ
ード線を形成し、各メモリセルトランジスタ２をNAND接
続する。

【００２９】図５は図１に示すNAND構成のEEPROMの各電
極に印加する電圧を示す図、図６は図１のEEPROMの概略
レイアウト図、図７は図１のEEPROMの断面図である。以
下、図５〜図７を用いて図１のEEPROMの動作を説明す
る。

【００３０】図１のEEPROMは、窒化シリコン膜５、ある
いは窒化シリコン膜５と酸化シリコン膜４との界面近傍
に電子が注入されたか否かにより、データの「０」と
「１」を判別する。窒化シリコン膜５に電子を注入する
場合には、選択されたメモリセル（以下、選択セルと呼
ぶ）のドレイン電極Ｄを５Ｖに、ソース電極Ｓを０Ｖ
に、制御ゲート（ＣＧ）８を３Ｖに、選択ゲート（Ｓ
Ｇ）９を1.5Ｖに設定する。

【００３１】NAND構成のEEPROM内には、図６に示すよう
に、ドレイン電極Ｄとソース電極Ｓが選択セルと共通な
非選択セル（以下、非選択１セルと呼ぶ）と、制御ゲー
ト（ＣＧ）８と選択ゲート（ＳＧ）９が選択セルと共通
な非選択セル（以下、非選択２セルと呼ぶ）とが設けら
れている。非選択セル１は、図７に示すように、ドレイ
ン電極Ｄとソース電極Ｓとの間に隣接して形成されてい
る。

【００３２】選択セルにデータを書き込む際には、非選
択１セルのドレイン電極Ｄを５Ｖに、選択ゲート（Ｓ
Ｇ）９と制御ゲート（ＣＧ）８を３Ｖに、ソース電極Ｓ
を０Ｖに設定し、非選択２セルのドレイン電極Ｄとソー
ス電極Ｓを０Ｖに、選択ゲートＳＧを1.5Ｖに、制御ゲ
ートＣＧを３Ｖに設定する。

【００３３】これにより、選択セルについては、図７に
示すように、ドレイン領域１２からソース領域１１側に
かけて空乏層Ｓが延びる。ここで、選択ゲート９を、し
きい値電圧よりも若干高い電圧、例えば１．５Ｖに設定
すると、選択ゲート９側から制御ゲート８側に流れ出た
電子は、図１（ｂ）に示すように、空乏層Ｓの端に沿っ
て窒化シリコン膜５の左側端部に注入される。窒化シリ
コン膜５内に電子が注入されると、その分だけ空乏層Ｓ
が縮まり、次に注入される電子は、前回の注入位置より
もわずかに右側（ドレイン側）に注入され、それによ
り、さらに空乏層Ｓが縮まる。

【００３４】以下、同様に、窒化シリコン膜５内には常
に空乏層Ｓの端に沿って電子が注入され、結局、窒化シ
リコン膜５の全面に電子を注入することができる。

【００３５】一方、データの読み出しを行う場合は、選
択セルについては、ドレイン電極Ｄを1.5Ｖに、ソース
電極Ｓと制御ゲート８を０Ｖに、選択ゲート９を３Ｖに
設定する。また、非選択１セルのドレイン電極Ｄを1.5
Ｖに、ソース電極Ｓを０Ｖに、選択ゲートＳＧと制御ゲ
ートＣＧを３Ｖに設定する。さらに、非選択セル２セル
のドレイン電極Ｄとソース電極Ｓを０Ｖに、選択ゲート
９を３Ｖに、制御ゲートを０Ｖに設定する。

【００３６】これにより、選択セルについては、ドレイ
ンーソース間に電流が流れるか否かにより、データの
「０」「１」の判別が可能となる。より詳細には、窒化
シリコン膜５に電子が注入されていれば、しきい値が上
がるため、ドレインーソース間に電流が流れず、逆に、
窒化シリコン膜５内に電子が注入されていなければ、ド
レインーソース間に電流が流れる。

【００３７】このように、本実施形態のEEPROMは、浮遊
ゲートの代わりに、酸化シリコン層４、窒化シリコン層
５および酸化シリコン膜６からなる積層膜７を設け、こ
の積層膜７中の窒化シリコン層５と酸化シリコン膜４の
界面近傍を電荷蓄積層として利用し、ソース側から電荷
蓄積層に電子を注入するため、電子の注入効率を高める
ことができる。また、ソース・サイド・インジェクショ
ンを行うため、制御ゲート８等に印加する電圧を１０Ｖ
以下にすることができ、周辺トランジスタを高耐圧構造
にする必要がない。したがって、EEPROMの構造を簡略化
でき、コストダウンを図れる。さらに、電荷蓄積層に
は、そのサイズにかかわらず、制御ゲート８とほぼ同じ
電圧がかかるため、従来の浮遊ゲートよりも電荷蓄積層
のサイズを小さくでき、セルサイズを小型化できること
から、メモリチップの大容量化が可能となる。

【００３８】なお、上述した実施形態では、NAND型の構
造にする例を説明したが、本発明は、NAND型以外の構成
のメモリにも適用できる。

【００３９】すなわち、NAND型でない場合、図６の非選
択１セルがなく、同一の制御ゲート（ＣＧ）８や選択ゲ
ート（ＳＧ）９に複数のセルが接続された構造になり、
その断面図は図１（ａ）のようになる。この場合、図６
の点線で示した選択セルに対してデータ書き込みやデー
タ読み出しを行う際には、各ゲート８，９、ドレイン電
極Ｄ、ソース電極Ｓに、図５と同様の電圧を印加すれば
よい。

【００４０】

【発明の効果】以上詳細に説明したように、本発明によ
れば、浮遊ゲートを設ける代わりに積層膜を設け、積層
膜中の窒化シリコン膜と、積層膜中の絶縁膜と窒化シリ
コン膜の界面近傍との少なくとも一方を電荷蓄積層とし
て利用し、制御ゲートと選択ゲートを隣接して形成して
ソース側から電荷蓄積層に電子を注入するようにしたた
め、電子の注入効率を高くしつつ、セルサイズを小型化
することができる。また、ソース側から電荷蓄積層に電
子を注入するため、データ書き込み時に制御ゲート等に
印加する電圧を低くすることができ、高耐圧構造にする
必要がなくなる。したがって、素子の構造を簡略化で
き、歩留まり向上およびコストダウンが図れる。

【図面の簡単な説明】

【図１】本発明に係る半導体記憶装置の一実施形態の断
面構造を示す図。

【図２】図１のEEPROMのレイアウト図。

【図３】図１のEEPROMの製造工程を示す図。

【図４】図３に続く製造工程を示す図。

【図５】図１のEEPROMの各電極に印加する電圧を示す
図。

【図６】図１のEEPROMの概略レイアウト図。

【図７】図１のEEPROMの断面図。

【図８】従来のNAND型EEPROMの断面構造を示す図。

【図９】ソース・サイド・インジェクション型のEEPROM
の基本構造を示す断面図。

【図１０】浮遊ゲートと制御ゲートとのカップリング比
を高くする工夫をしたEEPROMの断面図。

【符号の説明】

１ ｐ型シリコン基板 ２ メモリセルトランジスタ ３ 選択トランジスタ ４ 酸化シリコン膜 ５ 窒化シリコン膜 ６ 酸化シリコン膜 ７ 積層膜 ８ ポリシリコン層 １０ フォトレジスト膜 １１ ソース領域 １２ ドレイン領域 １３ ポリシリコン層

Claims (5)

【特許請求の範囲】
1. 【請求項１】半導体基板上に隣接して形成された制御ゲ
   ートおよび選択ゲートと、 前記制御ゲートと半導体基板表面との間に形成された電
   荷蓄積層と、 前記制御ゲートおよび選択ゲートの両側の半導体基板内
   に形成されたソース領域およびドレイン領域と、を備
   え、 データを書き込む際には、前記選択ゲートにしきい値電
   圧よりもわずかに高い電圧を印加して、前記ソース領域
   に近い側から前記電荷蓄積層に電子を注入する半導体記
   憶装置であって、 半導体基板と前記制御ゲートとの間には、半導体基板上
   面に形成された絶縁膜と、この絶縁膜の上面に形成され
   た窒化シリコン膜と、を含む積層膜が形成され、この積
   層膜中の前記窒化シリコン膜と、前記絶縁膜および前記
   窒化シリコン膜の界面近傍との少なくとも一方を前記電
   荷蓄積層として利用することを特徴とする半導体記憶装
   置。
2. 【請求項２】半導体基板上に形成され、半導体基板から
   の電子を注入可能な電荷蓄積層を有するメモリセルトラ
   ンジスタと、 前記メモリセルトランジスタに隣接して形成され、選択
   ゲートを有する選択トランジスタと、 前記メモリセルトランジスタおよび前記選択トランジス
   タの両側の半導体基板内に形成されたソース領域および
   ドレイン領域と、を備え、 データを書き込む際には、前記選択ゲートに前記選択ト
   ランジスタのしきい値電圧よりもわずかに高い電圧を印
   加して、前記ソース領域に近い側から前記電荷蓄積層に
   電子を注入する半導体記憶装置であって、 前記メモリセルトランジスタは、 半導体基板上面に形成された絶縁膜と、この絶縁膜の上
   面に形成された窒化シリコン膜と、を含む積層膜と、こ
   の積層膜の上面に形成された制御ゲートとを有し、 前記積層膜中の前記窒化シリコン膜と、前記絶縁膜およ
   び前記窒化シリコン膜の界面近傍との少なくとも一方が
   前記電荷蓄積層として利用され、 前記選択トランジスタは、エンハンスメント型であり、 前記メモリセルトランジスタは、前記電荷蓄積層に電子
   を注入しない状態ではディプレッション型であることを
   特徴とする半導体記憶装置。
3. 【請求項３】前記メモリセルトランジスタと前記選択ト
   ランジスタとを組にし、これら各組のトランジスタをNA
   ND接続したことを特徴とする請求項２に記載の半導体記
   憶装置。
4. 【請求項４】データを書き込む際には、前記ドレイン領
   域に前記ソース領域よりも高電圧を印加し、かつ、前記
   選択ゲートに前記選択トランジスタのしきい値電圧より
   もわずかに高い電圧を印加し、かつ、前記制御ゲートに
   前記選択ゲートよりも高い電圧を印加することを特徴と
   する請求項２または３に記載の半導体記憶装置の制御方
   法。
5. 【請求項５】データを読み出す際には、前記ドレイン領
   域に前記ソース領域よりも高電圧を印加し、かつ、前記
   選択ゲートにデータ書き込み時よりも高い電圧を印加
   し、かつ、前記制御ゲートを接地電圧に設定することを
   特徴とする請求項２または３に記載の半導体記憶装置の
   制御方法。