JPH09223753A - ２層フローティングゲート構造のマルチビット対応セルを有する不揮発性メモリ及びそのプログラム／消去／読出方法 - Google Patents
２層フローティングゲート構造のマルチビット対応セルを有する不揮発性メモリ及びそのプログラム／消去／読出方法Info
- Publication number
- JPH09223753A JPH09223753A JP3077996A JP3077996A JPH09223753A JP H09223753 A JPH09223753 A JP H09223753A JP 3077996 A JP3077996 A JP 3077996A JP 3077996 A JP3077996 A JP 3077996A JP H09223753 A JPH09223753 A JP H09223753A
- Authority
- JP
- Japan
- Prior art keywords
- floating gate
- gate
- impurity concentration
- high impurity
- concentration layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000015654 memory Effects 0.000 title claims description 88
- 238000000034 method Methods 0.000 title claims description 31
- 239000012535 impurity Substances 0.000 claims abstract description 85
- 210000004027 cell Anatomy 0.000 claims description 68
- 239000000758 substrate Substances 0.000 claims description 22
- 239000004065 semiconductor Substances 0.000 claims description 13
- 210000000352 storage cell Anatomy 0.000 claims description 5
- 230000005641 tunneling Effects 0.000 abstract description 11
- 238000003860 storage Methods 0.000 abstract description 7
- 230000015572 biosynthetic process Effects 0.000 abstract description 3
- 238000002513 implantation Methods 0.000 abstract description 3
- 238000004519 manufacturing process Methods 0.000 description 12
- 239000000969 carrier Substances 0.000 description 10
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 10
- 229920005591 polysilicon Polymers 0.000 description 10
- 238000010586 diagram Methods 0.000 description 8
- 230000003071 parasitic effect Effects 0.000 description 7
- 230000009467 reduction Effects 0.000 description 5
- 230000006870 function Effects 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000009825 accumulation Methods 0.000 description 3
- 230000008878 coupling Effects 0.000 description 3
- 238000010168 coupling process Methods 0.000 description 3
- 238000005859 coupling reaction Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000002347 injection Methods 0.000 description 3
- 239000007924 injection Substances 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 230000008901 benefit Effects 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000007935 neutral effect Effects 0.000 description 1
- 239000000615 nonconductor Substances 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
- G11C16/0475—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS] comprising two or more independent storage sites which store independent data
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
- G11C11/5628—Programming or writing circuits; Data input circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
- G11C11/5628—Programming or writing circuits; Data input circuits
- G11C11/5635—Erasing circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
- G11C11/5642—Sensing or reading circuits; Data output circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
- G11C16/0441—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing multiple floating gate devices, e.g. separate read-and-write FAMOS transistors with connected floating gates
- G11C16/0458—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing multiple floating gate devices, e.g. separate read-and-write FAMOS transistors with connected floating gates comprising two or more independent floating gates which store independent data
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7887—Programmable transistors with more than two possible different levels of programmation
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
- G11C2211/561—Multilevel memory cell aspects
- G11C2211/5612—Multilevel memory cell with more than one floating gate
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
- G11C2211/561—Multilevel memory cell aspects
- G11C2211/5613—Multilevel memory cell with additional gates, not being floating or control gates
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】
【課題】 メモリ記憶容量の増大化に寄与する。消費電
力を低減し、寿命を延ばしかつ簡単な製造工程を維持す
る。 【解決手段】 本不揮発性メモリは２層フローティング
ゲート構造のマルチビット対応の記憶セルを含む。当該
セルは、基板１に方向Ｌに沿い離隔形成されたソース
２，ドレイン３と、基板主面上方でソース−ドレイン間
に配され方向Ｌの交差方向に延びる第１フローティング
ゲート４Ａと、第１フローティングゲート主面上方でド
レイン−ソース間に配されたコントロールゲート５と、
基板にソースやドレインと離隔形成された高不純物濃度
層２１，２２と、第１フローティングゲート主面上方で
第１フローティングゲートと交差しソースやドレインと
は別の位置から高不純物濃度層主面上方に亘り延びる複
数の第２フローティングゲート４Ｂ1，４Ｂ2と、第２フ
ローティングゲート各主面上方に配された複数のプログ
ラムゲート６1，６2とを含む。
力を低減し、寿命を延ばしかつ簡単な製造工程を維持す
る。 【解決手段】 本不揮発性メモリは２層フローティング
ゲート構造のマルチビット対応の記憶セルを含む。当該
セルは、基板１に方向Ｌに沿い離隔形成されたソース
２，ドレイン３と、基板主面上方でソース−ドレイン間
に配され方向Ｌの交差方向に延びる第１フローティング
ゲート４Ａと、第１フローティングゲート主面上方でド
レイン−ソース間に配されたコントロールゲート５と、
基板にソースやドレインと離隔形成された高不純物濃度
層２１，２２と、第１フローティングゲート主面上方で
第１フローティングゲートと交差しソースやドレインと
は別の位置から高不純物濃度層主面上方に亘り延びる複
数の第２フローティングゲート４Ｂ1，４Ｂ2と、第２フ
ローティングゲート各主面上方に配された複数のプログ
ラムゲート６1，６2とを含む。
Description
【０００１】
【発明の属する技術分野】本発明は、不揮発性メモリに
関し、特にフローティングゲート構造を有するトランジ
スタにより記憶セルが構成されるメモリに関する。本発
明はまた、かかるメモリのプログラム／消去／読出方法
に関する。
関し、特にフローティングゲート構造を有するトランジ
スタにより記憶セルが構成されるメモリに関する。本発
明はまた、かかるメモリのプログラム／消去／読出方法
に関する。
【０００２】
【従来の技術】フローティングゲート及びコントロール
ゲートを有するトランジスタからなる記憶セルにより構
成される不揮発性メモリとして、例えば「S.Keeny et a
l., "Complete Transient Simulation of Flash E2PROM
Devices" IEEE ED-39, No.12DEC, 1992」に記載された
ものがある。この記憶セルの基本的構成は図１に示され
る。
ゲートを有するトランジスタからなる記憶セルにより構
成される不揮発性メモリとして、例えば「S.Keeny et a
l., "Complete Transient Simulation of Flash E2PROM
Devices" IEEE ED-39, No.12DEC, 1992」に記載された
ものがある。この記憶セルの基本的構成は図１に示され
る。
【０００３】図１において、記憶セルは、不純物半導体
である例えばｐ形シリコンからなる基板１に形成された
ソース２及びドレイン３と、このソース、ドレイン間チ
ャネルに沿ってかつその上方に配され例えば酸化物等の
絶縁物により包囲されたフローティングゲート４と、こ
のゲート４の上方に該酸化物を隔てて形成されたコント
ロールゲート５とを有するＭＯＳ型の電界効果トランジ
スタ（いわゆるＳＡＭＯＳトランジスタに代表される）
からなる。図１（ａ）は、このセルへの書き込みすなわ
ちプログラムの様子を示しており、ゲート電圧ＶG 及び
ドレイン電圧Ｖ D を高レベルとするとホットエレクトロ
ンが発生し、これをフローティングゲート４に蓄積す
る。図１（ｂ）は、セルの記憶情報の消去の様子を示し
ており、ソース電圧ＶS を高レベルとすることによりフ
ローティングゲート４に蓄積されたエレクトロンをソー
ス２へ引き込み、フローティングゲート４にホールを蓄
積した状態にする。これら図１の（ａ），（ｂ）から分
かるように、フローティングゲート４中のキャリアを制
御することによって、１つのセルにおける２つの情報記
憶状態をつくる。例えばプログラム状態が論理「０」
に、消去状態が論理「１」に割り当てられる。
である例えばｐ形シリコンからなる基板１に形成された
ソース２及びドレイン３と、このソース、ドレイン間チ
ャネルに沿ってかつその上方に配され例えば酸化物等の
絶縁物により包囲されたフローティングゲート４と、こ
のゲート４の上方に該酸化物を隔てて形成されたコント
ロールゲート５とを有するＭＯＳ型の電界効果トランジ
スタ（いわゆるＳＡＭＯＳトランジスタに代表される）
からなる。図１（ａ）は、このセルへの書き込みすなわ
ちプログラムの様子を示しており、ゲート電圧ＶG 及び
ドレイン電圧Ｖ D を高レベルとするとホットエレクトロ
ンが発生し、これをフローティングゲート４に蓄積す
る。図１（ｂ）は、セルの記憶情報の消去の様子を示し
ており、ソース電圧ＶS を高レベルとすることによりフ
ローティングゲート４に蓄積されたエレクトロンをソー
ス２へ引き込み、フローティングゲート４にホールを蓄
積した状態にする。これら図１の（ａ），（ｂ）から分
かるように、フローティングゲート４中のキャリアを制
御することによって、１つのセルにおける２つの情報記
憶状態をつくる。例えばプログラム状態が論理「０」
に、消去状態が論理「１」に割り当てられる。
【０００４】このようにして記憶状態の定められるメモ
リセルの、プログラム状態と消去状態とにおけるドレイ
ン電流ＩD −ゲート電圧ＶG の特性が、図２に示され
る。ところで、このようなセルにおいては、１つのセル
は２つの状態しかとり得ず、従って２値の情報（すなわ
ち２進データの１ビット分）しか記憶することができな
いので、今日のメモリの記憶容量の増大化には不利な側
面を有する。
リセルの、プログラム状態と消去状態とにおけるドレイ
ン電流ＩD −ゲート電圧ＶG の特性が、図２に示され
る。ところで、このようなセルにおいては、１つのセル
は２つの状態しかとり得ず、従って２値の情報（すなわ
ち２進データの１ビット分）しか記憶することができな
いので、今日のメモリの記憶容量の増大化には不利な側
面を有する。
【０００５】また一般に、ホットキャリアインジェクシ
ョン（ＨＣＩ）によるプログラミングは、非常に高速な
プログラミングを達成するが、プログラミングの際に多
量の電流が流れるので、セル及びメモリにおいて消費電
力が増大する傾向があり、しかも当該プログラミングの
際に酸化膜にエレクトロンが補足されること等が原因で
酸化膜を劣化させ、寿命が短縮する恐れがある。
ョン（ＨＣＩ）によるプログラミングは、非常に高速な
プログラミングを達成するが、プログラミングの際に多
量の電流が流れるので、セル及びメモリにおいて消費電
力が増大する傾向があり、しかも当該プログラミングの
際に酸化膜にエレクトロンが補足されること等が原因で
酸化膜を劣化させ、寿命が短縮する恐れがある。
【０００６】さらに一方で、メモリの製造工程を簡素化
することは、いわゆる歩留まりの向上やコストの低減を
確保する上で重要である。従って簡素な製造工程に即し
たメモリ及びセルの構成も要求されるところである。
することは、いわゆる歩留まりの向上やコストの低減を
確保する上で重要である。従って簡素な製造工程に即し
たメモリ及びセルの構成も要求されるところである。
【０００７】
【発明が解決しようとする課題】本発明は、上述した点
に鑑みてなされたものであり、その目的とするところ
は、メモリの記憶容量の増大化に寄与し得る不揮発性メ
モリ及びそのプログラム／消去／読出方法を提供するこ
とにある。本発明はまた、消費電力を低減し、寿命を延
ばすことができ、しかも簡単な製造工程に即し得る不揮
発性メモリ及びそのプログラム／消去／読出方法を提供
することを目的とする。
に鑑みてなされたものであり、その目的とするところ
は、メモリの記憶容量の増大化に寄与し得る不揮発性メ
モリ及びそのプログラム／消去／読出方法を提供するこ
とにある。本発明はまた、消費電力を低減し、寿命を延
ばすことができ、しかも簡単な製造工程に即し得る不揮
発性メモリ及びそのプログラム／消去／読出方法を提供
することを目的とする。
【０００８】
【課題を解決するための手段】本発明による２層フロー
ティングゲート構造のマルチビット対応セルを有する不
揮発性メモリは、半導体基板に所定配列方向に沿って互
いに離隔して形成されたソース及びドレインと、前記半
導体基板の主面の上方において前記ソースと前記ドレイ
ンとの間に配されかつ前記所定配列方向と交差する方向
に延在する単一の第１のフローティングゲートと、前記
第１のフローティングゲートの主面の上方において前記
ドレイン及びソースの間に配されたコントロールゲート
と、前記半導体基板において前記ソース及びドレインと
離隔されて形成された少なくとも１つの高不純物濃度層
と、それぞれ前記第１のフローティングゲートの主面の
上方において前記第１のフローティングゲートと交差し
かつ前記ソース及びドレインとは異なる位置から前記高
不純物濃度層の主面の上方に亘って延在する複数の第２
のフローティングゲートと、前記第２のフローティング
ゲートの各主面の上方にそれぞれ配された複数のプログ
ラムゲートと、を含む記憶セルを有することを特徴とし
ている。
ティングゲート構造のマルチビット対応セルを有する不
揮発性メモリは、半導体基板に所定配列方向に沿って互
いに離隔して形成されたソース及びドレインと、前記半
導体基板の主面の上方において前記ソースと前記ドレイ
ンとの間に配されかつ前記所定配列方向と交差する方向
に延在する単一の第１のフローティングゲートと、前記
第１のフローティングゲートの主面の上方において前記
ドレイン及びソースの間に配されたコントロールゲート
と、前記半導体基板において前記ソース及びドレインと
離隔されて形成された少なくとも１つの高不純物濃度層
と、それぞれ前記第１のフローティングゲートの主面の
上方において前記第１のフローティングゲートと交差し
かつ前記ソース及びドレインとは異なる位置から前記高
不純物濃度層の主面の上方に亘って延在する複数の第２
のフローティングゲートと、前記第２のフローティング
ゲートの各主面の上方にそれぞれ配された複数のプログ
ラムゲートと、を含む記憶セルを有することを特徴とし
ている。
【０００９】この不揮発性メモリにおいては、前記ソー
ス及びドレイン，前記第１のフローティングゲート，及
び前記コントロールゲートによって読出用トランジスタ
ブロックが形成され、前記高不純物濃度層，前記第２の
フローティングゲート，及び前記プログラムゲートによ
ってプログラム及び消去用ブロックが形成される。本発
明によるプログラム方法は、上記不揮発性メモリに情報
をプログラムする方法であって、情報をプログラムすべ
き前記第２のフローティングゲートに対応する前記プロ
グラムゲートと前記高不純物濃度層との間に所定のプロ
グラム電圧を印加し、これにより前記高不純物濃度層か
ら誘起されたエレクトロンを前記高不純物濃度層と前記
プログラムゲートとの間の媒介物質にトンネルさせ、前
記第２のフローティングゲートに注入することを特徴と
している。
ス及びドレイン，前記第１のフローティングゲート，及
び前記コントロールゲートによって読出用トランジスタ
ブロックが形成され、前記高不純物濃度層，前記第２の
フローティングゲート，及び前記プログラムゲートによ
ってプログラム及び消去用ブロックが形成される。本発
明によるプログラム方法は、上記不揮発性メモリに情報
をプログラムする方法であって、情報をプログラムすべ
き前記第２のフローティングゲートに対応する前記プロ
グラムゲートと前記高不純物濃度層との間に所定のプロ
グラム電圧を印加し、これにより前記高不純物濃度層か
ら誘起されたエレクトロンを前記高不純物濃度層と前記
プログラムゲートとの間の媒介物質にトンネルさせ、前
記第２のフローティングゲートに注入することを特徴と
している。
【００１０】本発明による消去方法は、上記不揮発性メ
モリにプログラムされた情報を消去する方法であって、
情報を消去すべき前記第２のフローティングゲートに対
応する前記プログラムゲートと前記高不純物濃度層との
間に所定の消去電圧を印加し、これにより前記第２のフ
ローティングゲートから誘起されたエレクトロンを前記
高不純物濃度層と前記プログラムゲートとの間の媒介物
質にトンネルさせ、前記高不純物濃度層に注入すること
を特徴としている。
モリにプログラムされた情報を消去する方法であって、
情報を消去すべき前記第２のフローティングゲートに対
応する前記プログラムゲートと前記高不純物濃度層との
間に所定の消去電圧を印加し、これにより前記第２のフ
ローティングゲートから誘起されたエレクトロンを前記
高不純物濃度層と前記プログラムゲートとの間の媒介物
質にトンネルさせ、前記高不純物濃度層に注入すること
を特徴としている。
【００１１】本発明による読出方法は、上記不揮発性メ
モリにプログラムされた情報を読み出す方法であって、
前記コントロールゲートに所定のバイアス電圧を印加
し、前記ソース及び前記ドレインの間において生じるチ
ャネル電流を検知することを特徴としている。
モリにプログラムされた情報を読み出す方法であって、
前記コントロールゲートに所定のバイアス電圧を印加
し、前記ソース及び前記ドレインの間において生じるチ
ャネル電流を検知することを特徴としている。
【００１２】
【作用】本発明の２層フローティングゲート構造のマル
チビット対応セルを有する不揮発性メモリ及びそのプロ
グラム／消去方法よれば、第２のフローティングゲート
にそれぞれデータビットに対応するキャリアが蓄積さ
れ、第１フローティングゲートによって全ての第２のフ
ローティングゲートに蓄積されたキャリアの総和量に応
じたドレイン電流の閾値が決定される。そして本発明の
読出方法によれば、ソース及びドレインと第１のフロー
ティングゲートとコントロールゲートとにより形成され
るトランジスタ部が、独立した読み出し機能を担う。ま
た、本発明のプログラム／消去方法によれば、ソースや
ドレインとは別個に画定された高不純物濃度層，これに
延びる第２のフローティングゲート，及びこれに対応す
るプログラムゲートにより形成されるブロックが、独立
したプログラム／消去の機能を担い、しかも当該高不純
物濃度層と第２のフローティングゲートとの間でトンネ
リングによるキャリアの蓄積制御が行われる。
チビット対応セルを有する不揮発性メモリ及びそのプロ
グラム／消去方法よれば、第２のフローティングゲート
にそれぞれデータビットに対応するキャリアが蓄積さ
れ、第１フローティングゲートによって全ての第２のフ
ローティングゲートに蓄積されたキャリアの総和量に応
じたドレイン電流の閾値が決定される。そして本発明の
読出方法によれば、ソース及びドレインと第１のフロー
ティングゲートとコントロールゲートとにより形成され
るトランジスタ部が、独立した読み出し機能を担う。ま
た、本発明のプログラム／消去方法によれば、ソースや
ドレインとは別個に画定された高不純物濃度層，これに
延びる第２のフローティングゲート，及びこれに対応す
るプログラムゲートにより形成されるブロックが、独立
したプログラム／消去の機能を担い、しかも当該高不純
物濃度層と第２のフローティングゲートとの間でトンネ
リングによるキャリアの蓄積制御が行われる。
【００１３】
【発明の実施の形態】以下、本発明を図面を参照しつつ
詳細に説明する。図３は、本発明による不揮発性メモリ
の記憶セルの基本構造を示しており、図１と同等の部分
には同一の符号が付されている。図３において、かかる
記憶セルのトランジスタは、不純物半導体である例えば
ｐ形シリコンからなる基板１に形成された高不純物濃度
層としてのソース２及びドレイン３と、このソース・ド
レイン間チャネルに沿ってかつその上方に配され（もし
くは間をおいて積層され）酸化物により包囲された第１
のフローティングゲート４Ａと、この長手状ゲート４Ａ
の上方に形成され（もしくは間をおいて積層され）互い
に隔離して配されかつ酸化物により包囲された少なくと
も２つの第２のフローティングゲート４Ｂx （ｘ＝１，
２，３，……，ｎ）とを有する。第１及び第２のフロー
ティングゲートは、例えばポリシリコンからなり、Ｓｉ
Ｏ2で包囲される。
詳細に説明する。図３は、本発明による不揮発性メモリ
の記憶セルの基本構造を示しており、図１と同等の部分
には同一の符号が付されている。図３において、かかる
記憶セルのトランジスタは、不純物半導体である例えば
ｐ形シリコンからなる基板１に形成された高不純物濃度
層としてのソース２及びドレイン３と、このソース・ド
レイン間チャネルに沿ってかつその上方に配され（もし
くは間をおいて積層され）酸化物により包囲された第１
のフローティングゲート４Ａと、この長手状ゲート４Ａ
の上方に形成され（もしくは間をおいて積層され）互い
に隔離して配されかつ酸化物により包囲された少なくと
も２つの第２のフローティングゲート４Ｂx （ｘ＝１，
２，３，……，ｎ）とを有する。第１及び第２のフロー
ティングゲートは、例えばポリシリコンからなり、Ｓｉ
Ｏ2で包囲される。
【００１４】第２のフローティングゲートは、後述する
プログラミング法によって個々にエレクトロン（または
ホール）のチャージすなわち情報のプログラムが行われ
るとともに、紫外線照射による消去法等の所定の消去法
によって、チャージされたエレクトロン（またはホー
ル）の放出すなわち記憶情報の消去が行われる。また、
後述によって明らかになるように、第２のフローティン
グゲート各々にチャージされたキャリアによって、ドレ
イン電流ＩD のレベルが制御される。故に、第２フロー
ティングゲートの各々と、記憶すべきデータのビットと
を個別に対応させ、当該ビットデータに応じて第２フロ
ーティングゲートへのキャリアのチャージを行うことに
より、その第２フローティングゲートの数と同じビット
数のデータを記憶することが可能となる。
プログラミング法によって個々にエレクトロン（または
ホール）のチャージすなわち情報のプログラムが行われ
るとともに、紫外線照射による消去法等の所定の消去法
によって、チャージされたエレクトロン（またはホー
ル）の放出すなわち記憶情報の消去が行われる。また、
後述によって明らかになるように、第２のフローティン
グゲート各々にチャージされたキャリアによって、ドレ
イン電流ＩD のレベルが制御される。故に、第２フロー
ティングゲートの各々と、記憶すべきデータのビットと
を個別に対応させ、当該ビットデータに応じて第２フロ
ーティングゲートへのキャリアのチャージを行うことに
より、その第２フローティングゲートの数と同じビット
数のデータを記憶することが可能となる。
【００１５】より詳しくかつ簡明に説明するため、図４
を用いる。図４は、図３の構造を基本にして第２のフロ
ーティングゲートを２つにして構成した場合の記憶セル
の構造を示しており、図３と同等の部分には同一の符号
が付されている。図４において、ソース２寄りの第２フ
ローティングゲート４Ｂ1 は、ドレイン３寄りの第２フ
ローティングゲート４Ｂ2 よりも、第１フローティング
ゲート対向面及びその反対側の面においてキャリアをチ
ャージするための有効面積が小さく形成されている。こ
れら両フローティングゲートは、それぞれチャージ可能
なキャリアの量がその有効面積に応じて設定されるので
ある。図５に示されるように、ゲート４Ｂ1 とゲート４
Ｂ2 とで、ホールをチャージした場合及びニュートラル
な状態の場合を論理「１」、エレクトロンをチャージし
た場合を論理「０」とすると、このセルにおいては４通
りの状態が得られる。
を用いる。図４は、図３の構造を基本にして第２のフロ
ーティングゲートを２つにして構成した場合の記憶セル
の構造を示しており、図３と同等の部分には同一の符号
が付されている。図４において、ソース２寄りの第２フ
ローティングゲート４Ｂ1 は、ドレイン３寄りの第２フ
ローティングゲート４Ｂ2 よりも、第１フローティング
ゲート対向面及びその反対側の面においてキャリアをチ
ャージするための有効面積が小さく形成されている。こ
れら両フローティングゲートは、それぞれチャージ可能
なキャリアの量がその有効面積に応じて設定されるので
ある。図５に示されるように、ゲート４Ｂ1 とゲート４
Ｂ2 とで、ホールをチャージした場合及びニュートラル
な状態の場合を論理「１」、エレクトロンをチャージし
た場合を論理「０」とすると、このセルにおいては４通
りの状態が得られる。
【００１６】このときのドレイン電流ＩD −ドレイン電
圧ＶD の特性が図６に示される。これによれば、ドレイ
ン電圧に対して得られる４通りのドレイン電流値は、全
て異なり、第２フローティングゲート４Ｂ2 の該有効面
積が４Ｂ1 よりも所定値だけ大なる故に図５の表におい
てドレイン電流の状態を示す符号３，１，４，２の順
に、得られるドレイン電流値が下がり、もって１つのセ
ルにおいて４種類の記憶状態が得られることが分かる。
同様に、図３におけるｎ個の第２フローティングゲート
の有効面積をそれぞれ異ならしめれば、２n 種類の記憶
状態が得られるのである。
圧ＶD の特性が図６に示される。これによれば、ドレイ
ン電圧に対して得られる４通りのドレイン電流値は、全
て異なり、第２フローティングゲート４Ｂ2 の該有効面
積が４Ｂ1 よりも所定値だけ大なる故に図５の表におい
てドレイン電流の状態を示す符号３，１，４，２の順
に、得られるドレイン電流値が下がり、もって１つのセ
ルにおいて４種類の記憶状態が得られることが分かる。
同様に、図３におけるｎ個の第２フローティングゲート
の有効面積をそれぞれ異ならしめれば、２n 種類の記憶
状態が得られるのである。
【００１７】こうした態様をさらに詳しく分析すれば、
次のようになる。先ず、上記図３の記憶セルの等価回路
を図７に示す。この等価回路は、第２フローティングゲ
ート（ＦＧ２）と第１フローティングゲート４Ａとの間
の酸化物の各々が、電圧Ｖx ，電荷Ｑx を有するキャパ
シタンスＣx （ｘ＝１，２，…，ｎ）に置き換えられる
とともに、これらキャパシタンスの一端が第１フローテ
ィングゲート４Ａ（ＦＧ１）においてそれぞれ共通接続
されさらに基板１のソース・ドレイン間チャネルと第１
フローティングゲート４Ａとの間が電圧Ｖ0 ，電荷Ｑ0
を有するキャパシタンスＣ0 によって結ばれる如く形成
される。
次のようになる。先ず、上記図３の記憶セルの等価回路
を図７に示す。この等価回路は、第２フローティングゲ
ート（ＦＧ２）と第１フローティングゲート４Ａとの間
の酸化物の各々が、電圧Ｖx ，電荷Ｑx を有するキャパ
シタンスＣx （ｘ＝１，２，…，ｎ）に置き換えられる
とともに、これらキャパシタンスの一端が第１フローテ
ィングゲート４Ａ（ＦＧ１）においてそれぞれ共通接続
されさらに基板１のソース・ドレイン間チャネルと第１
フローティングゲート４Ａとの間が電圧Ｖ0 ，電荷Ｑ0
を有するキャパシタンスＣ0 によって結ばれる如く形成
される。
【００１８】かかる等価回路において、第２フローティ
ングゲートの全てに蓄積される電荷の総量ＱFG2 は、
ングゲートの全てに蓄積される電荷の総量ＱFG2 は、
【００１９】
【数１】
【００２０】で表される。また、第１フローティングゲ
ート４Ａに蓄積される電荷の総量Ｑ0は、
ート４Ａに蓄積される電荷の総量Ｑ0は、
【００２１】
【数２】
【００２２】で表される。電荷保存の法則により
【００２３】
【数３】
【００２４】であるので、第１フローティングゲート４
Ａの電圧は、
Ａの電圧は、
【００２５】
【数４】
【００２６】により定められる。ドレイン電流がオンと
なる（立ち上がる）閾値状態にあるとき、基板１のソー
ス・ドレイン間表面電位は、２φf （φf は禁制帯中央
のエネルギＥi とフェルミ準位ＥF との差）に変わり
（従ってＶsub ＝２φf ）、第１フローティングゲート
のスレッショルド電圧ＶthFG1は、
なる（立ち上がる）閾値状態にあるとき、基板１のソー
ス・ドレイン間表面電位は、２φf （φf は禁制帯中央
のエネルギＥi とフェルミ準位ＥF との差）に変わり
（従ってＶsub ＝２φf ）、第１フローティングゲート
のスレッショルド電圧ＶthFG1は、
【００２７】
【数５】
【００２８】で表すことができる。そしてＱ0 は、空乏
状態の電荷Ｑdep と等しくなり、
状態の電荷Ｑdep と等しくなり、
【００２９】
【数６】
【００３０】が満たされる。ドレイン電流のオン状態で
は、Ｖ0 ＞ＶthFG1 であり、第１フローティングゲート
４Ａの電圧は、
は、Ｖ0 ＞ＶthFG1 であり、第１フローティングゲート
４Ａの電圧は、
【００３１】
【数７】
【００３２】である。ドリフトチャネル電流は、
【００３３】
【数８】
【００３４】と表すことができる。ＱN は、反転層の電
荷を表しており、
荷を表しており、
【００３５】
【数９】
【００３６】
【数１０】
【００３７】と書くことができる。ソースからドレイン
までのチャネル電流を積分すると、
までのチャネル電流を積分すると、
【００３８】
【数１１】
【００３９】
【数１２】
【００４０】となる。かくして、（５）式からも明らか
なように、ドレイン電流を流すための第１フローティン
グゲートの閾電圧は、第２フローティングゲートに帯電
する電荷の和で決定されることとなる。つまり第１フロ
ーティングゲートは、全ての第２フローティングゲート
に蓄積された電荷の総和に基づき、間接的にセルトラン
ジスタの動作を決定する役割を果たす。付言すれば、第
１フローティングゲート４Ａがあることにより、１つの
セルトランジスタで、異なる閾電圧を扱うことを可能に
している。またこのような電荷の加算すなわち信号の加
算を容量結合（静電結合）による電圧モードにて行って
いるので、電荷そのものが動く必要性がなく、その加算
に費やされる電力は０に等しい。図４の例では、第２フ
ローティングゲートの有効面積を異ならしめ、キャリア
蓄積量すなわちキャパシタンスＣ1 ，Ｃ2の値を各ゲー
トで変え、いわゆる重み付けを行ったことにより、４つ
の加算結果を得ている。そして同様に、図３におけるｎ
個の第２フローティングゲートの有効面積をそれぞれ異
ならしめれば、２n 種類の記憶状態が得られることとな
る。
なように、ドレイン電流を流すための第１フローティン
グゲートの閾電圧は、第２フローティングゲートに帯電
する電荷の和で決定されることとなる。つまり第１フロ
ーティングゲートは、全ての第２フローティングゲート
に蓄積された電荷の総和に基づき、間接的にセルトラン
ジスタの動作を決定する役割を果たす。付言すれば、第
１フローティングゲート４Ａがあることにより、１つの
セルトランジスタで、異なる閾電圧を扱うことを可能に
している。またこのような電荷の加算すなわち信号の加
算を容量結合（静電結合）による電圧モードにて行って
いるので、電荷そのものが動く必要性がなく、その加算
に費やされる電力は０に等しい。図４の例では、第２フ
ローティングゲートの有効面積を異ならしめ、キャリア
蓄積量すなわちキャパシタンスＣ1 ，Ｃ2の値を各ゲー
トで変え、いわゆる重み付けを行ったことにより、４つ
の加算結果を得ている。そして同様に、図３におけるｎ
個の第２フローティングゲートの有効面積をそれぞれ異
ならしめれば、２n 種類の記憶状態が得られることとな
る。
【００４１】一方、第２フローティングゲート４Ｂ1 及
び４Ｂ2 の主面の面積を互いに同一にして構成し、さら
に等しいバイアスにおいて各第２フローティングゲート
にエレクトロンを注入した場合は、図５のドレイン電流
の状態１と４とで同等のドレイン電流値が得られ、１つ
のセルにおいて３通りの状態しか得られなくなるが、こ
の場合でも１つのセルで３つ以上の状態をつくることが
できる点では有効性がある。但し、入力のデータビット
数の２に対して３つの記憶状態しか得られない点でこれ
を補う必要性がある。
び４Ｂ2 の主面の面積を互いに同一にして構成し、さら
に等しいバイアスにおいて各第２フローティングゲート
にエレクトロンを注入した場合は、図５のドレイン電流
の状態１と４とで同等のドレイン電流値が得られ、１つ
のセルにおいて３通りの状態しか得られなくなるが、こ
の場合でも１つのセルで３つ以上の状態をつくることが
できる点では有効性がある。但し、入力のデータビット
数の２に対して３つの記憶状態しか得られない点でこれ
を補う必要性がある。
【００４２】図８は、図４のセル構造の変形例であり、
第２フローティングゲートの各々において上述の如き有
効面積を互いに同一とするとともに、一方の第２フロー
ティングゲート４Ｂ1 から第１フローティングゲート４
Ａまでの距離よりも、他方の第２フローティングゲート
４Ｂ2 から第１フローティングゲート４Ａまでの距離の
方が長く設定されている。つまりｄ1 ＜ｄ2 としてい
る。このような構造にしても、各第２フローティングゲ
ートのキャリア蓄積能力が異なるので、上述の図５及び
図６の如き４つの記憶状態をつくることができる。そし
て同様に、図３におけるｎ個の第２フローティングゲー
トの第１フローティングゲート４Ａまでの距離をそれぞ
れ異ならしめれば、図７の等価回路におけるキャパシタ
ンスＣ1 ないしＣn の値を異ならしめることができ、２
n 種類の記憶状態が得られることとなる。
第２フローティングゲートの各々において上述の如き有
効面積を互いに同一とするとともに、一方の第２フロー
ティングゲート４Ｂ1 から第１フローティングゲート４
Ａまでの距離よりも、他方の第２フローティングゲート
４Ｂ2 から第１フローティングゲート４Ａまでの距離の
方が長く設定されている。つまりｄ1 ＜ｄ2 としてい
る。このような構造にしても、各第２フローティングゲ
ートのキャリア蓄積能力が異なるので、上述の図５及び
図６の如き４つの記憶状態をつくることができる。そし
て同様に、図３におけるｎ個の第２フローティングゲー
トの第１フローティングゲート４Ａまでの距離をそれぞ
れ異ならしめれば、図７の等価回路におけるキャパシタ
ンスＣ1 ないしＣn の値を異ならしめることができ、２
n 種類の記憶状態が得られることとなる。
【００４３】なお、キャパシタンスＣ1 ないしＣn の値
は、その電極面積すなわち各ゲートの対向面積や、その
電極間隔すなわち各ゲート間距離だけでなく、各ゲート
間の媒介物質の特性にも依存する。従って記憶セルを構
成する際にこれらキャパシタンスの値を定めるパラメー
タのいずれかを所望に設定すれば良い。また、先に示し
た図６のように、ドレイン電流特性が記憶状態の各々で
全て異ならしめるためには、Ｃ1 ないしＣn の値のみな
らずＱ1 ないしＱn の値を、２n-1 種類のＶth FG1 の値
が得られるよう設定すれば良い。Ｑ1 ないしＱn の値
は、プログラム時に個々の第２フローティングゲートへ
エレクトロンを注入する際の各注入エネルギーによって
決まる。
は、その電極面積すなわち各ゲートの対向面積や、その
電極間隔すなわち各ゲート間距離だけでなく、各ゲート
間の媒介物質の特性にも依存する。従って記憶セルを構
成する際にこれらキャパシタンスの値を定めるパラメー
タのいずれかを所望に設定すれば良い。また、先に示し
た図６のように、ドレイン電流特性が記憶状態の各々で
全て異ならしめるためには、Ｃ1 ないしＣn の値のみな
らずＱ1 ないしＱn の値を、２n-1 種類のＶth FG1 の値
が得られるよう設定すれば良い。Ｑ1 ないしＱn の値
は、プログラム時に個々の第２フローティングゲートへ
エレクトロンを注入する際の各注入エネルギーによって
決まる。
【００４４】これまでは、１つのセルにおいて、単一の
第１フローティングゲートに間をおいて積層されかつ適
当なサイズ（すなわちキャリア蓄積能力）を有する第２
フローティングゲートを複数設け、これらに各々ビット
データに応じたキャリアを蓄積すれば、１つのセルに複
数のデータビットを担わすことができることを説明した
が、以下では、具体的なキャリアの蓄積制御法すなわち
プログラミング／イレイス法及び読出法について説明す
る。
第１フローティングゲートに間をおいて積層されかつ適
当なサイズ（すなわちキャリア蓄積能力）を有する第２
フローティングゲートを複数設け、これらに各々ビット
データに応じたキャリアを蓄積すれば、１つのセルに複
数のデータビットを担わすことができることを説明した
が、以下では、具体的なキャリアの蓄積制御法すなわち
プログラミング／イレイス法及び読出法について説明す
る。
【００４５】図９は、基板とポリシリコン層との間で
の、いわゆるファウラー−ノルドハイム（Fowler-Nordh
eim ）形のトンネリング（以下、ＦＮトンネリングと呼
ぶ）を使って２つの第２フローティングゲートの各々に
プログラムを行うようにした記憶セルの構造を示す平面
図であり、図１０はそのＸ1 −Ｘ1 断面図、図１１はそ
のＸ2 −Ｘ2 断面図、図１２はそのＹ1 −Ｙ1 断面図、
図１３はそのＹ2 −Ｙ2断面図である。また、これら図
において図４の構造と等価な部分には同一の符号が付さ
れている。
の、いわゆるファウラー−ノルドハイム（Fowler-Nordh
eim ）形のトンネリング（以下、ＦＮトンネリングと呼
ぶ）を使って２つの第２フローティングゲートの各々に
プログラムを行うようにした記憶セルの構造を示す平面
図であり、図１０はそのＸ1 −Ｘ1 断面図、図１１はそ
のＸ2 −Ｘ2 断面図、図１２はそのＹ1 −Ｙ1 断面図、
図１３はそのＹ2 −Ｙ2断面図である。また、これら図
において図４の構造と等価な部分には同一の符号が付さ
れている。
【００４６】図９ないし図１３において、１つの記憶セ
ルは、当該セルに割り当てられ画定された領域において
読出専用トランジスタを形成するための一対のソース２
及びドレイン３を有する。このソース２及びドレイン３
は、それぞれ高不純物濃度層（例えばｎ+ ）であって、
半導体基板１に所定の配列方向Ｌにおいて互いに離隔し
て形成される。ソース２及びドレイン３は、かかる画定
領域を配列方向Ｌに直交する方向Ｗにおいて略二分する
位置に配される。従ってソース２及びドレイン３の間に
形成されるチャネル領域ＣＨは、当該画定領域の略中心
部に置かれる。
ルは、当該セルに割り当てられ画定された領域において
読出専用トランジスタを形成するための一対のソース２
及びドレイン３を有する。このソース２及びドレイン３
は、それぞれ高不純物濃度層（例えばｎ+ ）であって、
半導体基板１に所定の配列方向Ｌにおいて互いに離隔し
て形成される。ソース２及びドレイン３は、かかる画定
領域を配列方向Ｌに直交する方向Ｗにおいて略二分する
位置に配される。従ってソース２及びドレイン３の間に
形成されるチャネル領域ＣＨは、当該画定領域の略中心
部に置かれる。
【００４７】方向Ｗにおいて基板１のソース２を挟む２
つの位置にも、ソース２及びドレイン３と同質の高不純
物濃度層２１，２２が形成される。これら高不純物濃度
層は、プログラム及び消去に用いられる。基板１におい
てはまた、概ね、ソース２，ドレイン３，プログラム及
び消去用高不純物濃度層２１，２２及びチャネル領域Ｃ
Ｈを除く部分に、電気的絶縁体からなり所定の厚みを有
する絶縁層（いわゆるフィールド。図上、斜線にて示さ
れる）１０が形成される。
つの位置にも、ソース２及びドレイン３と同質の高不純
物濃度層２１，２２が形成される。これら高不純物濃度
層は、プログラム及び消去に用いられる。基板１におい
てはまた、概ね、ソース２，ドレイン３，プログラム及
び消去用高不純物濃度層２１，２２及びチャネル領域Ｃ
Ｈを除く部分に、電気的絶縁体からなり所定の厚みを有
する絶縁層（いわゆるフィールド。図上、斜線にて示さ
れる）１０が形成される。
【００４８】例えばＳｉＯ2 などの酸化物により包囲さ
れたポリシリコンからなる第１のフローティングゲート
４Ａは、平面図上で方向Ｗに沿って延在する長手状に形
成され、基板１からの上層側においてチャネル領域ＣＨ
を通過する形で配される。より詳しくは、第１のフロー
ティングゲート４Ａは、フィールド１０及びチャネル領
域ＣＨの表面に沿い、方向Ｗにおいてフィールド１０の
上方からチャネル領域ＣＨの上方を通過しフィールド１
０の上方へと延びる。よって第１のフローティングゲー
ト４Ａは、図１２から分かるようにチャネル領域ＣＨに
対向する位置で窪んだ凹部を有する。
れたポリシリコンからなる第１のフローティングゲート
４Ａは、平面図上で方向Ｗに沿って延在する長手状に形
成され、基板１からの上層側においてチャネル領域ＣＨ
を通過する形で配される。より詳しくは、第１のフロー
ティングゲート４Ａは、フィールド１０及びチャネル領
域ＣＨの表面に沿い、方向Ｗにおいてフィールド１０の
上方からチャネル領域ＣＨの上方を通過しフィールド１
０の上方へと延びる。よって第１のフローティングゲー
ト４Ａは、図１２から分かるようにチャネル領域ＣＨに
対向する位置で窪んだ凹部を有する。
【００４９】この第１フローティングゲート４Ａの基板
１からの上層側には、例えばＳｉＯ 2 などの酸化物によ
り包囲されたポリシリコンからなる第２のフローティン
グゲート４Ｂ1 及び４Ｂ2 がそれぞれ配される。第２の
フローティングゲート４Ｂ1及び４Ｂ2 は、互いに離隔
して配されるとともに、平面図上でそれぞれ第１のフロ
ーティングゲート４Ａに当該酸化物を介して直角に交差
しかつ方向Ｌに沿って高不純物濃度層２１，２２の主面
上方の大部分にまで延在する長手状に形成される。第２
のフローティングゲート４Ｂ1 及び４Ｂ2 はまた、概ね
第１のフローティングゲート４Ａ及びフィールド１０と
厚み方向において重なる部分を除き、基板１（高不純物
濃度層２２）に近接して延在する。従って第２のフロー
ティングゲート４Ｂ1 及び４Ｂ2 は、図１０から分かる
ように、方向Ｌにおける一端側の略半面において第１の
フローティングゲート４Ａ及びフィールド１０と部分的
にオーバーラップし、他端側の略半面において高不純物
濃度層２２にオーバーラップする形を採る。これらゲー
ト４Ｂ1 及び４Ｂ2 は、図４において説明した如き有効
面積を、方向Ｗにおける幅により設定されている。
１からの上層側には、例えばＳｉＯ 2 などの酸化物によ
り包囲されたポリシリコンからなる第２のフローティン
グゲート４Ｂ1 及び４Ｂ2 がそれぞれ配される。第２の
フローティングゲート４Ｂ1及び４Ｂ2 は、互いに離隔
して配されるとともに、平面図上でそれぞれ第１のフロ
ーティングゲート４Ａに当該酸化物を介して直角に交差
しかつ方向Ｌに沿って高不純物濃度層２１，２２の主面
上方の大部分にまで延在する長手状に形成される。第２
のフローティングゲート４Ｂ1 及び４Ｂ2 はまた、概ね
第１のフローティングゲート４Ａ及びフィールド１０と
厚み方向において重なる部分を除き、基板１（高不純物
濃度層２２）に近接して延在する。従って第２のフロー
ティングゲート４Ｂ1 及び４Ｂ2 は、図１０から分かる
ように、方向Ｌにおける一端側の略半面において第１の
フローティングゲート４Ａ及びフィールド１０と部分的
にオーバーラップし、他端側の略半面において高不純物
濃度層２２にオーバーラップする形を採る。これらゲー
ト４Ｂ1 及び４Ｂ2 は、図４において説明した如き有効
面積を、方向Ｗにおける幅により設定されている。
【００５０】また、第２のフローティングゲート４Ｂ2
の高不純物濃度層２２側端部には、図１０に示されるよ
うに、高不純物濃度層２２の表面に対し所定の短距離ｔ
oxを置くためのトンネル酸化膜形成部４Ｂ20が形成され
る。このトンネル酸化膜形成部４Ｂ20において、後述の
ＦＮトンネリングによるプログラム及び消去が達成され
る。第２のフローティングゲート４Ｂ1 についても同様
に、その高不純物濃度層２１側端部にトンネル酸化膜形
成部４Ｂ10が形成される。
の高不純物濃度層２２側端部には、図１０に示されるよ
うに、高不純物濃度層２２の表面に対し所定の短距離ｔ
oxを置くためのトンネル酸化膜形成部４Ｂ20が形成され
る。このトンネル酸化膜形成部４Ｂ20において、後述の
ＦＮトンネリングによるプログラム及び消去が達成され
る。第２のフローティングゲート４Ｂ1 についても同様
に、その高不純物濃度層２１側端部にトンネル酸化膜形
成部４Ｂ10が形成される。
【００５１】第１のフローティングゲート４Ａの基板１
からの上層側にはさらに、同じく酸化物を介してポリシ
リコンゲート（以下、コントロールゲートと称する）５
が配される。コントロールゲート５は、第１のフローテ
ィングゲート４Ａに酸化物を介して直角に交差し、かつ
平面図上ドレイン３の端部近傍から方向Ｌに沿って延在
する長手状に形成される。コントロールゲート５はま
た、図１１から分かるように、第１のフローティングゲ
ート４Ａとの厚み方向における重なり部分を除き、当該
ゲート４Ａの層と略同等の距離にて基板１（ソース２）
に近接するよう形成される。
からの上層側にはさらに、同じく酸化物を介してポリシ
リコンゲート（以下、コントロールゲートと称する）５
が配される。コントロールゲート５は、第１のフローテ
ィングゲート４Ａに酸化物を介して直角に交差し、かつ
平面図上ドレイン３の端部近傍から方向Ｌに沿って延在
する長手状に形成される。コントロールゲート５はま
た、図１１から分かるように、第１のフローティングゲ
ート４Ａとの厚み方向における重なり部分を除き、当該
ゲート４Ａの層と略同等の距離にて基板１（ソース２）
に近接するよう形成される。
【００５２】第２のフローティングゲート４Ｂ1 及び４
Ｂ2 の高不純物濃度層２１，２２側には、同じく酸化物
を介してポリシリコンゲート（以下、プログラムゲート
と称する）６1 及び６2 がそれぞれ積層する。より詳し
くは、プログラムゲート６1，６2 は、第２フローティ
ングゲート４Ｂ1 及び４Ｂ2 のトンネル酸化膜形成部４
Ｂ10，４Ｂ20の近傍から、第１のフローティングゲート
４Ａ寄りの高不純物濃度層２１，２２の端部近傍に亘
り、しかも第２のフローティングゲート４Ｂ1 及び４Ｂ
2 と方向Ｗにおける同等の幅をもって、第２のフローテ
ィングゲート４Ｂ 1 及び４Ｂ2 の上方に形成される。
Ｂ2 の高不純物濃度層２１，２２側には、同じく酸化物
を介してポリシリコンゲート（以下、プログラムゲート
と称する）６1 及び６2 がそれぞれ積層する。より詳し
くは、プログラムゲート６1，６2 は、第２フローティ
ングゲート４Ｂ1 及び４Ｂ2 のトンネル酸化膜形成部４
Ｂ10，４Ｂ20の近傍から、第１のフローティングゲート
４Ａ寄りの高不純物濃度層２１，２２の端部近傍に亘
り、しかも第２のフローティングゲート４Ｂ1 及び４Ｂ
2 と方向Ｗにおける同等の幅をもって、第２のフローテ
ィングゲート４Ｂ 1 及び４Ｂ2 の上方に形成される。
【００５３】フィールド１０は、ソース２及びドレイン
３からなる読出用の高不純物濃度層対と、一方のビット
に対応するプログラム及び消去用の高不純物濃度層２１
と、他方のビットに対応するプログラム及び消去用の高
不純物濃度層２２とを、それぞれ電気的に隔離させる。
より詳しくは、フィールド１０は、ソース２及びドレイ
ン３並びにチャネル領域ＣＨと、これらの部分に割り当
てられた第１のフローティングゲート４Ａの一部及びコ
ントロールゲート５とを、読出部として包囲する如く形
成され（特に図１１及び図１３参照）、高不純物濃度層
２１，２２と、これに割り当てられた第２のフローティ
ングゲート４Ｂ1 ，４Ｂ2 の一部及びプログラムゲート
６1 ，６2 とを、一方及び他方のビットに対応する個々
のプログラム及び消去部として包囲する如く形成される
（特に図１０及び図１３参照）。
３からなる読出用の高不純物濃度層対と、一方のビット
に対応するプログラム及び消去用の高不純物濃度層２１
と、他方のビットに対応するプログラム及び消去用の高
不純物濃度層２２とを、それぞれ電気的に隔離させる。
より詳しくは、フィールド１０は、ソース２及びドレイ
ン３並びにチャネル領域ＣＨと、これらの部分に割り当
てられた第１のフローティングゲート４Ａの一部及びコ
ントロールゲート５とを、読出部として包囲する如く形
成され（特に図１１及び図１３参照）、高不純物濃度層
２１，２２と、これに割り当てられた第２のフローティ
ングゲート４Ｂ1 ，４Ｂ2 の一部及びプログラムゲート
６1 ，６2 とを、一方及び他方のビットに対応する個々
のプログラム及び消去部として包囲する如く形成される
（特に図１０及び図１３参照）。
【００５４】換言すれば、第２のフローティングゲート
４Ｂ1 はプログラムゲート６1 及び高不純物濃度層２１
と共に、第２のフローティングゲート４Ｂ2 はプログラ
ムゲート６2 及び高不純物濃度層２２と共に、それぞれ
独立したプログラム及び消去を行うための１組の１ビッ
ト対応ブロックを成し、第１のフローティングゲート４
Ｂ1 は、ソース２及びドレイン３並びにコントロールゲ
ート５と共に独立した読出を行うためのトランジスタを
形成している。
４Ｂ1 はプログラムゲート６1 及び高不純物濃度層２１
と共に、第２のフローティングゲート４Ｂ2 はプログラ
ムゲート６2 及び高不純物濃度層２２と共に、それぞれ
独立したプログラム及び消去を行うための１組の１ビッ
ト対応ブロックを成し、第１のフローティングゲート４
Ｂ1 は、ソース２及びドレイン３並びにコントロールゲ
ート５と共に独立した読出を行うためのトランジスタを
形成している。
【００５５】高不純物濃度層２２を伴う１ビット対応ブ
ロック（図１０）の等価回路を図１４に示す。先ず図１
４の（Ａ）に示されるように、プログラムゲート６2 と
第２フローティングゲート４Ｂ2 （トンネル酸化膜形成
部４Ｂ20）との間の酸化物はキャパシタンスＣ1 に、第
１フローティングゲート４Ｂ2 （トンネル酸化膜形成部
４Ｂ20）と高不純物濃度層２２との間の酸化物はキャパ
シタンスＣ2 に、それぞれ置き換えることができる。こ
れをさらにモード毎に書き直したのが図１４の（Ｂ），
（Ｃ）の回路図である。
ロック（図１０）の等価回路を図１４に示す。先ず図１
４の（Ａ）に示されるように、プログラムゲート６2 と
第２フローティングゲート４Ｂ2 （トンネル酸化膜形成
部４Ｂ20）との間の酸化物はキャパシタンスＣ1 に、第
１フローティングゲート４Ｂ2 （トンネル酸化膜形成部
４Ｂ20）と高不純物濃度層２２との間の酸化物はキャパ
シタンスＣ2 に、それぞれ置き換えることができる。こ
れをさらにモード毎に書き直したのが図１４の（Ｂ），
（Ｃ）の回路図である。
【００５６】ここで、第２フローティングゲート４Ｂ2
に蓄積される電荷量は、各キャパシタンスのカップリン
グによって定まる。例えばキャパシタンスＣ2 の値は、
図１０に示される如き酸化膜の厚さｔox及びそのキャパ
シタンスを形成する電極面積すなわち第１フローティン
グゲート４Ｂ2 と高不純物濃度層２２との厚み方向にお
ける重複面積でほぼ決まる。従って、この厚さもしくは
面積を第２フローティングゲート毎に変えて設定すれ
ば、図４及び図８において説明した如き重み付けをなす
ことができる。また他にも、キャパシタンスＣ1 等の値
を変えることにより重み付けをなすこともできる。
に蓄積される電荷量は、各キャパシタンスのカップリン
グによって定まる。例えばキャパシタンスＣ2 の値は、
図１０に示される如き酸化膜の厚さｔox及びそのキャパ
シタンスを形成する電極面積すなわち第１フローティン
グゲート４Ｂ2 と高不純物濃度層２２との厚み方向にお
ける重複面積でほぼ決まる。従って、この厚さもしくは
面積を第２フローティングゲート毎に変えて設定すれ
ば、図４及び図８において説明した如き重み付けをなす
ことができる。また他にも、キャパシタンスＣ1 等の値
を変えることにより重み付けをなすこともできる。
【００５７】かかる等価回路を形成するブロックは、プ
ログラムモードにおいて、図１４の（Ｂ）に示されるよ
うに、プログラムゲート６2 に所定の高電圧ＶP が印加
され、所定のプログラム電圧とすべく高不純物濃度層２
２が接地される。これにより、トンネル酸化膜形成部４
Ｂ20とこれに対向する高不純物濃度層２２との間でＦＮ
トンネリングが起こり、高不純物濃度層２２からのエレ
クトロンがトンネル酸化膜を通過して第２フローティン
グゲート４Ｂ2 に注入される。第２フローティングゲー
ト４Ｂ1 へのプログラムモードについてもプログラムゲ
ート６1 及び高不純物濃度層２１を使って同様に行われ
る。
ログラムモードにおいて、図１４の（Ｂ）に示されるよ
うに、プログラムゲート６2 に所定の高電圧ＶP が印加
され、所定のプログラム電圧とすべく高不純物濃度層２
２が接地される。これにより、トンネル酸化膜形成部４
Ｂ20とこれに対向する高不純物濃度層２２との間でＦＮ
トンネリングが起こり、高不純物濃度層２２からのエレ
クトロンがトンネル酸化膜を通過して第２フローティン
グゲート４Ｂ2 に注入される。第２フローティングゲー
ト４Ｂ1 へのプログラムモードについてもプログラムゲ
ート６1 及び高不純物濃度層２１を使って同様に行われ
る。
【００５８】なお、一方の第２フローティングゲートに
対するプログラム実行中において発生したエレクトロン
は、他方の第２フローティングゲートへ注入されにくい
構造となっている。すなわち、エレクトロンの発生する
高不純物濃度層２１，２２は個々に独立しており、しか
も各高不純物濃度層は絶縁層１０によってそのキャリア
の外部への移動を遮られているので、第２フローティン
グゲート個々の耐圧が向上し、プログラム時に発生する
リーク電流を抑えることができるのである。
対するプログラム実行中において発生したエレクトロン
は、他方の第２フローティングゲートへ注入されにくい
構造となっている。すなわち、エレクトロンの発生する
高不純物濃度層２１，２２は個々に独立しており、しか
も各高不純物濃度層は絶縁層１０によってそのキャリア
の外部への移動を遮られているので、第２フローティン
グゲート個々の耐圧が向上し、プログラム時に発生する
リーク電流を抑えることができるのである。
【００５９】消去モードにおいては、紫外線消去はもと
より、プログラミングと同様のＦＮトンネリングで電気
的消去が可能である。この電気的消去をなすために、図
１４の（Ｃ）に示されるように、高不純物濃度層２２に
所定の高電圧ＶS が印加され、所定の消去電圧とすべく
プログラムゲート６2 が接地される。これにより、トン
ネル酸化膜形成部４Ｂ20とこれに対向する高不純物濃度
層２２との間でＦＮトンネリングが起こり、第２フロー
ティングゲート４Ｂ2 に注入されたエレクトロンがトン
ネル酸化膜を通過して高不純物濃度層２２に引き抜かれ
る。第２フローティングゲート４Ｂ1 の消去モードにつ
いてもプログラムゲート６1 及び高不純物濃度層２１を
使って同様に行われる。
より、プログラミングと同様のＦＮトンネリングで電気
的消去が可能である。この電気的消去をなすために、図
１４の（Ｃ）に示されるように、高不純物濃度層２２に
所定の高電圧ＶS が印加され、所定の消去電圧とすべく
プログラムゲート６2 が接地される。これにより、トン
ネル酸化膜形成部４Ｂ20とこれに対向する高不純物濃度
層２２との間でＦＮトンネリングが起こり、第２フロー
ティングゲート４Ｂ2 に注入されたエレクトロンがトン
ネル酸化膜を通過して高不純物濃度層２２に引き抜かれ
る。第２フローティングゲート４Ｂ1 の消去モードにつ
いてもプログラムゲート６1 及び高不純物濃度層２１を
使って同様に行われる。
【００６０】第２フローティングゲート４Ｂ2 （４Ｂ
1 ）の電位Ｖ1 は、
1 ）の電位Ｖ1 は、
【００６１】
【数１３】 プログラム時： Ｖ1 ＝ＶP・Ｃ2／（Ｃ1＋Ｃ2） 消 去 時： Ｖ1 ＝ＶS・Ｃ1／（Ｃ1＋Ｃ2） である。ここで、Ｃ1 ＝Ｃ2 とすると、Ｖ1 はプログラ
ム時に印加電圧ＶP の半分の電圧まで引き上げられる。
例えばトンネリングに必要な電圧が１０［Ｖ］とすれ
ば、プログラム時にＶP ＝２０［Ｖ］を与えると高不純
物濃度層２２（２１）からエレクトロンがトンネル酸化
膜をトンネルして第２フローティングゲート４Ｂ2（４
Ｂ1 ）に注入されることが可能となり、消去時にＶS ＝
２０［Ｖ］を与えると第２フローティングゲート４Ｂ2
（４Ｂ1 ）からエレクトロンがトンネル酸化膜をトンネ
ルして高不純物濃度層２２（２１）に引き抜かれること
が可能となる。
ム時に印加電圧ＶP の半分の電圧まで引き上げられる。
例えばトンネリングに必要な電圧が１０［Ｖ］とすれ
ば、プログラム時にＶP ＝２０［Ｖ］を与えると高不純
物濃度層２２（２１）からエレクトロンがトンネル酸化
膜をトンネルして第２フローティングゲート４Ｂ2（４
Ｂ1 ）に注入されることが可能となり、消去時にＶS ＝
２０［Ｖ］を与えると第２フローティングゲート４Ｂ2
（４Ｂ1 ）からエレクトロンがトンネル酸化膜をトンネ
ルして高不純物濃度層２２（２１）に引き抜かれること
が可能となる。
【００６２】一方、読出モードにおいては、ドレイン
３，第１フローティングゲート４Ａ，ソース２によって
形成される読出（センス）用のトランジスタが機能す
る。この読出用トランジスタは、上述した如き高不純物
濃度層２１，２２らを有して形成されるプログラム及び
消去用のブロックとは独立して動作させることが可能で
ある。
３，第１フローティングゲート４Ａ，ソース２によって
形成される読出（センス）用のトランジスタが機能す
る。この読出用トランジスタは、上述した如き高不純物
濃度層２１，２２らを有して形成されるプログラム及び
消去用のブロックとは独立して動作させることが可能で
ある。
【００６３】すなわち、コントロールゲート５に所定の
電圧を印加してドレイン３とソース２との間に流れる電
流量（チャネル電流）を検知することによって、第２フ
ローティングゲート４Ｂ1 及び４Ｂ2 に帯電した電荷の
総和により決定された第１フローティングゲート４Ａの
閾電圧が分かり、従って高不純物濃度層２１，２２を使
用しなくとも記憶情報を読み出すことができる。
電圧を印加してドレイン３とソース２との間に流れる電
流量（チャネル電流）を検知することによって、第２フ
ローティングゲート４Ｂ1 及び４Ｂ2 に帯電した電荷の
総和により決定された第１フローティングゲート４Ａの
閾電圧が分かり、従って高不純物濃度層２１，２２を使
用しなくとも記憶情報を読み出すことができる。
【００６４】このような独立した読出専用のトランジス
タによれば、当該読出用トランジスタにおけるチャネル
幅を短く維持し得るので、読出時の消費電力の低減に寄
与することができる。また、この読出用トランジスタ
は、図１１から分かるように、一般的なＥＥＰＲＯＭ用
のＭＯＳトランジスタの構造と実質的に同じで、ドレイ
ン３と第１フローティングゲート４Ａとは極めて近接し
ている。つまりチャネル長を可及的に短くしている。故
に、かかるドレイン３と第１フローティングゲート４Ａ
との間において寄生成分（寄生抵抗，寄生容量など）が
生じにくく好ましい。特に寄生抵抗は読出時に悪影響を
及ぼすものなのである。
タによれば、当該読出用トランジスタにおけるチャネル
幅を短く維持し得るので、読出時の消費電力の低減に寄
与することができる。また、この読出用トランジスタ
は、図１１から分かるように、一般的なＥＥＰＲＯＭ用
のＭＯＳトランジスタの構造と実質的に同じで、ドレイ
ン３と第１フローティングゲート４Ａとは極めて近接し
ている。つまりチャネル長を可及的に短くしている。故
に、かかるドレイン３と第１フローティングゲート４Ａ
との間において寄生成分（寄生抵抗，寄生容量など）が
生じにくく好ましい。特に寄生抵抗は読出時に悪影響を
及ぼすものなのである。
【００６５】例えばもしもドレイン３が、図１５に示さ
れるように第１フローティングゲート４Ａから相当距離
ｄ0 だけ離れて配されているとすると、この離間距離ｄ
0 に起因する寄生抵抗が生じ、コントロールゲート電圧
ＶG に対するドレイン電流Ｉ D の特性は、図１６の点線
に示されるように線形性を保てなくなってしまう。これ
に対して図１１のような第１フローティングゲート４Ａ
からの離間距離の小さいドレイン３により形成される読
出用トランジスタでは、寄生抵抗が生じなくて済み、図
１６の実線に示されるような線形性を保つことができる
のである。実際、寄生抵抗による線形性の崩壊は、読出
モードにおいて当該ドレイン電流を検知するためのセン
スアンプの構成を複雑化させる。何故なら、非線形成分
を考慮に入れてドレイン電流を検知しなければならない
からである。
れるように第１フローティングゲート４Ａから相当距離
ｄ0 だけ離れて配されているとすると、この離間距離ｄ
0 に起因する寄生抵抗が生じ、コントロールゲート電圧
ＶG に対するドレイン電流Ｉ D の特性は、図１６の点線
に示されるように線形性を保てなくなってしまう。これ
に対して図１１のような第１フローティングゲート４Ａ
からの離間距離の小さいドレイン３により形成される読
出用トランジスタでは、寄生抵抗が生じなくて済み、図
１６の実線に示されるような線形性を保つことができる
のである。実際、寄生抵抗による線形性の崩壊は、読出
モードにおいて当該ドレイン電流を検知するためのセン
スアンプの構成を複雑化させる。何故なら、非線形成分
を考慮に入れてドレイン電流を検知しなければならない
からである。
【００６６】また、寄生抵抗成分が小さいことによって
読出用トランジスタ自体の応答性が良くなり、もって読
出速度が向上、さらに低消費電力化に寄与することとな
る。他方、読出用トランジスタがプログラムゲートとは
電気的に離れていることにより、読み出し時に第２フロ
ーティングゲートに対しいわゆるソフト・イレイス／ラ
イトの問題が生じにくい、という利点もある。
読出用トランジスタ自体の応答性が良くなり、もって読
出速度が向上、さらに低消費電力化に寄与することとな
る。他方、読出用トランジスタがプログラムゲートとは
電気的に離れていることにより、読み出し時に第２フロ
ーティングゲートに対しいわゆるソフト・イレイス／ラ
イトの問題が生じにくい、という利点もある。
【００６７】本実施例の記憶セルにおいては、ＦＮトン
ネリングによりプログラム及び消去が行われるので、ホ
ットキャリアインジェクション（ＨＣＩ）によって生ず
るような多量の電流を流す必要がなく、消費電力の低減
に寄与しかつ酸化膜の劣化を抑えて寿命を延ばすことが
できる。図１７は、さらに改善した記憶セルの構造を示
す平面図であり、図１８はそのＸ3 −Ｘ3 断面図、図１
９はそのＹ3 −Ｙ3 断面図、図２０はそのＹ4 −Ｙ4 断
面図である。また、これら図において図９ないし図１３
と等価な部分には同一の符号が付され、図１７のＸ4 −
Ｘ4 断面図は実質的に先の図１１と同じであるので省略
する。
ネリングによりプログラム及び消去が行われるので、ホ
ットキャリアインジェクション（ＨＣＩ）によって生ず
るような多量の電流を流す必要がなく、消費電力の低減
に寄与しかつ酸化膜の劣化を抑えて寿命を延ばすことが
できる。図１７は、さらに改善した記憶セルの構造を示
す平面図であり、図１８はそのＸ3 −Ｘ3 断面図、図１
９はそのＹ3 −Ｙ3 断面図、図２０はそのＹ4 −Ｙ4 断
面図である。また、これら図において図９ないし図１３
と等価な部分には同一の符号が付され、図１７のＸ4 −
Ｘ4 断面図は実質的に先の図１１と同じであるので省略
する。
【００６８】図１７ないし図２０において、先述した記
憶セルと異なる大きな特徴は、プログラム及び消去用の
高不純物濃度層が１つにまとめられている点である。か
かるプログラム及び消去用の単一の高不純物濃度層３０
はまた、第１のフローティングゲート４Ａを基準にして
ドレイン３側に配され、これに第２のフローティングゲ
ート４Ｂ1 ，４Ｂ2 及びプログラムゲート６1 ，６2
が、図９ないし図１３と同様、それぞれ対応するデータ
ビット毎に順に酸化物を介して積層される。
憶セルと異なる大きな特徴は、プログラム及び消去用の
高不純物濃度層が１つにまとめられている点である。か
かるプログラム及び消去用の単一の高不純物濃度層３０
はまた、第１のフローティングゲート４Ａを基準にして
ドレイン３側に配され、これに第２のフローティングゲ
ート４Ｂ1 ，４Ｂ2 及びプログラムゲート６1 ，６2
が、図９ないし図１３と同様、それぞれ対応するデータ
ビット毎に順に酸化物を介して積層される。
【００６９】高不純物濃度層３０に対しても、第２フロ
ーティングゲート４Ｂ1 ，４Ｂ2 の先端部には上記した
如きトンネル酸化膜形成部４Ｂ10，４Ｂ20が形成され
る。また、フィールド１０と他のゲート及び高不純物濃
度層との関係も、図９ないし図１３と同様である。この
ような構造によれば、図９ないし図１３の記憶セルと同
様の作用効果を奏し得るとともに、プログラム及び消去
用ブロック、すなわち高不純物濃度層３０，第２フロー
ティングゲート４Ｂ1 ，４Ｂ2 ，及びプログラムゲート
６1 ，６2に要する面積を小さくするのに有利となる。
図９に示したように個々のビット対応のプログラム及び
消去用ブロックが、読出用トランジスタブロックを挟み
離散して配されるよりも、図１７に示されるように、読
出用トランジスタブロックを挟むことなく、プログラム
及び消去に用いられる高不純物濃度層の共通化を図って
位置的に各ビット対応のプログラム及び消去用ブロック
を集めた方が、記憶セル全体に必要な面積が小さくて済
むのである。このことは１つの記憶セルが担うべきビッ
ト数が多くなるほど有効となる。
ーティングゲート４Ｂ1 ，４Ｂ2 の先端部には上記した
如きトンネル酸化膜形成部４Ｂ10，４Ｂ20が形成され
る。また、フィールド１０と他のゲート及び高不純物濃
度層との関係も、図９ないし図１３と同様である。この
ような構造によれば、図９ないし図１３の記憶セルと同
様の作用効果を奏し得るとともに、プログラム及び消去
用ブロック、すなわち高不純物濃度層３０，第２フロー
ティングゲート４Ｂ1 ，４Ｂ2 ，及びプログラムゲート
６1 ，６2に要する面積を小さくするのに有利となる。
図９に示したように個々のビット対応のプログラム及び
消去用ブロックが、読出用トランジスタブロックを挟み
離散して配されるよりも、図１７に示されるように、読
出用トランジスタブロックを挟むことなく、プログラム
及び消去に用いられる高不純物濃度層の共通化を図って
位置的に各ビット対応のプログラム及び消去用ブロック
を集めた方が、記憶セル全体に必要な面積が小さくて済
むのである。このことは１つの記憶セルが担うべきビッ
ト数が多くなるほど有効となる。
【００７０】但し、図９に示した記憶セルは、第２フロ
ーティング毎に消去可能であるのに対し、図１７に示し
た記憶セルは、単一の高不純物濃度層３０によって全て
の第２フローティングゲートにつき一度に消去が行われ
る。次に、本発明による記憶セルの、製造工程上の有利
性につき述べる。図２１ないし図２４は、図１７ないし
図２０に示した記憶セルの製造プロセスを示しており、
先ず図２１のように、記憶セル毎にフィールド絶縁層１
０が半導体基板１に形成され、次いで１層目のポリシリ
コンゲートである第１のフローティングゲート４Ａが図
２２のように形成される。そして図２３のように、この
状態でソース２，ドレイン３及びプログラム／消去用高
不純物濃度層３０を形成すべく、イオン注入ないし熱拡
散が行われる。このように各高不純物濃度層の形成にお
いては、第１のフローティングゲート４Ａが一部のマス
ク（ソース及びドレイン領域を画定するためのマスク）
の役目を果たすことにより、セルフアライン・インプラ
ンテーション（self-alignment implantation ）が達成
され、読出用のトランジスタを担うソース２及びドレイ
ン３のエッジと第１のフローティングゲート４Ａとがオ
フセット構造となることなく、整合性のとれたものとな
る。また、図２３の工程では、全ての高不純物濃度層を
マスクなしで同時に形成することができるので、全体の
プロセス工程数の削減に寄与することとなる。
ーティング毎に消去可能であるのに対し、図１７に示し
た記憶セルは、単一の高不純物濃度層３０によって全て
の第２フローティングゲートにつき一度に消去が行われ
る。次に、本発明による記憶セルの、製造工程上の有利
性につき述べる。図２１ないし図２４は、図１７ないし
図２０に示した記憶セルの製造プロセスを示しており、
先ず図２１のように、記憶セル毎にフィールド絶縁層１
０が半導体基板１に形成され、次いで１層目のポリシリ
コンゲートである第１のフローティングゲート４Ａが図
２２のように形成される。そして図２３のように、この
状態でソース２，ドレイン３及びプログラム／消去用高
不純物濃度層３０を形成すべく、イオン注入ないし熱拡
散が行われる。このように各高不純物濃度層の形成にお
いては、第１のフローティングゲート４Ａが一部のマス
ク（ソース及びドレイン領域を画定するためのマスク）
の役目を果たすことにより、セルフアライン・インプラ
ンテーション（self-alignment implantation ）が達成
され、読出用のトランジスタを担うソース２及びドレイ
ン３のエッジと第１のフローティングゲート４Ａとがオ
フセット構造となることなく、整合性のとれたものとな
る。また、図２３の工程では、全ての高不純物濃度層を
マスクなしで同時に形成することができるので、全体の
プロセス工程数の削減に寄与することとなる。
【００７１】各高不純物濃度層の形成後は、図２４のよ
うにそれぞれ２層目のポリシリコンゲートである第２の
フローティングゲート４Ｂ1 ，４Ｂ2 及びコントロール
ゲート５が形成される。そして最後に、先の図１７のよ
うに、３層目のポリシリコンゲートであるプログラムゲ
ート６1 ，６2 が第２フローティングゲート４Ｂ1 ，４
Ｂ2 上に配され、記憶セルの主要な製造プロセスが終了
する。
うにそれぞれ２層目のポリシリコンゲートである第２の
フローティングゲート４Ｂ1 ，４Ｂ2 及びコントロール
ゲート５が形成される。そして最後に、先の図１７のよ
うに、３層目のポリシリコンゲートであるプログラムゲ
ート６1 ，６2 が第２フローティングゲート４Ｂ1 ，４
Ｂ2 上に配され、記憶セルの主要な製造プロセスが終了
する。
【００７２】図９ないし図１３に示した個別消去可能な
記憶セルも同様の流れで製造することができ、読出用の
トランジスタを担うソース２及びドレイン３のエッジと
第１のフローティングゲート４Ａとがオフセット構造と
なることなく良好な整合性を維持することができる。た
だ、かかる個別消去可能な記憶セルは、プログラム／消
去用の高不純物濃度層を個々に形成する必要があるの
で、より微細な加工技術が要求される。
記憶セルも同様の流れで製造することができ、読出用の
トランジスタを担うソース２及びドレイン３のエッジと
第１のフローティングゲート４Ａとがオフセット構造と
なることなく良好な整合性を維持することができる。た
だ、かかる個別消去可能な記憶セルは、プログラム／消
去用の高不純物濃度層を個々に形成する必要があるの
で、より微細な加工技術が要求される。
【００７３】かくして本発明による記憶セルは、フィー
ルド形成工程，高不純物濃度層の形成工程及びポリシリ
コンゲートの形成工程において、既存の技術を適応して
製造され得るので、簡素な製造工程を維持し、もって歩
留まりの向上及びコストの低減に寄与することができ
る。なお、上記した各例では、第２のフローティングゲ
ートの数を２としたが、３以上であっても構わない。こ
の場合は、図９においては、第１フローティングゲート
をさらにＷ方向に延ばし、第２フローティングゲートの
各々をＷ方向にそのサイズを変えこれと組をなすプログ
ラムゲート及び高不純物濃度層とともに配列して構成す
れば良い。また、図１７においても、第１フローティン
グゲート及び高不純物濃度層をさらにＷ方向に延ばし、
第２フローティングゲートの各々をＷ方向にそのサイズ
を変えこれと組をなすプログラムゲートとともに配列し
て構成すれば良い。そしてこの場合でも同様に上述のよ
うなプログラミングを第２フローティングゲート毎に行
うことができる。
ルド形成工程，高不純物濃度層の形成工程及びポリシリ
コンゲートの形成工程において、既存の技術を適応して
製造され得るので、簡素な製造工程を維持し、もって歩
留まりの向上及びコストの低減に寄与することができ
る。なお、上記した各例では、第２のフローティングゲ
ートの数を２としたが、３以上であっても構わない。こ
の場合は、図９においては、第１フローティングゲート
をさらにＷ方向に延ばし、第２フローティングゲートの
各々をＷ方向にそのサイズを変えこれと組をなすプログ
ラムゲート及び高不純物濃度層とともに配列して構成す
れば良い。また、図１７においても、第１フローティン
グゲート及び高不純物濃度層をさらにＷ方向に延ばし、
第２フローティングゲートの各々をＷ方向にそのサイズ
を変えこれと組をなすプログラムゲートとともに配列し
て構成すれば良い。そしてこの場合でも同様に上述のよ
うなプログラミングを第２フローティングゲート毎に行
うことができる。
【００７４】また、図９においては読出用のトランジス
タを記憶セルの中央部に形成したが、これに限定される
ことなく、プログラム／消去用の高不順物濃度層とは別
に形成されかつ第１フローティングゲート近傍まで延び
るソース及びドレインと第１フローティングゲートとコ
ントロールゲートとを有して成る読出用のトランジスタ
を構成することができればどの位置に形成しても良い。
タを記憶セルの中央部に形成したが、これに限定される
ことなく、プログラム／消去用の高不順物濃度層とは別
に形成されかつ第１フローティングゲート近傍まで延び
るソース及びドレインと第１フローティングゲートとコ
ントロールゲートとを有して成る読出用のトランジスタ
を構成することができればどの位置に形成しても良い。
【００７５】また、上記実施例においては、半導体基板
１をｐ形シリコンとして説明したが、これに限定される
ことなく、ｎ形でも良いし、他の半導体であっても良
い。また、ソースやドレインをはじめ、プログラム／消
去用高不純物濃度層やフローティングゲート、プログラ
ムゲート、コントロールゲート並びに他の酸化物につい
ても、様々な材料及び形態により構成することができ、
当業者の設計可能な範囲で上記各実施例は適宜改変可能
である。
１をｐ形シリコンとして説明したが、これに限定される
ことなく、ｎ形でも良いし、他の半導体であっても良
い。また、ソースやドレインをはじめ、プログラム／消
去用高不純物濃度層やフローティングゲート、プログラ
ムゲート、コントロールゲート並びに他の酸化物につい
ても、様々な材料及び形態により構成することができ、
当業者の設計可能な範囲で上記各実施例は適宜改変可能
である。
【００７６】
【発明の効果】以上詳述したように、本発明によれば、
メモリの記憶容量の増大化に寄与することができ、ま
た、消費電力を低減しかつ寿命を延ばすことができ、し
かも簡単な製造工程に即し得る不揮発性メモリ及びその
プログラム／消去／読出方法を提供することができる。
メモリの記憶容量の増大化に寄与することができ、ま
た、消費電力を低減しかつ寿命を延ばすことができ、し
かも簡単な製造工程に即し得る不揮発性メモリ及びその
プログラム／消去／読出方法を提供することができる。
【図１】フローティングゲート及びコントロールゲート
を有するトランジスタからなる記憶セルの基本的構成を
示す断面図。
を有するトランジスタからなる記憶セルの基本的構成を
示す断面図。
【図２】図１のメモリセルの、プログラム状態と消去状
態とにおけるドレイン電流ＩD−ゲート電圧ＶG の特性
図。
態とにおけるドレイン電流ＩD−ゲート電圧ＶG の特性
図。
【図３】本発明による不揮発性メモリの記憶セルの基本
構造を示す断面図。
構造を示す断面図。
【図４】図３の構造を基本にして第２のフローティング
ゲートを２つにして構成した場合の記憶セルの構造を示
す断面図。
ゲートを２つにして構成した場合の記憶セルの構造を示
す断面図。
【図５】図４の記憶セルの記憶状態を示す図表。
【図６】図５の表における各記憶状態におけるドレイン
電流ＩD −ドレイン電圧ＶD の特性図。
電流ＩD −ドレイン電圧ＶD の特性図。
【図７】図３の記憶セルの等価回路を示す図。
【図８】図４の構造の変形例を示す断面図。
【図９】図４の構造を基本に、ＦＮトンネリングを使っ
て第２フローティングゲートの各々にキャリアを蓄積制
御するようにした本発明による一実施例の記憶セルの構
造を示す平面図。
て第２フローティングゲートの各々にキャリアを蓄積制
御するようにした本発明による一実施例の記憶セルの構
造を示す平面図。
【図１０】図９の記憶セルのＸ1 −Ｘ1 断面図。
【図１１】図９の記憶セルのＸ2 −Ｘ2 断面図。
【図１２】図９の記憶セルのＹ1 −Ｙ1 断面図。
【図１３】図９の記憶セルのＹ2 −Ｙ2 断面図。
【図１４】図９の記憶セルのプログラム／消去用の１ビ
ット対応ブロックの等価回路図。
ット対応ブロックの等価回路図。
【図１５】図９の記憶セルにおいてドレインが第１フロ
ーティングゲートから遠隔配置されていると仮定した場
合のＸ2 −Ｘ2 断面図。
ーティングゲートから遠隔配置されていると仮定した場
合のＸ2 −Ｘ2 断面図。
【図１６】図９の記憶セルの効果を説明するための、各
記憶状態におけるドレイン電流Ｉ D とコントロールゲー
ト電圧ＶG との関係を示す特性図。
記憶状態におけるドレイン電流Ｉ D とコントロールゲー
ト電圧ＶG との関係を示す特性図。
【図１７】本発明による他の実施例の記憶セルの構造を
示す平面図。
示す平面図。
【図１８】図１７の記憶セルのＸ3 −Ｘ3 断面図。
【図１９】図１７の記憶セルのＹ3 −Ｘ3 断面図。
【図２０】図１７の記憶セルのＹ4 −Ｙ4 断面図。
【図２１】図１７の記憶セルの製造プロセスにおける絶
縁層の形成態様を示す図。
縁層の形成態様を示す図。
【図２２】図１７の記憶セルの製造プロセスにおける第
１フローティングゲートの形成態様を示す図。
１フローティングゲートの形成態様を示す図。
【図２３】図１７の記憶セルの製造プロセスにおけるソ
ース及びドレイン並びにプログラム／消去用高不純物濃
度層の形成態様を示す図。
ース及びドレイン並びにプログラム／消去用高不純物濃
度層の形成態様を示す図。
【図２４】図１７の記憶セルの製造プロセスにおける第
２フローティングゲート及びコントロールゲートの形成
態様を示す図。
２フローティングゲート及びコントロールゲートの形成
態様を示す図。
１ 半導体基板 １０ 絶縁層（フィールド） ２ ソース ３ ドレイン ４Ａ 第１フローティングゲート ４Ｂ1 〜４Ｂn 第２フローティングゲート ４Ｂ20 トンネル酸化膜形成部 ５ コントロールゲート ６1 ，６2 プログラムゲート ＣＨ チャネル領域 ２１，２２，３０ プログラム及び消去用高不純物濃度
層
層
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/115
Claims (11)
- 【請求項１】 半導体基板に所定配列方向に沿って互い
に離隔して形成されたソース及びドレインと、前記半導
体基板の主面の上方において前記ソースと前記ドレイン
との間に配されかつ前記所定配列方向と交差する方向に
延在する単一の第１のフローティングゲートと、前記第
１のフローティングゲートの主面の上方において前記ド
レイン及びソースの間に配されたコントロールゲート
と、前記半導体基板において前記ソース及びドレインと
離隔されて形成された少なくとも１つの高不純物濃度層
と、それぞれ前記第１のフローティングゲートの主面の
上方において前記第１のフローティングゲートと交差し
かつ前記ソース及びドレインとは異なる位置から前記高
不純物濃度層の主面の上方に亘って延在する複数の第２
のフローティングゲートと、前記第２のフローティング
ゲートの各主面の上方にそれぞれ配された複数のプログ
ラムゲートと、を含む記憶セルを有することを特徴とす
る２層フローティングゲート構造のマルチビット対応セ
ルを有する不揮発性メモリ。 - 【請求項２】 前記第２のフローティングゲートは、前
記第１のフローティングゲートとの対向面の面積がそれ
ぞれ異なることを特徴とする請求項１記載の不揮発性メ
モリ。 - 【請求項３】 前記第２のフローティングゲートは、前
記第１のフローティングゲートと対向する位置において
前記第１のフローティングゲートからの距離がそれぞれ
異なることを特徴とする請求項１記載の不揮発性メモ
リ。 - 【請求項４】 前記高不純物濃度層は、前記第２のフロ
ーティングゲートに対応する数だけ形成されていること
を特徴とする請求項１，２または３記載の不揮発性メモ
リ。 - 【請求項５】 前記記憶セルは、前記ソース及びドレイ
ンと前記高不純物濃度層とを電気的に隔離する絶縁層を
さらに有することを特徴とする請求項１，２，３または
４記載の不揮発性メモリ。 - 【請求項６】 前記絶縁層は、前記高不純物濃度層の主
面の上方において前記第２のフローティングゲート及び
／または前記プログラムゲートを包囲することを特徴と
する請求項５記載の不揮発性メモリ。 - 【請求項７】 前記第２のフローティングゲートの前記
高不純物濃度層への対向面に、前記第２のフローティン
グゲートと前記高不純物濃度層との間に所定の厚さの酸
化膜を形成するためのトンネル酸化膜形成部を有するこ
とを特徴とする請求項１ないし６のうちのいずれか１つ
に記載の不揮発性メモリ。 - 【請求項８】 前記ソース及びドレイン，前記第１のフ
ローティングゲート，及び前記コントロールゲートによ
って読出用トランジスタブロックが形成され、前記高不
純物濃度層，前記第２のフローティングゲート，及び前
記プログラムゲートによってプログラム及び消去用ブロ
ックが形成されることを特徴とする請求項１ないし７の
うちのいずれか１つに記載の不揮発性メモリ。 - 【請求項９】 請求項８に記載の不揮発性メモリに情報
をプログラムする方法であって、 情報をプログラムすべき前記第２のフローティングゲー
トに対応する前記プログラムゲートと前記高不純物濃度
層との間に所定のプログラム電圧を印加し、これにより
前記高不純物濃度層から誘起されたエレクトロンを前記
高不純物濃度層と前記プログラムゲートとの間の媒介物
質にトンネルさせ、前記第２のフローティングゲートに
注入することを特徴とするプログラム方法。 - 【請求項１０】 請求項８に記載の不揮発性メモリにプ
ログラムされた情報を消去する方法であって、 情報を消去すべき前記第２のフローティングゲートに対
応する前記プログラムゲートと前記高不純物濃度層との
間に所定の消去電圧を印加し、これにより前記第２のフ
ローティングゲートから誘起されたエレクトロンを前記
高不純物濃度層と前記プログラムゲートとの間の媒介物
質にトンネルさせ、前記高不純物濃度層に注入すること
を特徴とするプログラム方法。 - 【請求項１１】 請求項８に記載の不揮発性メモリにプ
ログラムされた情報を読み出す方法であって、 前記コントロールゲートに所定のバイアス電圧を印加
し、前記ソース及び前記ドレインの間において生じるチ
ャネル電流を検知することを特徴とする読出方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3077996A JP3001409B2 (ja) | 1996-02-19 | 1996-02-19 | ２層フローティングゲート構造のマルチビット対応セルを有する不揮発性メモリ及びそのプログラム／消去／読出方法 |
| US08/778,410 US5789777A (en) | 1996-02-19 | 1997-01-02 | Non-volatile memory having multi-bit data cells with double layered floating gate structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3077996A JP3001409B2 (ja) | 1996-02-19 | 1996-02-19 | ２層フローティングゲート構造のマルチビット対応セルを有する不揮発性メモリ及びそのプログラム／消去／読出方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09223753A true JPH09223753A (ja) | 1997-08-26 |
| JP3001409B2 JP3001409B2 (ja) | 2000-01-24 |
Family
ID=12313177
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3077996A Expired - Lifetime JP3001409B2 (ja) | 1996-02-19 | 1996-02-19 | ２層フローティングゲート構造のマルチビット対応セルを有する不揮発性メモリ及びそのプログラム／消去／読出方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5789777A (ja) |
| JP (1) | JP3001409B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19846211A1 (de) * | 1998-10-07 | 2000-04-20 | Siemens Ag | Nichtflüchtige EPROM-Speicherzelle mit baulich getrenntem Programmierbereich und Lesebereich |
| JP2006012398A (ja) * | 2004-06-10 | 2006-01-12 | Saifun Semiconductors Ltd | 不揮発性セルの低電力プログラミング |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100205309B1 (ko) * | 1996-07-23 | 1999-07-01 | 구본준 | 비휘발성 메모리셀 및 이 비휘발성 메모리셀을 프로그래밍하는 방법 |
| KR100358070B1 (ko) * | 1999-12-27 | 2002-10-25 | 주식회사 하이닉스반도체 | 멀티 비트 플래쉬 메모리 셀 및 이를 이용한 프로그램 방법 |
| AU2003225512A1 (en) * | 2002-04-19 | 2003-11-03 | Loctite (R And D) Limited | Polymerisation initiators based on ammonium tetraalkyl boranes, polymerisable compositions, and uses thereof for bonding low surface energy substrates |
| KR100667909B1 (ko) * | 2005-12-29 | 2007-01-11 | 매그나칩 반도체 유한회사 | 비휘발성 반도체 메모리 장치 |
| US9086955B2 (en) | 2012-03-08 | 2015-07-21 | California Institute Of Technology | Rank-modulation rewriting codes for flash memories |
| US9230652B2 (en) * | 2012-03-08 | 2016-01-05 | California Institute Of Technology | Flash memories using minimum push up, multi-cell and multi-permutation schemes for data storage |
| US9772935B2 (en) | 2014-09-16 | 2017-09-26 | Empire Technology Development Llc | Data storage based on rank modulation in single-level flash memory |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02168674A (ja) * | 1988-12-21 | 1990-06-28 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
| US5282161A (en) * | 1990-12-31 | 1994-01-25 | Sgs-Thomson Microelectronics S.R.L. | Eeprom cell having a read interface isolated from the write/erase interface |
| JP2817500B2 (ja) * | 1992-02-07 | 1998-10-30 | 日本電気株式会社 | 不揮発性半導体記憶装置 |
| US5633518A (en) * | 1995-07-28 | 1997-05-27 | Zycad Corporation | Nonvolatile reprogrammable interconnect cell with FN tunneling and programming method thereof |
-
1996
- 1996-02-19 JP JP3077996A patent/JP3001409B2/ja not_active Expired - Lifetime
-
1997
- 1997-01-02 US US08/778,410 patent/US5789777A/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19846211A1 (de) * | 1998-10-07 | 2000-04-20 | Siemens Ag | Nichtflüchtige EPROM-Speicherzelle mit baulich getrenntem Programmierbereich und Lesebereich |
| JP2006012398A (ja) * | 2004-06-10 | 2006-01-12 | Saifun Semiconductors Ltd | 不揮発性セルの低電力プログラミング |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3001409B2 (ja) | 2000-01-24 |
| US5789777A (en) | 1998-08-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2937805B2 (ja) | ２層フローティングゲート構造のマルチビット対応セルを有する不揮発性メモリ及びそのプログラム／消去／読出方法 | |
| JP3073645B2 (ja) | 不揮発性半導体記憶装置およびその動作方法 | |
| US7391078B2 (en) | Non-volatile memory and manufacturing and operating method thereof | |
| US7450418B2 (en) | Non-volatile memory and operating method thereof | |
| US7242612B2 (en) | Non-volatile memory devices and methods for driving the same | |
| US20030039146A1 (en) | Non-volatile semiconductor memory and method of operating the same | |
| JPH1174389A (ja) | スプリット・ゲート・メモリ装置 | |
| KR100311486B1 (ko) | 반도체메모리장치및그의제조방법 | |
| US20060054965A1 (en) | Byte-operational nonvolatile semiconductor memory device | |
| JPWO2003028111A1 (ja) | 不揮発性半導体メモリ装置及びその製造方法 | |
| JP2009267185A (ja) | 不揮発性半導体記憶装置 | |
| US7184316B2 (en) | Non-volatile memory cell array having common drain lines and method of operating the same | |
| KR100232235B1 (ko) | 비휘발성 메모리 장치 | |
| KR20030003675A (ko) | 비휘발성 반도체 기억장치 및 반도체 집적회로 장치 | |
| KR100706071B1 (ko) | 단일비트 비휘발성 메모리셀 및 그것의 프로그래밍 및삭제방법 | |
| US7728378B2 (en) | Nonvolatile semiconductor memory device, manufacturing method thereof and method of programming information into the memory device | |
| JP3001409B2 (ja) | ２層フローティングゲート構造のマルチビット対応セルを有する不揮発性メモリ及びそのプログラム／消去／読出方法 | |
| JP2928114B2 (ja) | 多層フローティングゲート構造のマルチビット対応セルを有する不揮発性メモリ及びそのプログラム方法 | |
| JP2846822B2 (ja) | ２層フローティングゲート構造のマルチビット対応セルを有する不揮発性メモリ及びそのプログラム方法 | |
| US7339226B2 (en) | Dual-level stacked flash memory cell with a MOSFET storage transistor | |
| KR20070104685A (ko) | 스플릿 게이트 멀티-비트 메모리 셀 | |
| US6355514B1 (en) | Dual bit isolation scheme for flash devices | |
| KR100445504B1 (ko) | 불휘발성 반도체 기억장치의 기록 및 소거방법 | |
| JP2944433B2 (ja) | ２層フローティングゲート構造のマルチビット対応セルを有する不揮発性メモリ及びそのプログラム方法 | |
| WO2004070730A1 (en) | A novel highly-integrated flash memory and mask rom array architecture |