JP3171122B2 - 半導体記憶装置および半導体記憶装置の情報読出方法 - Google Patents

半導体記憶装置および半導体記憶装置の情報読出方法

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JP3171122B2
JP3171122B2 JP25504596A JP25504596A JP3171122B2 JP 3171122 B2 JP3171122 B2 JP 3171122B2 JP 25504596 A JP25504596 A JP 25504596A JP 25504596 A JP25504596 A JP 25504596A JP 3171122 B2 JP3171122 B2 JP 3171122B2
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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、制御ゲートとチャ
ネル形成領域との間に蓄積電荷手段を具備する絶縁ゲー
ト型のメモリトランジスタを有する半導体記憶装置、及
びその情報読出方法に関する。
【０００２】
【従来の技術】制御ゲートにより、その直下の蓄積電荷
層への電荷注入及び放出等が電気的に制御されるＥＥＰ
ＲＯＭ(Electrically Erasable and Programmable ROM)
が、メモリトランジスタとして多用されている。このう
ち代表的なものでは、蓄積電荷層として導電性の浮遊ゲ
ートを有する絶縁ゲート電界効果型トランジスタ（以
下、“ＦＧ型メモリトランジスタ”と称する）が知られ
ている。図１２は、このＦＧ型メモリトランジスタの概
略断面図である。図中、符号１００は制御ゲート、１０
１は浮遊ゲート、１０２はゲート酸化膜、１０３はソー
ス領域、１０４はドレイン領域、１０５はシリコン基
板、１０６はチャネル形成領域をそれぞれ示す。
【０００３】図１３は、図１２に示すＦＧ型メモリトラ
ンジスタによるメモリアレイの構成例（ＮＯＲ型）を示
す図である。図中、符号Ｙ1 ，Ｙ2 ，…，Ｙn はビット
線、Ｘ1 ，Ｘ2 ，…，Ｘm はワード線、Ｍ11，Ｍ12，Ｍ
13，…，Ｍ1n，Ｍ21，Ｍ22，Ｍ23，…，Ｍm1，…は図１
２に示すＦＧ型メモイトランジスタ、をそれぞれ示して
いる。図１３に示すように、ワード線Ｘ1 ，Ｘ2 ，…，
Ｘm はビット線Ｙ1 ，Ｙ2 ，…，Ｙn と交差し、その交
点ぞれぞれにＦＧ型メモリトランジスタＭ11，Ｍ12，Ｍ
13，…，Ｍm1，…が一つずつ配置されている。そして、
各メモリトランジスタＭij(i=1〜m, j=1〜n)が配置され
た交点を成すワード線Ｘi に、当該メモリトランジスタ
Ｍijの制御ゲート１００が接続され、当該交点を成すビ
ット線Ｙj に、当該メモリトランジスタＭijのドレイン
領域１０４が接続されている。また、各メモリトランジ
スタＭijのソース領域１０３が接地されている。
【０００４】以下、このような構成を有し、配置，接続
されたＦＧ型メモリトランジスタについて、そのデータ
書き込み，消去および読出しの各動作を、図１３でメモ
リトランジスタＭ11が選択された場合を例として、説明
する。まず、データ書込みでは、選択されたメモリトラ
ンジスタＭ11が接続されたワード線Ｘ1 とビット線Ｙ1
について、ワード線Ｘ1 に例えば１２Ｖの高電圧が印加
され、ビット線Ｙ1 に例えば６Ｖの電圧が印加される。
また、非選択のワード線Ｘ2 ，…，Ｘm および非選択の
ビット線Ｙ2 ，…，Ｙn には、それぞれ０Ｖの電圧が印
加される。
【０００５】このようなバイアス条件下、選択されたＦ
Ｇ型メモリトランジスタＭ11では、ドレイン〜ソース間
に６Ｖの電圧が印加され、制御ゲート１００に高電圧
（１２Ｖ）が印加されることによって、チャネル形成領
域１０６にチャネルが形成される。このチャネルが形成
されると、ドレイン領域１０４からソース領域１０３に
向かって電流が流れる。電子は、電流と逆方向に電界に
より加速されながら流れ、その一部がドレイン領域１０
４近傍のピンチオフ領域で最も加速されて高エネルギー
電子（ＣＨＥ:Chanel Hot Electron）となり、これが正
の高電圧が印加された制御ゲート１００側に引きつけら
れ、酸化膜の電位障壁を越えて浮遊ゲート１０１へ注入
され、蓄積される。これにより、データが書き込まれ
る。浮遊ゲート１０１に電子が注入されると、ＦＧ型メ
モリトランジスタＭ11のしきい値電圧Ｖthが上昇する。
このとき、データ書込み後のメモリトランジスタＭ 11の
しきい値電圧Ｖthは、電子注入時の印加電圧のレベルお
よび時間によって制御される。
【０００６】これに対し、データ消去時は、書込み時と
同様、選択されたメモリトランジスタＭ11のドレイン領
域１０４に６Ｖ、ソース領域１０３に０Ｖの電圧が印加
され、データ書込時と逆にワード線Ｘ1 に負の電圧、例
えば−１２Ｖの電圧が印加される。このバイアス条件
下、データ消去は、蓄積電荷を浮遊ゲート１０１からド
レイン領域１０４側へ引き抜くことによって行われる。
すなわち、浮遊ゲート１０１とドレイン領域１０４との
オーバーラップ部分に高電圧（１８Ｖ）が印加されるの
で、この部分の薄い酸化膜を介してドレイン領域１０４
から浮遊ゲート１０１に向かってFowler-Nordheim トン
ネル電流（以下、“ＦＮトンネル電流”という）が流
れ、電子は、それと逆に流れて浮遊ゲート１０１中から
引き抜かれる。
【０００７】浮遊ゲート１０１から電子が引き抜かれる
と、メモリトランジスタＭ11のしきい値電圧Ｖthが降下
する。その降下幅は、電荷引抜き時の印加電圧のレベル
および時間に応じて制御される。
【０００８】以上のような電荷の注入と引抜きによっ
て、メモリアレイ全体では、メモリトランジスタのしき
い値電圧Ｖthが、所定基準レベルを境に、これより低い
レベルのデータ“０”に対応した分布と、高いレベルの
データ“１”に対応した分布とに分けられる。
【０００９】そして、データの読出しでは、データを読
出したいメモリトランジスタＭ11を選択する際、これが
接続されたワード線Ｘ1 に、例えば５Ｖの電圧を印加
し、ビット線Ｙ1 に例えば２Ｖのプルアップ電圧を印加
する。また、非選択のワード線Ｘ2 ，…，Ｘm および非
選択のビット線Ｙ2 ，…，Ｙn には、０Ｖの電圧を印加
する。
【００１０】このようなバイアス条件下で、選択された
メモリトランジスタＭ11において浮遊ゲート１０１に電
子が注入され、しきい値電圧Ｖthが高いレベル分布に属
しデータ書込み状態にある場合、制御ゲート１００の印
加電圧（５Ｖ）ではトランジスタＭ11が導通することが
できず、ビット線Ｙ1 に読出し電流が流れず、そのビッ
ト線Ｙ1 電位が２Ｖのプルアップ電圧のまま維持され
る。一方、選択されたメモリトランジスタＭ11が消去状
態で、その浮遊ゲートから電子が放出され、しきい値電
圧Ｖthが低いレベルの分布に属する場合、読出し時の制
御ゲート１００の印加電圧（５Ｖ）によってトランジス
タＭ11が導通し、ビット線Ｙ1 に読出し電流が流れ、そ
の電位がプルアップ電圧（２Ｖ）から降下し、例えば０
Ｖ近くなる。したがって、選択されたビット線の電位を
センスアンプによって検出すれば、選択されたメモリト
ランジスタの導通／非導通状態を検知でき、これにより
記憶データの“０”／“１”を読み出すことができる。
【００１１】一方、電荷蓄積層として酸化膜及び窒化膜
の界面トラップを利用したＭＮＯＳ(Metal-Nitride-Oxi
de Semiconductor) 型，ＭＯＮＯＳ(Metal-Oxide-Nitri
de-Oxide Semiconductor) 型のＥＥＰＲＯＭが知られて
いる。このＭＮＯＳ型およびＭＯＮＯＳ型のトランジス
タを、メモリトランジスタとして用いた場合、電荷トラ
ップ数が有限で蓄積電荷量が安定することからしきい値
電圧Ｖthのバラツキが小さい、薄いゲート酸化膜にピン
ホール等が存在しても蓄積電荷が抜けにくくチャージリ
テンション特性に優れるなど、ＦＧ型に対し優れた特長
を有している。
【００１２】また、同様の観点から、近年では、電荷蓄
積手段に完全な絶縁性物質ではないまでも、導電性が小
さい物質を利用した新たな形態のＥＥＰＲＯＭが登場し
ている。たとえば、ゲート酸化膜上に、例えばシリコン
からなる微小径導電体を多数散在させ、これを上から酸
化膜で覆って絶縁膜内に埋め込み、この微小径導電体を
電荷蓄積手段として利用するもの（以下、“微小径導電
体型”という）が提案されている。このような導電体、
即ち電荷蓄積手段は、面全体としての導電性をもたない
ものである。その他では、チャネル形成領域上に酸化セ
リウム等の絶縁膜を配し、この絶縁膜上に強誘電体膜と
制御ゲートとを積層させ、絶縁膜を電荷蓄積層として用
いるもの（以下、“強誘電体型”という）がある。この
強誘電型では、強誘電体膜の分極方向に応じて電荷を引
きつけたり放出するので、少なくとも電荷保持時には導
電性が著しく制限されることとなる。
【００１３】そして、例えばＭＯＮＯＳ型において、上
記特長を生かしてゲート酸化膜の薄膜化を図り、高速な
書き込み（現状では、１００ｎｍ程度）を可能として、
データ消去をランダムに行なうことができる一種のＤＲ
ＡＭ(Dynamic Random-AccessMemory)をＭＯＮＯＳ型ト
ランジスタで構成させるといった提案もされている（以
下、“ＤＲＡＭ型”という）。なお、この場合、蓄積電
荷量が小さいので増幅型セル(gain cell) とし、ゲート
酸化膜の薄膜化にともないチャージリテンション特性が
急激に劣化するので、記憶データの保持時間が有限とな
ると考えられる。
【００１４】このように、従来のＥＥＰＲＯＭを含み、
制御ゲート下の電荷蓄積手段を電気的に制御するタイプ
のメモリトランジスタは、種々なものが実現され、或い
は提案されている。なお、以下、前記ＰＧ型のＥＥＰＲ
ＯＭを“従来型”と称し、導電性を有しないか極めて小
さいＭＮＯＳ型，ＭＯＮＯＳ型，微小径導電体型、少な
くとも電荷保持時に導電性がない強誘電体型、並びにこ
れらをＤＲＡＭのように用いるＤＲＡＭ型を“新型”と
称することとする。
【００１５】
【発明が解決しようとする課題】この従来型および新型
のメモリトランジスタは、一般に、その蓄積できる電荷
量が多いか少ないかによって、トランジスタのしきい値
Ｖthが比較的に浅くエンハンスメントモードのみで動作
させるか、しきい値Ｖthを深くしてディプレッションモ
ードまで動作させて、電荷量に対するしきい値Ｖthのシ
フト量を大きくとる必要があるかが決められる。
【００１６】従来型（ＦＧ型）メモリトランジスタは、
電荷蓄積量が比較的に大きいので、エンハンスメントモ
ードのみで動作させることとしており、このため、図１
３に示し先に記述したように、このメモリトランジスタ
のみ具備する１Ｔｒ構成のメモリセルが一般に採用され
ている。
【００１７】しかし、このＦＧ型メモリトランジスタ
は、素子の微細化にともなって、ビット線の電圧印加
（先の記述では、６Ｖ）により、非選択トランジスタが
導通しやすくなり、このため余分な電流が非選択メモリ
トランジスタに流れて、書込み時の消費電流が増大する
といった第１の問題が生じてきた。
【００１８】この消費電流増大は、スタックゲート構造
における容量結合と密接に関係する。メモリトランジス
タは、図１２に示すように、各ゲート１００，１０１
間、および浮遊ゲート１０１と基板側の各領域１０３，
１０４，１０６との間が、寄生容量で結合されている。
非選択メモリトランジスタでは、一般に、制御ゲート１
００およびソース領域１０３が接地電位に落とされた状
態で、ドレイン領域１０４に、例えば６Ｖの電圧が印加
されるので、周囲との容量結合によって決められる浮遊
ゲート１０１の電位が上昇し、これがチャネルを形成す
る方向に作用する。素子寸法が比較的に大きなときは、
この電位上昇幅によってチャネルが形成されるまでには
至らず、電位上昇があっても問題とはならなかった。と
ころが、ゲート酸化膜の薄膜化が進むと、この面では各
寄生容量値が一斉に上がるであろうし、短ゲート長化の
面では、両ゲート１００，１０１間容量値、浮遊ゲート
１０１とチャネル形成領域１０６間の容量値等は下がる
方向にある。しかし、６Ｖが印加されるドレイン領域１
０４と浮遊ゲート１０１間の容量値については、電荷引
き抜き時のオーバラップ幅の確保が必要な一方で、他に
下がる要素がなく、このため、素子微細化にともなって
当該容量値が相対的に上昇して、結果として浮遊ゲート
１０１の電位上昇幅が大きくなり、非選択メモリトラン
ジスタが導通することとなっていた。
【００１９】具体的に、例えば図１３に示すメモリアレ
イにおいて、メモリトランジスタＭ 11にデータを書き込
む場合について説明する。仮に、ワード線Ｘ1 に１２Ｖ
を印加したまま、ビット線Ｙ1 の電位を０Ｖから次第に
上げていくとすると、選択したトランジスタＭ11には、
図１４に示すように、書込み電流ＩM11 が流れる。そし
て、ビット線Ｙ1 電位をある程度上昇させたところか
ら、上記した浮遊ゲート１０１の電位上昇によって、非
選択メモリトランジスタにもドレイン電流Ｉ D が流れ始
める。ここで、ビット線Ｙ1 に接続されたトランジスタ
のうち、Ｍ11以外のトランジスタＭ21，…，Ｍm1全てが
非選択と仮定すると、この非選択トランジスタＭ21，
…，Ｍm1を流れるドレイン電流の合計は、図示のように
ＩD ×（ｍ−１）と、かなり大きなものとなる。このた
め、ビット線Ｙ1 を流れる電流ＩY1は、図１５に示すよ
うに、先の書込み電流ＩM11 にＩD ×（ｍ−１）が重畳
されたものとなり、これはメモリの集積化が進むほど大
きな電流となるため、低消費電力化の面でも、また大き
なビット線の電流駆動能力が必要といった意味でも、重
要な解決課題となってきた。
【００２０】一方、メモリトランジスタのバラツキなど
が原因で、この消去後のしきい値電圧Ｖthを一定の範囲
内に正確に制御することは一般に困難であることから、
過剰消去などにより、消去されたメモリセルの一部がデ
プレッション状態になってしまうといった第２の問題が
あった。
【００２１】たとえば、図１２の例でメモリトランジス
タＭ11を選択し、その記憶データを読み出す場合、先に
記述したように、例えば、ワード線Ｘ1 に５Ｖの電圧を
印加し、ビット線Ｙ1 に２Ｖのプルアップ電圧を印加
し、他の非選択なワード線Ｘ2，…，Ｘm および非選択
なビット線Ｙ2 ，…，Ｙn には０Ｖの電圧を印加する。
このビット線Ｙ1 に接続された非選択メモリトランジス
タＭ21，…，Ｍm1に、過剰消去によってデプレッション
状態となるものがある場合、読み出し時に、その制御ゲ
ート１００に０Ｖの電圧が印加されるにもかかわらず、
チャネルが形成され、ドレイン領域１０４からソース領
域１０３に向かってリーク電流が流れる。このビット線
Ｙ1 に接続された非選択メモリトランジスタの中に、過
剰消去されたメモリトランジスタが多いと、それだけ当
該ビット線Ｙ1 に流れるリーク電流が大きくなり、印加
されたプルアップ電圧が降下して、場合によっては、セ
ンスアンプによる選択メモリトランジスタＭ11のしきい
値電圧Ｖthが検出ができなくなり、誤読み出しが生じる
ことがあった。
【００２２】このデータの誤読出しに関する第２の問題
は、メモリトランジスタがＦＧ型以外の、電荷蓄積層が
導電性を有しないか極めて小さいＭＮＯＳ型，ＭＯＮＯ
Ｓ型である場合、又は微小径導電体型もしくは強誘電体
型である場合、並びにこれらをＤＲＡＭのように用いる
ＤＲＡＭ型の場合では、更に深刻な問題である。なぜな
ら、これら新型のメモリトランジスタは、解決課題の冒
頭に記述したように、電荷蓄積量が余り大きくできず、
このためしきい値Ｖthを深くしてディプレッションモー
ドまで動作させて、電荷量に対するしきい値Ｖthのシフ
ト量を大きくとる必要があるからである。
【００２３】この問題が解決されなければ、従来のＦＧ
型で採用されている１Ｔｒのメモリアレイ構成を、この
新型のメモリトランジスタでそのまま踏襲することがで
きず、ＥＥＰＲＯＭで当初採用されていた２Ｔｒ構成を
採らざるを得なくなる。２Ｔｒ構成のメモリアレイで
は、非選択セルからの影響を遮断するためのセレクトト
ランジスタが、メモリトランジスタとビット線との間に
介在されていることから、セル面積が大きく高集積化に
適さず、先に記述したようなＤＲＡＭの置き換えまで視
野に入れているデバイスのセルアレイ構成としては、到
底採用できないものである。
【００２４】これに対して、最近、データ読出し時に、
非選択メモリトランジスタがｎ型の場合、その制御ゲー
トに負電圧を印加して、非選択メモリトランジスタを流
れる電流による誤読出しを防止するといった提案がなさ
れている。しかし、この方法は、ゲート絶縁膜が比較的
に厚い従来型のＦＧ型メモリトランジスタには適用でき
るものの、他の新型のメモリトランジスタについては、
ビット線に接続された何れかの記憶データが読み出され
るたびに、制御ゲートに負電圧を印加したのでは電荷が
抜けて記憶情報が減衰してしまう、いわゆるゲートディ
スターブが大きいため適用できなかった。
【００２５】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、非選択トランジスタの電荷蓄積
手段（特に、浮遊ゲート）の電位上昇に起因した電流の
増大を防止でき、またメモリトランジスタをディプレッ
ションモードで動作させる場合、ゲートディスターブお
よびセル面積の増大を引き起こすことなく、有効に情報
の誤読み出しを防止できる半導体記憶装置および情報読
出方法を提供することにある。
【００２６】
【課題を解決するための手段】上記目的を達成するた
め、本発明に係わる半導体記憶装置では、複数の記憶素
子が行列状に配置され、同一行の前記記憶素子のゲート
が共通のワード線に接続され、（行と列の何れか一方の
方向に隣り合う）前記記憶素子のソースが共通のソース
線に接続され、同一列の前記記憶素子のドレインが共通
のビット線に接続された半導体記憶装置であって、前記
ワード線信号の反転信号によって前記ソース線を駆動す
るソース線駆動手段を有することを特徴とする。
【００２７】前記ソース線駆動手段としては、例えば、
前記ソース線と基準電位線との間に、情報読出し時のみ
導通し、情報書込み時に非導通となるスイッチ手段と、
定電位降下手段とが直列に接続させることができる。ま
た、前記ソース線駆動手段を、入力ノードが前記ワード
線に接続され、出力ノードが前記ソース線に接続された
相補型半導体反転回路によって構成させることができ
る。
【００２８】具体的に、前記定電位降下手段を、接合型
ダイオードによって構成してもよい。また、前記定電位
降下手段を、ソースが接地されドレインとゲートとが接
続され、その接続点が前記スイッチ手段に接続された絶
縁ゲート型電界効果トランジスタによって構成すること
も可能である。
【００２９】本発明によれば、上記のように接続された
記憶素子のゲートが共通のワード線によって駆動され、
これら記憶素子のソースが同一行のワード線に印加され
た信号の反転信号が印加された共通のソース線によって
駆動される。また、同一列に配置された記憶素子のドレ
インが共通のビット線によって駆動される。書き込み時
には、選択されたワード線に高電圧が印加され、他のワ
ード線に基準電位が印加され、また、選択されたビット
線にも高電圧が印加され、他のビット線に基準電位が印
加される。本発明の前記ソース線駆動手段によって、選
択された行のソース線が基準電位で保持される一方、他
のソース線が電源電圧まで持ち上げられる。これによっ
て、ソースとドレイン間の印加電圧が低下し、またソー
スとゲート間の印加電圧が負側にシフトしたと同様な効
果が得られ、これによりチャネル形成がされ難くなり、
ドレインと浮遊ゲート間の容量結合による電流の発生が
抑制される。この作用は、基本的には読み出し時でも同
様であり、選択トランジスタのしきい値が過剰消去等に
よって低い場合でも、ソース線駆動手段によって、選択
された記憶素子が接続されたソース線が基準電位に保持
される一方、他のソース線が電源電圧に持ち上げられる
ため、非選択トランジスタのリーク電流の発生が抑制さ
れ、読み出しの誤動作が効果的に防止される。また、こ
の読出しの際、他のソース線が定電位降下手段によって
設定された定電圧に保持されるため、非選択メモリトラ
ンジスタの誤読み出しが防止されるほかに、読出し動作
の高速化を図ることができる。
【００３０】上記した本発明の作用・効果を奏するため
には、先の記述のようにワード線信号の反転信号に基づ
く必要は必ずしもなく、本質的には、チャネル形成領域
に対しソース領域を逆バイアスするによって同様な作用
・効果が得られる。すなわち、本発明を別の面で広く捉
えると、本半導体記憶装置は、ソース領域と、当該ソー
ス領域に接するチャネル形成領域と、当該チャネル形成
領域上に接し、電荷蓄積手段を含む中間層と、当該中間
層によって前記チャネル形成領域に対し絶縁されたゲー
ト電極と、を備えた複数の記憶素子を有する半導体記憶
装置であって、前記記憶素子の前記ゲート電極に対し選
択信号が印加されていないときは、前記チャネル形成領
域に対して前記ソース領域を逆バイアスする逆バイアス
手段が設けられていることを特徴とする。この逆バイア
スは、前記チャネル形成領域に電圧を印加してもよい
が、通常は前記逆バイアス手段による前記ソース領域へ
の所定電圧印加により達成される。
【００３１】本発明は、特に、電荷蓄積手段が導電性を
有しないか極めて小さいこと等によって、“ディプレッ
ションモードまで情報を書き込む”必要がある記憶素子
（例えば、ＭＯＮＯＳ型，ＭＮＯＳ型，前記小粒径導電
体型および前記強誘電体型、並びにこれらの前記ＤＲＡ
Ｍ型）に好適である。すなわち、この場合の前記電荷蓄
積手段は、少なくとも外部との間で電荷の移動がないと
きは、前記チャネル形成領域に対向した面全体としての
導電性をもたないことを他の特徴とする。
【００３２】
【発明の実施の形態】第１実施形態 図１は、本発明に係る半導体記憶装置の第１の実施形態
を示す回路図である。図１中、符号Ｙ1 ，Ｙ2 ，…，Ｙ
n はビット線、Ｘ1 ，Ｘ2 ，…，Ｘm はワード線、
Ｚ1 ，Ｚ2 ，…，Ｚm はソース線、Ｍ11，Ｍ12，Ｍ13，
…，Ｍ1n，…，Ｍ 21，Ｍ22，Ｍ23，…，Ｍm1…はメモリ
トランジスタ、ＩＮＶ1 ，ＩＮＶ2 ，…，ＩＮＶm はイ
ンバータ、ＰＴ1 ，ＰＴ2 ，…，ＰＴm はｐ型ＭＯＳト
ランジスタ、ＮＴ1 ，ＮＴ2 ，…，ＮＴm はｎ型ＭＯＳ
トランジスタをそれぞれ示す。
【００３３】図示のように、ワード線Ｘ1 ，Ｘ2 ，…，
Ｘm とソース線Ｚ1 ，Ｚ2 ，…，Ｚ m とが平行に配置さ
れ、これらの信号線はビット線Ｙ1 ，Ｙ2 ，…，Ｙn と
交差して配置されている。メモリトランジスタＭ11，Ｍ
12，Ｍ13，…，Ｍm1，…は、これらのワード線およびビ
ット線との各交点に一つずつ配置され、メモリアレイが
構成されている。
【００３４】また、同一行に配置されたメモリトランジ
スタＭ11，Ｍ12，Ｍ13，…，Ｍ1nのゲートがワード線Ｘ
1 に接続され、次行に配置されたメモリトランジスタＭ
21，Ｍ22，Ｍ23，…のゲートがワード線Ｘ2 に接続さ
れ、以下が同様な接続が繰り返されている。同じように
して同一列に配置されたメモリトランジスタＭ11，
Ｍ21，…，Ｍm1のドレインがビット線Ｙ1 に接続され、
次列に配置されたメモリトランジスタＭ 12，Ｍ22…のド
レインがビット線Ｙ2 に接続され、以下は同様な接続が
繰り返されている。さらに、メモリトランジスタＭ11，
Ｍ12，Ｍ13，…，Ｍ1nのソースがソース線Ｚ1 に接続さ
れ、次行のメモリトランジスタＭ21，Ｍ22，Ｍ23，…の
ソースがソース線Ｚ2 に接続され、以下は同様な接続が
繰り返されている。
【００３５】前記ｐ型ＭＯＳトランジスタＰＴ1 ，ＰＴ
2 ，…，ＰＴm と、前記ｎ型ＭＯＳトランジスタＮ
Ｔ1 ，ＮＴ2 ，…，ＮＴm とによって、インバータＩＮ
Ｖ1 ，ＩＮＶ2 ，…，ＩＮＶm が構成されている。すな
わち、ｐ型ＭＯＳトランジスタＰＴ1 のゲートとｎ型Ｍ
ＯＳトランジスタＮＴ1 のゲートが接続され、接続点が
インバータＩＮＶ1 の入力端子を構成し、ｐ型ＭＯＳト
ランジスタＰＴ1 のドレインとｎ型ＭＯＳトランジスタ
ＮＴ1 のドレインが接続され、接続点がインバータＩＮ
Ｖ1 の出力端子を構成する。さらにｐ型ＭＯＳトランジ
スタＰＴ1 のソースが電源電圧ＶCCの供給線に接続さ
れ、ｎ型ＭＯＳトランジスタＮＴ1 のソースが接地線に
接続されている。同様にして、次のｐ型ＭＯＳトランジ
スタＰＴ2 とｎ型ＭＯＳトランジスタＮＴ2 とによって
インバータＩＮＶ2 が構成され、電源電圧ＶCCの供給線
および接地線に接続されている。以下同様にして、メモ
リアレイの行数と同じ数のインバータが構成されてい
る。
【００３６】インバータＩＮＶ1 の入力端子がワード線
Ｘ1 に接続され、出力端子がソース線Ｚ1 に接続され、
インバータＩＮＶ2 の入力端子がワード線Ｘ2 に接続さ
れ、出力端子がソース線Ｚ2 に接続され、…、インバー
タＩＮＶm の入力端子がワード線Ｘm に接続され、出力
端子がソース線Ｚm に接続されている。
【００３７】このような接続状態においては、ワード線
にハイレベルの電圧が印加されたとき、当該ワード線に
接続されたインバータの出力端子の電位がローレベル、
例えば接地電位となり、それに接続されたソース線も接
地電位に保持される。また、ワード線にローレベルの電
圧が印加されたとき、当該ワード線に接続されたインバ
ータの出力端子の電位がハイレベル、例えば電源電圧Ｖ
CCレベルとなり、それに接続されたソース線も電源電圧
ＶCCに持ち上げられる。
【００３８】以下、上記のメモリアレイの構成におい
て、メモリトランジスタＭ11が選択された場合を例とし
て、書き込みおよび読み出し動作について説明する。ま
ず、書き込みでは、選択されたメモリトランジスタＭ11
の制御ゲートが接続されたワード線Ｘ1 に、例えば１２
Ｖの高電圧が印加され、そのドレインが接続されたビッ
ト線Ｙ1 に、例えば６Ｖの電圧が印加される。また、非
選択なワード線Ｘ2 ，…，Ｘm および非選択なビット線
Ｙ2 ，…，Ｙn には、０Ｖの電圧が印加される。
【００３９】このバイアス条件下、インバータＩＮＶ1
の入力端子に１２Ｖの高電圧が印加されるため、ｎ型Ｍ
ＯＳトランジスタＮＴ1 が導通状態となり、インバータ
ＩＮＶ1 の出力端子と、これに接続されたソース線Ｚ1
とが接地電位をとる。したがって、選択されたメモリト
ランジスタＭ11のドレイン領域〜ソース領域間には６Ｖ
の電圧が印加された状態で制御ゲートに１２Ｖの高電圧
が印加されていることから、チャネル形成領域にチャネ
ルが形成され、ドレイン領域からソース領域に向かって
電流が流れる。電子は、電流と逆の方向に電界に加速さ
れながら流れ、ドレイン領域近傍のピンチオフ領域で加
速された電子の一部が高エネルギ電子（ＣＨＥ）とな
り、これが制御ゲートの印加電圧に引きつけられて、浮
遊ゲートに捕獲され、蓄積される。
【００４０】一方、非選択なワード線Ｘ2 ，…，Ｘm に
０Ｖの電圧が印加され、これに接続されたインバータＩ
ＮＶ2 ，…，ＩＮＶm の入力端子に０Ｖの電圧が印加さ
れるため、ｎ型ＭＯＳトランジスタＮＴ2 ，…，ＮＴm
が非導通状態、ｐ型ＭＯＳトランジスタＰＴ2 ，…，Ｐ
Ｔm が導通状態となる。これによって、ソース線Ｚ2，
…，Ｚm が電源電圧ＶCCまでに引き上げられる。したが
って、選択されたメモリトランジスタＭ11が接続された
ビット線Ｙ1 に着目すると、非選択なメモリトランジス
タＭ21，…，Ｍm1のドレイン領域〜ソース領域間には十
分な電圧がかからない（例えば、ＶCC＝６Ｖとすれば、
両領域間の印加電圧は０Ｖ）。この結果、先に従来技術
の解決課題として指摘した浮遊ゲートの電位上昇による
電流が発生せず、このビット線Ｙ1 には、書込み電流以
外の余分な電流は流れない。
【００４１】次いで、同様にメモリトランジスタＭ11を
選択した場合を例として、読出し動作について説明す
る。読出し時では、メモリトランジスタＭ11の制御ゲー
トが接続されたワード線Ｘ 1 に、例えば５Ｖの電圧が印
加され、そのドレインが接続されたビット線Ｙ1 に、例
えば２Ｖのプルアップ電圧が印加される。また、非選択
なワード線Ｘ2 ，…，Ｘm および非選択なビット線
Ｙ2 ，…，Ｙn には、０Ｖの電圧が印加される。したが
って、前記した書込みの時と略同様に、インバータＩＮ
Ｖ1 の入力端子に５Ｖの高電圧が印加され、その出力端
子とソース線Ｚ1 とが接地電位をとる。また、他のイン
バータＩＮＶ2 ，…，ＩＮＶm では、インバータＩＮＶ
1 と電位関係が逆であり、ソース線Ｚ2 ，…，Ｚm は電
源電圧ＶCCまで引き上げられる。
【００４２】このように、非選択のメモリトランジスタ
Ｍ21，…，Ｍm1の制御ゲートに０Ｖの電圧が印加され、
ドレインに２Ｖのプルアップ電圧が印加された状態で、
ソースが電源電圧ＶCCまでに引き上げられるため、非選
択なメモリトランジスタＭ21，…，Ｍm1のドレイン領域
〜ソース領域間には十分な電圧がかからない（例えば、
ＶCC＝２Ｖとすれば、両領域間の印加電圧は０Ｖ）。よ
って、過剰消去によりデプレッション状態をとるメモリ
トランジスタが存在しても、導通状態にならず、この結
果、非選択メモリトランジスタによる読出し電流のリー
クパスがなく、読出し時にビット線Ｙ1 を流れる電流
は、純粋にメモリトランジスタＭ11のドレイン電流のみ
によって決められる。
【００４３】選択されたメモリトランジスタＭ11が書き
込まれた状態の場合、その浮遊ゲートに電子が注入され
しきい値電圧Ｖthが所定の基準レベル（通常、５Ｖ程
度）より高くなっているので、メモリトランジスタＭ11
は非導通状態のままとなり、ビット線Ｙ1 に読み出し電
流が流れず、ドレイン領域に印加された２Ｖのプルアッ
プ電圧がそのまま保持される。これに対し、選択された
メモリトランジスタＭ11が消去状態である場合、その浮
遊ゲートから電子が放出されてしきい値電圧Ｖth前記基
準レベルより低いので、メモリトランジスタＭ11が導通
状態となりドレイン領域からソース領域に向かって読出
し電流が流れ、この結果、ビット線Ｙ1 電位が前記プル
アップ電圧が降下し、例えば０Ｖ近くなる。
【００４４】このように選択されたメモリトランジスタ
の書込／消去状態に応じて、選択されたビット線電位が
変化するので、この電位変化をセンスアンプによって検
出することによって、書き込まれたデータが“０”であ
るか、“１”であるかを読み出すことができる。
【００４５】以上説明したように、本実施形態によれ
ば、書き込み時に、選択されたメモリトランジスタＭ11
が接続されたソース線Ｚ1 以外のソース線が電源電圧Ｖ
CCまでに持ち上げられるので、従来問題となっていたよ
うに、非選択のメモリトランジスタの浮遊ゲートの電位
上昇によって選択されたビット線Ｙ1 に大きな電流が流
れることなく、書込時の消費電流が必要最小限に抑制す
ることができる。同様な原理で、読み出し時において
は、選択されたソース線Ｚ1 以外のソース線が電源電圧
ＶCCに保持され、非選択メモリセルの過剰消去によるリ
ーク電流を抑制でき、この結果、誤読み出しを有効に防
止できる。
【００４６】第２実施形態 図２は、本発明に係る半導体記憶装置の第２の実施形態
を示す回路図である。なお、本実施形態の基本的な構成
は、上述した第１実施形態と略同様であり、重複する構
成は、同一符号を付して、その説明を省略する。本実施
形態のメモリアレイにおいて、各ソース線Ｚ1 ，Ｚ2 ，
…，Ｚm には、その第１実施形態でインバータが接続さ
れていたのと反対側の端に、それぞれスイッチングトラ
ンジスＳＷ1 ，ＳＷ2 ，…，ＳＷm と、ダイオード
Ｄ1 ，Ｄ2 ，…，Ｄm とが直列に接続されている。ま
た、スイッチングトランジスＳＷ1 ，ＳＷ2 ，…，ＳＷ
m の各ゲートは読み出し制御線ＲＥに接続され、ダイオ
ードＤ1，Ｄ2 ，…，Ｄm の各カソードは、接地線に接
続されている。
【００４７】上記スイッチングトランジスタＳＷ1 ，Ｓ
Ｗ2 ，…，ＳＷm は、例えばｎ型ＭＯＳトランジスタに
よって構成され、これらのＭＯＳトランジスタのゲート
に接続された制御線ＲＥによって、メモリアレイに対し
て読出し動作が行われるときのみ、読み出し制御線ＲＥ
にハイレベルの信号が印加され、スイッチングトランジ
スタＳＷ1 ，ＳＷ2 ，…，ＳＷm が導通状態に設定され
る。
【００４８】また、ダイオードＤ1 ，Ｄ2 ，…，Ｄ
m は、例えば接合型ダイオードによって構成され、これ
らのダイオードが順方向にバイアスされた場合、ダイオ
ードのＰＮ接合に常に一定の電圧降下が生じることとな
る。したがって、このような接続状態では、スイッチン
グトランジスタＳＷ1 ，ＳＷ2 ，…，ＳＷm が導通状態
になっているとき、ソース線Ｚ1 ，Ｚ2 ，…，Ｚmが常
に各ダイオードＤ1 ，Ｄ2 ，…，Ｄm によって生じた電
圧降下に相当する電位に保持される。また、スイッチン
グトランジスタＳＷ1 ，ＳＷ2 ，…，ＳＷmが非導通状
態になっているとき、ソース線Ｚ1 ，Ｚ2 ，…，Ｚm の
電位が、それぞれのソース線が接続され第１実施形態で
詳述したインバータの状態によって決められる。
【００４９】以下、このようなメモリアレイの構成にお
いて、書き込みおよび読み出し動作について説明する。
なお、書込み時および読出し時の基本的な動作は、先に
記述した第１実施形態と同様であることから、ここでは
メモリトランジスタＭ11が選択された場合を例として、
第１実施形態と異なる動作に重点をおいて説明する。ま
た、ソース線以外のバイアス条件も、第１実施形態と同
じであるとする。
【００５０】まず、書込みについてであるが、この書込
み時では、読み出し制御線ＲＥにローレベルの信号が印
加され、スイッチングトランジスタＳＷ1 ，ＳＷ2 ，
…，ＳＷm がすべて非導通状態になる。したがって、上
記したように、ソース線Ｚ1 ，Ｚ2 ，…，Ｚm の電位
は、それぞれのソース線が接続され第１実施形態で詳述
したインバータの状態によって決められる。すなわち、
選択されたワード線Ｘ1 がインバータＩＮＶ1 を介して
接続されたソース線Ｚ1 は、接地電位に落とされ、それ
以外の非選択なソース線Ｚ 2 ，…，Ｚm が電源電圧ＶCC
までに引き上げられる。このソース線のバイアス状態
は、とりもなおさず第１実施形態の場合と同じであり、
したがってメモリアレイに対する書込み動作も第１実施
形態と同じである。
【００５１】本第２実施形態に係わる半導体記憶装置の
動作が第１実施形態と大きく異なるなるのは、メモリセ
ルの読み出し動作である。この読出し時では、読み出し
制御線ＲＥにハイレベルの信号が印加され、スイッチン
グトランジスタＳＷ1 ，ＳＷ2 ，…，ＳＷm がすべて導
通状態に設定される。
【００５２】選択されたワード線Ｘ1 によって、インバ
ータＩＮＶ1 の入力端子に５Ｖの電圧が印加されるた
め、インバータＩＮＶ1 を構成するｎ型ＭＯＳトランジ
スタＮＴ1 が導通状態となり、インバータＩＮＶ1 の出
力端子に接続されたソース線Ｚ 1 が接地される。したが
って、スイッチングトランジスタＳＷ1 が導通していて
も、ダイオードＤ1 のＰＮ接合にはバイアスが印加され
ず、ソース線Ｚ1 は接地電位のままである。これに対
し、非選択ワード線側では、上記選択ワード線Ｘ1 と電
位関係が逆となり、ソース線Ｚ2 ，…，Ｚm が電源電圧
ＶCC側に接続され、しかもスイッチングトランジスタＳ
Ｗ2 ，…，ＳＷm が開いているので、ダイオードＤ2 ，
…，Ｄ m は順方向にバイアスされ電流が流れて、これら
のダイオードのＰＮ接合に一定の電圧降下が生じる。し
たがって、ソース線Ｚ2 ，…，Ｚm は一定の電位に保持
される。
【００５３】このように、インバータＩＮＶ2 ，…，Ｉ
ＮＶm およびダイオードＤ2 ，…，Ｄm の働きにより、
非選択メモリトランジスタＭ21，…，Ｍm1の特性（例え
ば、しきい値電圧Ｖth）がメモリアレイ内でばらついて
いていても、本実施形態では、書込み時と読出し時に最
適なバイアス設定が可能なため、書込み時の電流増加と
読出し時の誤動作が有効に防止できる。さらに、本実施
形態によれば、ソース線が読み出し時にのみ導通するス
イッチングトランジスタと定電位降下手段としてのダイ
オードを介して接地されるため、読み出し時に選択され
たメモリセルが接続されたソース線が速やかに接地電位
に引き下げられ、読み出し時動作速度の劣化を防止でき
る効果がある。
【００５４】第３実施形態 図３は、本発明に係る半導体記憶装置の第３の実施形態
を示す回路図である。なお、本実施形態は、図２に示す
第２実施形態と比べると、メモリセルの配置状態が同様
であり、メモリセルのソースが接続されたソース線の構
成のみが異なる。従って、第１実施形態および第２実施
形態と重複する構成は、同一符号を付し、その説明を省
略する。
【００５５】図３に示すように、本実施形態では、第２
実施形態のダイオードＤ1 ，Ｄ2 ，…，Ｄm に代えて、
ダイオード接続されたｎ型ＭＯＳトランジスタＴr1，Ｔ
r2，…，Ｔrmが、各ソース線に接続されている。このｎ
型ＭＯＳトランジスタＴr1，Ｔr2，…，Ｔrmの働きも、
第２実施形態のダイオードＤ1 ，Ｄ2 ，…，Ｄm と同じ
である。
【００５６】上記の構成において、実施形態における書
込みおよび読出し動作は、前記した第２実施形態の動作
とほぼ同様であり、その詳細について、説明を省略す
る。また、本実施形態の奏する効果も、第２実施形態と
ほぼ同様である。すなわち、書込み時の消費電流を低減
でき、読出し時のリーク電流による誤読み出しを有効に
防止できるほか、読出し時に、選択されたメモリトラン
ジスタのソース領域が接続されたソース線が速やかに接
地電位ＧＮＤまでに引き下げられ、読出し時動作速度の
劣化を防止できる効果がある。
【００５７】第４実施形態 上述してきた第１から第３の実施形態は、各メモリトラ
ンジスタのソース領域が接続されたソース線を、ワード
線信号の反転信号を利用して電位上昇させている。この
場合、図１〜３に限定されず、即ちソース線の配線はワ
ード線と平行方向ではなく、ソース線をビット線方向に
配置させてもよい。しかし、ソース線をビット線方向に
配置したのでは、実際は、同じパターンが繰り返されて
いるメモリアレイ内にインバータを所々配置させる必要
があり、これではメモリアレイ内に無駄なスペースがで
きて効率的なパターン設計が難しくなる場合があると考
えられる。
【００５８】本第４実施形態は、本発明を本質的にかつ
広く捉え、上記本質的でない制約が必ずしも要らないこ
とを示すものである。図４は、本実施形態の半導体記憶
装置の回路・ブロック図である。図４に示すように、ワ
ード線Ｘm ，Ｘm+1 はビット線Ｙn ，Ｙn+1 と交差し、
その交点ぞれぞれにメモリトランジスタＭm,n ，Ｍ
m+1,n ，Ｍm,n+1 ，Ｍm+1,n+ 1 が一つずつ配置されてい
る。そして、各メモリトランジスタＭm,n ，Ｍm+1,n，
Ｍm,n+1 ，Ｍm+1,n+1 が配置された交点を成すワード線
に、当該メモリトランジスタのゲートが接続され、当該
交点を成すビット線に、当該メモリトランジスタのドレ
イン領域が接続されている。
【００５９】また、ビット線Ｙn ，Ｙn+1 と略平行な方
向に、ソース線Ｚn ，Ｚn+1 が配置されている。各ソー
ス線Ｚn ，Ｚn+1 によって、互いに列方向に隣接するメ
モリトランジスタ（例えば、Ｍm,n とＭm+1,n 、Ｍ
m,n+1 とＭm+1,n+1 ）について、その各ソース領域が接
続されている。なお、図４では、メモリトランジスタ４
個の接続関係を示したが、実際は、同様な接続関係で、
メモリトランジスタが行列状に多数繰り返し配置されて
いる。
【００６０】本実施形態では、このソース線Ｚn ，Ｚ
n+1 に逆バイアス回路１が接続されている。この逆バイ
アス回路１によって、後述するように、各メモリトラン
ジスタＭm,n ，Ｍm+1,n ，Ｍm,n+1 ，Ｍm+1,n+1 のチャ
ネル形成領域に対し、ソース領域が逆バイアスされる。
【００６１】図５は、各メモリトランジスタＭm,n ，Ｍ
m+1,n ，Ｍm,n+1 ，Ｍm+1,n+1 の一例として、ＭＯＮＯ
Ｓ型ＥＥＰＲＯＭの概略断面構造図である。図中、符号
２は、シリコンウェーハ等から構成される半導体基板、
３はｐ型不純物が導入されたｐウェル、４はｎ型不純物
が比較的に高濃度で導入されたソース領域、５は同様に
ｎ型不純物が比較的に高濃度で導入されたドレイン領
域、６は酸化シリコン等から構成されるゲート絶縁膜、
７は窒化シリコン等から構成される中間窒化膜、８は酸
化シリコン等から構成されるトップ酸化膜、９はゲート
電極、１０はサイドウォールをそれぞれ示す。また、３
ａは、ｐウェル３の、特にソース領域４とドレイン領域
５に挟まれた表面部分をなすチャネル形成領域である。
なお、図では、層間絶縁膜を介して積層される配線層等
は省略されている。
【００６２】このＭＯＮＯＳ型ＥＥＰＲＯＭでは、ゲー
ト絶縁膜６，中間窒化膜７およびトップ酸化膜８によっ
て、本発明の“中間層”が構成される。また、中間窒化
膜７内、または中間窒化膜７内とトップ酸化膜８の界面
で電荷がトラップされることから、これら中間窒化膜７
およびトップ酸化膜８によって、本発明の“電荷蓄積手
段”が構成される。このように、ＭＯＮＯＳ型ＥＥＰＲ
ＯＭでは、絶縁膜によって電荷蓄積手段が構成され、そ
の電荷トラップが有限なため蓄積できる電荷量が限ら
れ、一般に、導電型電極を用いるＦＧ型に比べると電荷
蓄積量が小さい。
【００６３】このため、この種のメモリトランジスタで
は、２値の記憶データを誤りなく書き込み読み出すため
に、しきい値Ｖthのシフト量を大きくとる必要があり、
このためディプレッションモードまで書込みが行なわれ
る。
【００６４】次いで、本発明の逆バイアス回路１の作用
を、説明する。一般に、トランジスタにおいて、チャネ
ル形成領域に対してソース領域を逆バイアスする（即
ち、チャネル形成領域とソース領域間のｐｎ接合を逆バ
イアスする）と、ソース領域からみたゲートしきい値電
圧Ｖthは、エンハンスメント方向に変化する。たとえ
ば、図５において具体的に説明すると、チャネル形成領
域３ａがｐ型でソース領域４がｎ型なので、これを逆バ
イアスするとは、例えばソース領域４の電位を相対的に
高くするか、チャネル形成領域３ａの電位を相対的に低
くすることを意味するが、このような逆バイアスによっ
てしきい値電圧Ｖthが高い方向に変化することとなる。
【００６５】この変化の係数をγとすると、チャネル形
成領域を基準にしたソース領域の電圧Ｖs に対して、ゲ
ートしきい値電圧Ｖthは、次式（１）のように表わすこ
とができる。 Ｖth＝Ｖth(0) ＋Ｖs ＋γＶs X …（１） ここで、Ｖth(0) はソース領域の電位を０Ｖとした場合
のゲートしきい値電圧、γＶs X は基板効果を示す項
で、ｘは１／２に近い係数である。
【００６６】したがって、Ｖth(0) がディプレッション
（ｎ型チャネルに対して、負）のとき、次式（２）を満
たすＶs をチャネル形成領とソース領域間に印加すれ
ば、チャネル形成領域からみたゲートしきい値電圧Ｖth
は、エンハンスメント（ｎ型チャネルに対しては、正）
となる。 ｜Ｖth(0) ｜＜Ｖs ＋γＶs X …（２） すなわち、図５においては、ソース領域４の電位を０Ｖ
とした場合のゲートしきい値電圧Ｖth(0) が負でディプ
レッショントランジスタである場合にあっても、上記式
（２）を満たすＶs をチャネル形成領域３ａを基準にソ
ース領域４に印加するか、ソース領域４を基準にチャネ
ル形成領域３ａに−Ｖs を印加することによって、当該
ディプレッショントランジスタを、エンハンスメント動
作モードに遷移させることができる。
【００６７】以下、図４に例示する逆バイアス回路１で
は、メモリトランジスタＭm,n ，Ｍ m+1,n ，Ｍm,n+1 ，
Ｍm+1,n+1 のうち、非選択なメモリトランジスタが接続
されたソース線に正の所定電圧を印加するものとする。
この印加電圧は、上述したように、Ｖs がチャネル形成
領域３ａを基準にソース領域４に相対的に印加されるよ
うな値に設定される。たとえば、ｐウェル３内で電圧が
ほぼ一様に印加でき、ソース線の電圧ドロップが無視で
きると仮定すれば、この印加電圧は、その値がｐウェル
３の固定電位にＶs を加算したものとなる。
【００６８】図６は、具体的なセルパターンの設計例を
示すメモリセルの平面図である。また、図７は、図６の
II−II線に沿った概略断面図である。図６に示すよう
に、ｐ型の半導体基板２には、逆導電型のｎウェル１２
が形成されて、その中に前記ｐウェル３が形成されてい
る。図６のセルパターン図では、まず、図７には現れな
いが、ｐウェル３の表面に縦帯状のＬＯＣＯＳが等間隔
で配置されており、これによりＬＯＣＯＳ間隔内に能動
領域が形成されている。
【００６９】この能動領域に対し直交するように、各ワ
ード線Ｘm-2 ，Ｘm-1 ，Ｘm ，Ｘm+ 1 が等間隔で配線さ
れている。このワード線の構造は、図５に示し先に説明
したように、下層側からゲート酸化膜６，中間窒化膜
７，トップ酸化膜およびゲート電極９の積層膜で構成さ
れている。各ワード線Ｘm-2 ，Ｘm-1 ，Ｘm ，Ｘm+1 の
間隔内の能動領域には、ｎ型不純物が高濃度に導入され
て、ソース領域４とドレイン領域５とが交互に形成され
ている。このソース領域４とドレイン領域５は、その大
きさが、図６の横方向にはＬＯＣＯＳ間隔のみ規定さ
れ、図６の縦方向にはワード線間隔のみで規定される。
したがって、ソース領域４とドレイン領域５の大きさと
配置のバラツキに関し、マスク合わせの誤差が殆ど導入
されないことから、極めて均一に形成できる。
【００７０】各ワード線Ｘm-2 ，Ｘm-1 ，Ｘm ，Ｘm+1
の周囲は、サイドウォールと第１の層間絶縁膜とで被膜
されている。サイドウォールを形成するだけで、ソース
領域４とドレイン領域５とに対し、ビット線接続用のコ
ンタクト孔とソース線接続用のコンタクト孔とが、マス
ク不要で、しかも２度のセルフアラインコンタクト技術
を同時に転用しながら形成される。したがって、先に述
べたようにソース領域４とドレイン領域５の大きさや配
置が均一な上に、これに対して２次元的に自己整合して
形成されるコンタクト孔の大きさもも極めて均一であ
り、またソース領域４とドレイン領域５の面積に対しほ
ぼ最大限の大きさを有している。
【００７１】その上に配線されているソース線Ｚn-1 ，
Ｚn ，Ｚn+1 は、ドレイン領域５を避けながらＬＯＣＯ
Ｓ上とソース領域４上に蛇行して配置され、上記ソース
線接続用のコンタクト孔を介して、各ソース領域４に接
続されている。また、その上には、第２の層間絶縁膜を
介して、ビット線Ｙn-1 ，Ｙn ，Ｙn+ 1 が等間隔で配線
されている。このビット線Ｙn-1 ，Ｙn ，Ｙn+1 は、能
動領域上方に位置し、ビット線接続用のコンタクト孔を
介して、各ドレイン領域５に接続されている。
【００７２】このセルパターンでは、上記したように、
ソース領域４とドレイン領域５の形成にマスク合わせの
影響を受けにくく、また、ビット線接続用のコンタクト
孔とソース線接続用のコンタクト孔が、２度のセルフア
ライン技術を一括転用して形成されることから、コンタ
クト孔がセル面積縮小の制約要素とならず、ウェーハプ
ロセス限界の最小線幅ｆでソース線等が配線でき、しか
も無駄なスペースが殆どない（ＬＯＣＯＳ幅さえ、ソー
ス線の退避幅として必要）ことから、（１＋２1/2 ）2
ｆ2 （ｆは最小線幅ｆ）に近い小さなセル面積が実現で
きる。
【００７３】このような構成のメモリアレイについて、
その書込み，消去および読出し動作は、ディプレッショ
ンモードまで書込まれるといった限定がある以外、基本
的には、第１実施形態の場合と同様である。ただし、本
実施形態のように電荷蓄積層が導電性がないか極めて小
さい場合にはあっては、電荷蓄積層内で電荷の移動が殆
どできないことから、チャネル形成面の全面で、ＦＮト
ンネリング（または、ダイレクトトンネリング）によ
り、電荷の注入と引く抜きが行なわれる。
【００７４】以下、このセルパターンに対し、図４の逆
バイアス回路１を用いて行なう書込み，消去および読出
し動作について、メモリトランジスタＭm,n が選択され
た場合を例として、簡単に説明する。書込み時には、ｐ
ウェル３とｎウェル１２には０Ｖの電圧を印加してお
く。また、非選択なメモリトランジスタについて、その
ビット線とソース線には３Ｖの電圧を印加しておく。こ
の状態で、選択されたメモリトランジスタＭm,n につい
て、そのワード線Ｘ m （ゲート電極９）に電源電圧ＶDD
+ （約９Ｖ）が印加され、ビット線Ｙn （ドレイン領域
５）とソース線Ｚn に０Ｖの電圧が印加される。このバ
イアス条件下では、電荷（この場合、電子）がゲート酸
化膜１１を介して前記電荷蓄積層７，８に注入され、そ
の電荷トラップに蓄積される。これによって、選択され
たメモリトランジスタＭm,n のゲートしきい値電圧Ｖth
が、高い分布側のゲートしきい値電圧Ｖth+ （以下、エ
ンハンスメントＶthという）をとり、例えば約１Ｖ程度
となる。
【００７５】また、消去は、例えばブロック単位で一括
して行なわれる。すなわち、当該ブロックのセル全体に
対し、その各ワード線（ゲート電極９）に０電位が印加
され、その各ビット線（ドレイン領域５），ｐウェル
３，ｎウェル１２，に電源電圧ＶDD - （約７Ｖ）が印加
される。これによって、蓄積電荷が一斉にウェル３，１
２側に引き抜かれ、この結果、当該ブロックのセル内で
全てのメモリトランジスタのゲートしきい値電圧Ｖth
が、低い分布側のゲートしきい値電圧Ｖth- （以下、デ
ィプレッションＶthという）をとり、その値は、例えば
約−１Ｖ程度となる。
【００７６】一方、読出しに先立って、チャネル形成領
域３ａからみたソース領域４の電位が所定のＶS となる
ように、例えば前記逆バイアス回路１によって全てのソ
ース線に電圧（例えば、１．５Ｖ）を印加しておく。こ
のＶS の印加により、チャネル形成領域３ａからみたデ
ィプレッションＶthは、０．７〜０．８程度へエンハン
スメント側へ遷移している。
【００７７】読出し時には、非選択なメモリセルのワー
ド線には０Ｖの電圧が印加される。また、選択されたメ
モリトランジスタＭm,n について、そのワード線Ｘ
m （ゲート電極９）には１．５〜２．５Ｖが印加され、
そのビット線Ｙn （ドレイン領域５）に所定の低電圧が
印加される。さらに、選択されたメモリトランジスタＭ
m,n のソース線Ｚn のみがチャネル形成領域３ａに対し
て無バイアス（例えば、０Ｖ）となるように電位が負側
に切り替えらる。このバイアス条件下、非選択メモリセ
ルにおいては、そのチャネル形成領域３ａからみたディ
プレッションＶthが０．７〜０．８Ｖ程度と高いので、
そのメモリトランジスタが非導通のままで、非選択セル
からビット線へ電流が流れることがない。一方、選択メ
モリセルにあっては、そのチャネル形成領域３ａからみ
たディプレッションＶthが０．７〜０．８Ｖ程度、チャ
ネル形成領域３ａからみたエンハンスメントＶthが２．
７〜２．８Ｖであり、そのワード線Ｘm （ゲート電極
９）には１．５〜２．５Ｖが印加されていることから、
ディプレッション側へ書き込まれていたセルからは十分
に大きな読出し電流がながれ、エンハンスメント側へ書
き込まれていたセルからはサブしきい値電流以下の僅か
な電流しか流れない。したがって、選択されたセルに関
しては，明確にデータ“１”／“０”の判定が可能であ
る。
【００７８】本発明、上記実施形態に限定されず、種々
の変形が可能である。たとえば、図９に示すように、ソ
ース線の配線方向は、図４限定されず、第１実施形態等
と同様にワード線と平行に配線することができる。
【００７９】また、本発明が好適に実施できるトランジ
スタの種類としては、ゲート電極下に電荷蓄積手段を有
し、このゲート電極による電荷量の制御が電気的に行な
える絶縁ゲート型トランジスタであれば、種々なものが
適用できる。たとえば、図１０に示すように、電荷蓄積
手段として例えばシリコン製の無数の小粒径導電体１３
を絶縁膜中に埋め込んだトランジスタがある。また、図
１１に示すように、チャネル形成領域３ａ上に接する電
荷蓄積手段としての絶縁膜１４と、その絶縁膜１４上で
前記ゲート電極９との間に位置する強誘電体膜１５とを
有するトランジスタが好適である。なお、これらの書込
時間が長く従来からＲＯＭ用デバイスとして用いられて
いるが、ゲート酸化膜の薄膜化等によって書込時間を短
くし、ＤＲＡＭ等のＲＡＭ用デバイスとして用いること
も可能である。
【００８０】このように、本発明が好適なトランジスタ
の種類として、特に好適なものは、電荷蓄積手段が導電
性を有しないか極めて小さいものを挙げることができる
のは、以下の理由による。本発明の半導体記憶装置およ
びデータ読出し方法は、先に記述した従来法に比べ、必
ずしも負電圧を発生する回路を必要とせず、簡単な制御
法である。しかし、例えば、浮遊ゲート等、電荷蓄積手
段がチャネル形成領域に対向した平面全体としての導電
性を常に有している場合、ソース領域と浮遊ゲート間に
Ｖs に起因する電圧が印加され、この電圧により、浮遊
ゲートに蓄積された電荷がソース領域にリークするの
で、非選択時の蓄積電荷の減衰（ディスターブ）が心配
される。ところが、電荷蓄積手段が、絶縁された無数の
小粒径導電体，多層絶縁膜または強誘電体膜の分極方向
に応じて電荷の自由移動が制限されている絶縁膜などか
ら構成され、チャネル形成領域に対向した平面全体とし
ての導電性を有しないか極めて小さいものである場合に
あっては、上記ディスターブが格段に起こり難い。なぜ
なら、これら電荷蓄積手段内では、平面方向に電荷が自
由に移動できないので、電荷が減衰するのはソース領域
近傍のごく一部に限られるからである。しかも、Ｖs の
印加によってソース領域が正電位ならば、その近傍の電
荷蓄積手段内の負電荷（電子）は引き出される方向にあ
ることから、当該ソース領域近傍の電荷蓄積手段に対向
するチャネルはディプレッション方向となり、従って読
出し電流を減少させる方向には働かず、悪影響は最小に
抑えられる。
【００８１】以上の観点から、特に電荷蓄積手段の面方
向の導電性を有しないか極めて小さい場合、非選択セル
のゲート電極とチャネル形成領域との間の印加電圧を０
Ｖ付近に設定することが可能となり、これにより非選択
セルのゲートディスターブが起こらないようにして、選
択セルからデータを読み出すことが可能となる。
【００８２】
【発明の効果】以上説明したように、本発明の半導体記
憶装置によれば、非選択トランジスタの電荷蓄積手段
（特に、浮遊ゲート）の電位上昇に起因した電流の増大
を防止でき、またメモリトランジスタをディプレッショ
ンモードで動作させる場合、ゲートディスターブおよび
セル面積の増大を引き起こすことなく、情報の誤読み出
しを有効に防止できる半導体記憶装置および情報読出方
法を提供することができる。
【００８３】とくに、制御ゲート下の電荷蓄積手段が面
方向の導電性を有しないか極めて小さいタイプの不揮発
性デバイスを、１Ｔｒセル構成のＤＲＡＭ用メモリデバ
イスとして適用する際に、本発明によって、非選択セル
のゲートディスターブおよびリークを防ぎながら情報を
確実に読み出すことが可能となる。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係わる半導体記憶装置
のメモリアレイの回路図である。
【図２】本発明の第２実施形態に係わる半導体記憶装置
のメモリアレイの回路図である。
【図３】本発明の第３実施形態に係わる半導体記憶装置
のメモリアレイの回路図である。
【図４】本発明の第４実施形態に係わる半導体記憶装置
のメモリアレイの回路図である。
【図５】図４のメモリアレイを構成するメモリトランジ
スタの概略構成を示す略断面図である。
【図６】本発明に好適なメモリアレイの設計例を示すレ
イアウトパターン図である。
【図７】図６のII−II線に沿った概略断面図である。
【図８】図４と等価な、図６のメモリアレイの回路図で
ある。
【図９】図４の変形例として、ソース線をワード線方向
に配置した場合である。
【図１０】本発明に好適なメモリトランジスタの他の構
成例を示す概略断面図である。
【図１１】本発明に好適なメモリトランジスタの、更に
他の構成例を示す概略断面図である。
【図１２】従来の浮遊ゲート型デバイスについて、その
問題点を説明するための説明図である。
【図１３】従来の半導体記憶装置のメモリアレイの回路
図である。
【図１４】図１３の半導体記憶装置において、書込み電
流と非選択セル電流を示す図である。
【図１５】図１３の半導体記憶装置において、書込み時
のビット線電流を示す図である。
【符号の説明】
１…逆バイアス回路（逆バイアス手段）、２…半導体基
板、３…ｐウェル、３ａ…チャネル形成領域、４…ソー
ス領域、５…ドレイン領域、６…ゲート酸化膜、７…中
間窒化膜（電荷蓄積手段）、８…トップ酸化膜（電荷蓄
積手段）、９…ゲート電極、１０…サイドウォール、１
１…中間層、１２…ｎウェル、１３…小粒径導電体（電
荷蓄積手段）、１４…絶縁膜（電荷蓄積手段）、１５…
強誘電体膜、Ｘm 等…ワード線、Ｙn 等…ビット線、Ｚ
m ，Ｚn 等…ソース線、Ｄ1 等…ダイオード（定電位降
下手段）、Ｔr1等…トランジスタ、ＩＮＶ1 等…インバ
ータ（相補型半導体反転回路）、ＰＴ1 等…ｐ型ＭＯＳ
トランジスタ、ＮＴ1 等…ｎ型ＭＯＳトランジスタ、Ｓ
Ｗ1 等…スイッチングトランジスタ、Ｍm,n 等…メモリ
トランジスタ（記憶素子）、ＲＥ…読み出し制御線、Ｖ
CC…電源電圧、ＧＮＤ…接地電位。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平８−106791（ＪＰ，Ａ) 特開 平５−129629（ＪＰ，Ａ) 特開 平６−349288（ＪＰ，Ａ) 特開 平４−243096（ＪＰ，Ａ) 舛岡 富士雄 編集，「フラッシュメ モリ技術ハンドブック」，第１版，株式 会社サイエンスフォーラム，1993年８月 15日，ｐ．17−19 (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 16/00 - 16/34

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項１】複数の記憶素子が行列状に配置され、同一
    行の前記記憶素子のゲートが共通のワード線に接続さ
    れ、前記記憶素子のソースが共通のソース線に接続さ
    れ、同一列の前記記憶素子のドレインが共通のビット線
    に接続された半導体記憶装置であって、 前記ワード線信号の反転信号によって前記ソース線を駆
    動するソース線駆動手段を有し、 前記ソース線と基準電位線との間に、情報の読み出し時
    に導通し書き込み時に非導通となるスイッチ手段と、定
    電位降下手段とが直列に接続されている半導体記憶装
    置。
  2. 【請求項２】前記記憶素子のソースが、行と列の何れか
    一方の方向に隣り合う請求項１に記載の半導体記憶装
    置。
  3. 【請求項３】前記ソース線駆動手段は、入力ノードが前
    記ワード線に接続され、出力ノードが前記ソース線に接
    続された相補型半導体反転回路によって構成されている
    請求項１に記載の半導体記憶装置。
  4. 【請求項４】前記定電位降下手段は、接合型ダイオード
    によって構成されている請求項１に記載の半導体記憶装
    置。
  5. 【請求項５】前記定電位降下手段は、ソースが前記基準
    電位線に接続され、ドレインとゲートとが接続され、そ
    の接続点が前記スイッチ手段に接続された絶縁ゲート電
    界効果トランジスタによって構成されている請求項１に
    記載の半導体記憶装置。
  6. 【請求項６】前記記憶素子は、浮遊ゲートを有する絶縁
    ゲート電界効果トランジスタによって構成されている請
    求項１に記載の半導体記憶装置。
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