KR0135247B1 - 플래쉬 메모리 셀 및 그 제조 방법 - Google Patents

플래쉬 메모리 셀 및 그 제조 방법

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Abstract

본 발명은 반도체 기판상에 소정의 크기로 형성된 다층절연막(34), 상기 다층절연막(34)상에 형성된 제1게이트(35), 상기 제1게이트(35) 측벽 하부 일측의 웰(31)에 일정깊이로 형성된 드레인(33), 상기 제1게이트(35) 측벽 하부 타측으로부터 일정간격 떨어진 웰(31)에 일정깊이로 형성된 소오스(32), 상기 제1게이트(35)와 절연되며 제1게이트(35) 및 다층절연막(34)을 감싸고 소오스(32) 및 드레인(33)을 덮도록 형성된 제2게이트(37)를 포함하며 구성되는 것을 특지응로 하는 플래쉬 메모리 셀에 관한 것으로, 저전압에서 프로그램 및 소거가 가능하고 저전력을 필요로 하기 때문에 단일 전원화 및 저전력화가 용이하며, 저전압과 채널 소거 방식을 활용하기 때문에 프로그램 및 소거 반복회수를 현격히 증가시킨다. 또한 과소거 문제가 없기 때문에 소거 속도가 빠르며, 제조시 단차가 낮기 때문에 공정 난이도가 적고, 저전압을 사용하기 때문에 주변회로설계가 간편해지고 칩 크기(Chip Size)를 작게하는 효과를 가져온다.

Description

플래쉬 메모리 셀 및 그 제조 방법
제1도는 종래의 적층형 게이트 구조를 갖는 플래쉬 메모리 셀 단면도.
제2도는 종래의 스플릿 게이트 구조를 갖는 플래쉬 메모리 셀 단면도.
제3도는 본 발명의 플래쉬 메모리 셀 단면도.
제4도는 본 발명의 플래쉬 메모리 셀을 이용한 셀 어레이(Cell Array) 구성 레이아웃.
제5도는 제4도의 셀 어레이의 등가 회로도.
제6도는 제5도 회로의 동작 일실시예를 나타내는 도표.
제7a도 내지 제7e도는 본 발명에 따른 플래쉬 메모리 셀의 워드라인 방향 제조 단면도.
제8a도 내지 제8e도는 본 발명에 따른 플래쉬 메모리 셀의 비트라인 방향 제조 단면도.
* 도면의 주요부분에 대한 부호의 설명
71, 81 : P-웰 82 : 필드산화막
73, 83 : ONO막 74, 84 : 제1폴리실리콘막
75, 85 : 감광막 76 : 매립된(buried)N+
77, 87 : 실리콘질화막 78, 88 : 제2폴리실리콘막
본 발명은 전기적으로 정보의 기록 및 소거가 가능한 비휘발성 기억 소자인 플래쉬 메모리 셀 및 그 제조 방법에 관한 것이다.
종래의 플래쉬 메모리 셀를 제1도 및 제2도를 통하여 살펴보면, 먼저, 제1도는 적층형 게이트 구조를 갖는 플래쉬 메모리 셀을 나타내는 것으로, 도면에서 11은 소오스, 12는 드레인, 13은 절연막, 14는 플로팅게이트, 15는 컨트롤게이트을 각각 나타낸다.
적층 구조의 플래쉬 메모리 셀는 도면에 도시된 바와 같이 플로팅게이트(14)와 컨트롤 게이트(15)가 적층되어 있으며, 소오스(11) 및 드레인(12)은 플로팅게이트(14)와 컨트롤게이트(15)을 측벽 하부에 형성된다.
상기와 같이 구성된 적층 구조의 플래쉬 메모리 셀는 기록시에는 상기 드레인에 약 5 내지 7V를 인가하고, 상기 컨트롤게이트에는 12V의 고전압을 인가하여 상기 드레인 부근에 발생하는 채널 핫 전자(Channel Hot electron)를 상기 플로팅게이트에 저장하게 된다.
이렇게 하여 저장된 전자를 소거하기 위해서는 상기 드레인을 플로팅시키고 상기 조절게이트는 접지시켜 상기 소오스에 12V 이상의 고전압을 인가하여 전자를 뽑아내게 된다.
그러나, 상기 적층형 플래쉬 메모리 셀는 기판 표면에 적층 공정을 하기 때문에 소오스와 드레인의 비대칭 구조에 의한 셀 면적의 증가와 과소거(Overerase)가 발생하는 문제를 내포하여 복잡한 알고리즘(algorithm)의 적용이 필요하고 따라서 소거 속도가 늦어지는 문제점이 있다.
다음, 제2도는 종래의 스플릿 게이트(Split Gate)구조의 플래쉬 메모리 셀의 단면도로서, 도면에서 21은 소오스, 22는 드레인, 23은 플로팅게이트, 24는 컨트롤게이트, 25는 선택게이트, 26은 절연막을 각각 나타낸다.
종래의 스플릿 게이트 구조에 따른 플래쉬 메모리 셀는 선택게이트(25)에 의해 제어되는 채널지역이 소오스(21)측에 존재하여, 과소거의 문제점을 해결한 것이다.
그러나, 앞서 설명한 적층구조의 플래쉬 EEPROM과 비교할 때 셀의 과소거 문제는 극복할 수 있으나, 상대적으로 셀의 면적이 증가되며, 기록 및 소거시 모두 고전압을 이용하기 때문에 신뢰성이 나빠지고, 3층의 폴리실리콘막을 사용하기 때문에 단층차가 커서 공정 진행시 난이도가 높은 문제점을 갖고 있다.
따라서, 본 발명은 과소거에 의해 발생되는 오동작을 제거하기 위해 종래와 다른 형태의 컨트롤게이트를 적용하고, 프로그램 및 소거시 동작 전압을 낮추기 위하여 기존의 플로팅게이트 대신에 ONO(Oxide-Nitride-Oxide)구조를 활용하고, 통상의 소오스 소거 대신에 벌크(Bulk) 소거 방식을 사용하는 플래쉬 메모리셀 및 그 제조 방법을 제공함을 목적으로 한다.
상기 목적을 달성하기 위한 본 발명의 플래쉬 메모리 셀은 반도체 기판상에 소정의 크기로 형성된 다층절연막, 상기 다층절연막상에 형성된 제1게이트, 상기 제1게이트 측벽하부 일측의 웰에 일정깊이로 형성된 드레인, 상기 제1게이트 측벽하부 타측으로부터 일정 간격 떨어진 웰에 일정깊이로 형성된 소오스, 상기 제1게이트와 절연되며 제1게이트 및 다층절연막을 감싸고 소오스 및 드레인을 덮도록 형성된 제2게이트를 포함하여 구성되는 것을 특징으로 한다.
또한 본 발명의 플래쉬 메모리 셀 제조 방법은 반도체 기판 상의 소정부위에 다층절연막을 형성하고 패터닝 하는 단계; 전체구조 상부에 제1폴리실리콘막을 형성하고 상기 다층절연막 상부에 패턴이 형성되도록 패터닝 하는 단계; 마스크 패턴을 사용하여 이온주입을 실시함으로써 매립된(buried) 고농도 이온주입영역을 형성하는 단계; 전체구조 상부에 절연막과 제2폴리실리콘막을 차례로 형성하고 패터닝 하는 단계; 열처리 공정으로 상기 고농도 이온주입영역으로부터 확산된 소오스/드레인 라인을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
본 발명의 플래쉬 메모리 셀 구조는 제3도에 도시된 바와 같이 N형 실리콘 기판에 P형 웰(Well)(31)을 형성하여 2층의 폴리실리콘막(35,37)을 사용하는 것으로, 첫째층의 폴리실리콘막(35)은 프로그램 및 소거시 주 게이트로 사용되며 둘째층의 폴리실리콘막(37)은 프로그램 또는 읽고자 하는 셀과 그밖의 셀과를 효과적으로 분리시키는데 쓰인다.
첫째층 폴리실리콘막(35) 밑의 절연막은 ONO층(34), 즉 복합구조의 절연막으로 형성되며 산화막과 질화막 계면에 전하를 갖는 캐리어가 트랩(trap) 또는 드트랩(Detrap)됨으로서 프로그램 및 소거 상태를 야기시킬 수 있다.
둘째층의 폴리실리콘막(37) 밑의 절연막은 통상의 실리콘산화막(SiO2)(36) 층으로 형성되며 그 두께는 약 10V 이상의 전압을 견딜 수 있을 정도이면 된다.
셀의 프로그램은 첫째층 폴리실리콘(35)에 양전압(+Vcc)를 가하고 기판과 소오스(32), 드레인(33)에 음전압(-Vcc)을 가하면 ONO층(34)을 통하여 터널링(Tunneling)이 발생하고 이 과정에서 음전하 캐리어가 산화막과 질화막 계면에서 트랩됨으로서 문턱전압(Vt)가 상승하여 발생한다. 한편 소거는 반대로 첫째층 폴리실리콘(35)에 음전압을 가하고 기판 및 소오스, 드레인에 양전압을 가하면 트랩된 음전하가 빠져나오고 터널링시 양전하 캐리어가 산화막과 질화막 계면에 트랩되어 문턱전압이 낮아짐으로서 이루어진다.
제4도는 상기 본 발명의 플래쉬 메모리 셀을 이용한 셀 어레이(Cell Array) 구성을 나타내는 것으로, 셀어레이의 면적을 효과적으로 활용하기 위해 확산을 이용하여 비트라인(Bitline)이 되는 소오스(42) 및 드레인(43) 라인을 형성하였으며 비트라인 방향으로 첫번째 폴리실리콘층(45)이 형성되게 하였다. 그리고 첫번째 폴리실리콘(45) 밑에는 ONO층(44)이 셀 마다 단절되어 형성되어 있으며, 통상의 워드라인(Word line)방향으로는 두번째 폴리실리콘(47)이 형성되어 있다.
제5도는 상기 제4도의 셀 어레이를 등가적으로 나타낸 회로도로서, 각 기억소자를 두개의 트랜지스터(도면의 a)모델로 등가화 하였다. 도면에는 WL1 및 WL2은 두번째 폴리실리콘층인 워드라인, P/E0와 P/E1 및 P/E2는 첫번째 폴리실리콘층, S0 및 S1은 소오스, BL1 및 BL2는 확산층을 나타낸다.
주목할 것은 상기한 셀 어레이 구조는 통상의 콘택(Contact)이 없는 구조로 어레이 면적을 최소화 하는데 매우 유리하다는 점이다.
제6도는 상기 제5도와 같은 회로의 동작의 한 실시예를 나타내는 것으로, 먼저 프로그램 동작시 원하는 번지의 셀의 워드라인(WL1)을 Vcc(5V)로 하고 그외의 워드라인(WL2)는 접지레벨로 놓는다. 이때 선택 게이트는 온(ON) 상태가 된다. 이 상태에서 원하는 셀의 비트라인(BL1)과 소오스 라인(S1) 그리고 P-웰에 -Vcc(-5V) 정도의 전압을 가하고 원하는 프로그램 라인(P-E1)에 Vcc(5V) 정도의 전압을 가하면 프로그램이 일어난다. 반면 같은 워드라인에 있는 원하지 않는 셀들이 프로그램되는 것을 방지하기 위해 원하지 않는 셀들의 비트라인(BL2), 소오스 라인(S2) 및 프로그램 라인(P/E2)의 전압은 접지 레벨로 놓는다. 여기서 주목할 것은 P-웰은 -Vcc로 바이어스(Bias)되어 있다는 점이다.
소거시는 원하는 셀들이 있는 섹터(Sector) 내의 워드라인들을 Vcc로 놓고 선택된 비트라인(BL1), 소오스 라인(S1) 및 P-웰에 Vcc를 인가한다. 이 상태에서 선택된 프로그램 라인(P/E1)에 -Vcc를 가하면 선택된 섹터 내의 모든 셀들이 소거 상태로 들어간다. 반면 비선택된 셀들은 프로그램 라인(P/E2)과 마찬가지로 비트라인(BL2)과 소오스 라인(S2)을 접지 레벨로 갖고 간다.
읽기시 동작은 선택된 워드라인(WL1)을 Vcc 정도로 인가하고 아울러 선택된 프로그램 라인(P/E1)도 Vcc 정도로 인가한다. 이 상태에서 선택된 소오스 라인(S1)에 1내지 2V의 전압을 가하고 비트라인(BL1)은 접지레벨로 갖고 간다. 이 상태에서 선택된 셀의 전도 정도를 통상의 감지 회로를 연결하여 분별함으로 저장된 정보를 읽어 낼 수 있다. 비선택 셀들은 워드라인, 비트라인, 및 소오스 라인, 프로그램 라인들의 접지상태로 놓음으로 비동작 상태로 갖고 갈 수 있다. 다만 선택된 소오스 라인의 오른쪽에 있는 셀의 비트라인은 플로팅 상태로 놓거나 적절한 바이어스를 가함으로서 선택된 셀에 대한 감지 능력을 최대화할 필요가 있다.
제7a도 내지 제7e도 및 제8a도 내지 제8e도는 본 발명에 따른 플래쉬 메모리 셀의 워드라인 방향 및 비트라인 방향 제조 단면도이다.
제7a도 및 제8a도는 반도체 기판 상에 P-웰(71,81)과 필드산화막(82)를 형성한 상태이고, 제7b도 및 제8b도는 ONO막(73,83)을 형성하고 패터닝한 상태이다.
이어서, 제7c도 및 제8c도와 같이 전체 구조 상부에 제1폴리실리콘막(74,84)을 형성하고 패터닝한다.
계속해서, 제7d도 및 제8d도는 전체 구조 상부에 제1폴리실리콘막(74,84) 패턴을 형성하고 N+이온주입을 실시하여 P-웰 상에 이온주입을 실시하여 매립된(buride) N+영역(76)을 형성한다.
끝으로, 제7e도 및 제8e도와 같이 전체구조 상부에 실리콘산화막(77,87)과 제2폴리실리콘막(78,88)을 차례로 형성하고 패터닝 한다.
이후에 통상의 소오스/드레인 접합 영역 형성등의 공정을 실시한다.
이상, 상기 설명과 같이 이루어지는 본 발명은 저전압에서 프로그램 및 소거가 가능하고 저전력을 필요로 하기 때문에 단일 전원화 및 저전력화가 용이하며, 저저압과 채널 소거 방식을 활용하기 때문에 프로그램 및 소거 반복회수를 현격히 증가시키는 효과를 가져온다.
또한 과소거 문제가 없기 때문에 소거 속도가 빠르며, 제조시 단차가 낮기 때문에 공정 난이도가 적고, 저전압을 사용하기 때문에 주변 회로 설계가 간편해지고 칩 크기(Chip Size)를 작게 하는 효과를 가져온다.

Claims (4)

  1. 반도체 기판상에 소정의 크기로 형성된 다층절연막(34), 상기 다층절연막(34) 상에 형성된 제1게이트(35), 상기 제1게이트(35) 측벽 하부 일측의 웰(31)에 일정깊이로 형성된 드레인(33), 상기 제1게이트(35) 측벽 하부 타측으로부터 일정간격 떨어진 웰(31)에 일정깊이로 형성된 소오스(32), 상기 제1게이트(35)와 절연되며 제1게이트(35) 및 다층절연막(34)을 감싸고 소오스(32) 및 드레인(33)을 덮도록 형성된 제2게이트(37)를 포함하여 구성되는 것을 특징으로 하는 플래쉬 메모리 셀.
  2. 제1항에 있어서; 상기 다충절연막(34)은 ONO(Oxide-Nitride-Oxide)막인 것을 특징으로 하는 플래쉬 메모리 셀.
  3. 반도체 기판 상의 소정부위에 다층절연막(73)을 형성하고 패터닝 하는 단계; 전체구조 상부에 제1폴리실리콘막(74,84)을 형성하고 상기 다층절연막(73) 상부에 패턴이 형성되도록 패터닝 하는 단계; 마스크 패턴(75,85)을 사용하여 이온주입을 실시함으로써 매립된(buried) 고농도 이온주입영역(76)을 형성하는 단계; 전체구조 상부에 절연막(77,87)과 제2폴리실리콘막(78,88)을 차례로 형성하고 패터닝 하는 단계; 열처리 공정으로 상기 고농도 이온주입여역(76)으로부터 확산된 소오스/드레인을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 플래쉬 메모리 셀 제조 방법.
  4. 제3항에 있어서; 상기 다층절연막(34)은 ONO(Oxide-Nitride-Oxide)막인 것을 특징으로 하는 플래쉬 메모리 셀.
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JP17116395A JP2989760B2 (ja) 1994-07-06 1995-07-06 フラッシュメモリセルおよびその製造方法
CN95109195A CN1116681C (zh) 1994-07-06 1995-07-06 快闪存储单元及其制造方法和写入、擦除、读取方法
US08/499,082 US5763308A (en) 1994-07-06 1995-07-06 Method for fabricating flash memory cells using a composite insulating film
GB9513781A GB2291263B (en) 1994-07-06 1995-07-06 Flash memory cells and methods for fabricating and arraying flash memory cells
DE19524665A DE19524665C2 (de) 1994-07-06 1995-07-06 Verfahren zum Herstellen einer Flashspeichervorrichtung, Verfahren zum Programmieren einer Flashspeichervorrichtung und Verfahren zum Auslesen einer Information aus einer Flashspeichervorrichtung

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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5969383A (en) * 1997-06-16 1999-10-19 Motorola, Inc. Split-gate memory device and method for accessing the same
JP4058219B2 (ja) 1999-09-17 2008-03-05 株式会社ルネサステクノロジ 半導体集積回路
US7012296B2 (en) * 1999-09-17 2006-03-14 Renesas Technology Corp. Semiconductor integrated circuit
US7190023B2 (en) * 1999-09-17 2007-03-13 Renesas Technology Corp. Semiconductor integrated circuit having discrete trap type memory cells
US6509237B2 (en) * 2001-05-11 2003-01-21 Hynix Semiconductor America, Inc. Flash memory cell fabrication sequence
JP2003078045A (ja) * 2001-09-03 2003-03-14 Sony Corp 不揮発性半導体記憶装置およびその製造方法
US6836432B1 (en) * 2002-02-11 2004-12-28 Advanced Micro Devices, Inc. Partial page programming of multi level flash
US8050085B2 (en) * 2002-08-29 2011-11-01 Renesas Electronics Corporation Semiconductor processing device and IC card
US7449743B2 (en) * 2005-02-22 2008-11-11 Intel Corporation Control gate profile for flash technology

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2918888C2 (de) * 1979-05-10 1984-10-18 Siemens AG, 1000 Berlin und 8000 München MNOS-Speicherzelle und Verfahren zu ihrem Betrieb sowie zu ihrer Herstellung
US4399523A (en) * 1979-08-24 1983-08-16 Centre Electronique Horloger Sa Non-volatile, electrically erasable and reprogrammable memory element
US4795719A (en) * 1984-05-15 1989-01-03 Waferscale Integration, Inc. Self-aligned split gate eprom process
US4780424A (en) * 1987-09-28 1988-10-25 Intel Corporation Process for fabricating electrically alterable floating gate memory devices
US4852062A (en) * 1987-09-28 1989-07-25 Motorola, Inc. EPROM device using asymmetrical transistor characteristics
US5111270A (en) * 1990-02-22 1992-05-05 Intel Corporation Three-dimensional contactless non-volatile memory cell
US5219773A (en) * 1990-06-26 1993-06-15 Massachusetts Institute Of Technology Method of making reoxidized nitrided oxide MOSFETs
US5280446A (en) * 1990-09-20 1994-01-18 Bright Microelectronics, Inc. Flash eprom memory circuit having source side programming
KR940011483B1 (ko) * 1990-11-28 1994-12-19 가부시끼가이샤 도시바 반도체 디바이스를 제조하기 위한 방법 및 이 방법에 의해 제조되는 반도체 디바이스
US5324675A (en) * 1992-03-31 1994-06-28 Kawasaki Steel Corporation Method of producing semiconductor devices of a MONOS type

Also Published As

Publication number Publication date
DE19524665A1 (de) 1996-01-11
GB2291263B (en) 1998-10-14
DE19524665C2 (de) 2002-06-13
US5763308A (en) 1998-06-09
JPH0855922A (ja) 1996-02-27
GB2291263A (en) 1996-01-17
GB9513781D0 (en) 1995-09-06
KR960006097A (ko) 1996-02-23
CN1116681C (zh) 2003-07-30
JP2989760B2 (ja) 1999-12-13
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