JP2870756B2 - 空間フィルタ画像処理装置 - Google Patents
空間フィルタ画像処理装置Info
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- JP2870756B2 JP2870756B2 JP63098852A JP9885288A JP2870756B2 JP 2870756 B2 JP2870756 B2 JP 2870756B2 JP 63098852 A JP63098852 A JP 63098852A JP 9885288 A JP9885288 A JP 9885288A JP 2870756 B2 JP2870756 B2 JP 2870756B2
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
- H03H17/0202—Two or more dimensional filters; Filters for complex signals
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
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- Image Processing (AREA)
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は空間フィルタ画像処理装置に関する。
［従来の技術］ 従来、ディジタル複写装置において、平滑化、エッジ
抽出、及びエッジ強調等の空間フィルタ画像処理が行な
われている。例えば、複数ｎ行複数ｎ行（以下、ｎ×ｎ
という）。の画素からなる画像データの上記空間フィル
タ画像処理においては、ｎ×ｎの画素からなる画像デー
タの中の１つの画素Ａを中心とした５×５の画素からな
る画像の窓を設定し、設定された窓の各画素に対して５
×５のフィルタ係数を乗算し、乗算されたデータの総和
を計算して、上記画素Ａに対して空間フィルタ画像処理
がなされたデータを得る。ここで、各画素の画像データ
は、例えば６ビットの64階調を示す画像データである。
抽出、及びエッジ強調等の空間フィルタ画像処理が行な
われている。例えば、複数ｎ行複数ｎ行（以下、ｎ×ｎ
という）。の画素からなる画像データの上記空間フィル
タ画像処理においては、ｎ×ｎの画素からなる画像デー
タの中の１つの画素Ａを中心とした５×５の画素からな
る画像の窓を設定し、設定された窓の各画素に対して５
×５のフィルタ係数を乗算し、乗算されたデータの総和
を計算して、上記画素Ａに対して空間フィルタ画像処理
がなされたデータを得る。ここで、各画素の画像データ
は、例えば６ビットの64階調を示す画像データである。
例えば５×５の画素Xijからなる画像行列Ｘが次式で
表され、 一方、５×５のフィルタ係数の要素Wijからなるフィ
ルタ係数行列Ｗが次式で表されるとすると、 空間フィルタ画像処理後の画素データFWは次式で表さ
れる。
表され、 一方、５×５のフィルタ係数の要素Wijからなるフィ
ルタ係数行列Ｗが次式で表されるとすると、 空間フィルタ画像処理後の画素データFWは次式で表さ
れる。
FW＝W11X11＋W12X12＋W13X13 ＋W14X14＋W15X15 ＋W21X21＋W22X22＋W23X23 ＋W24X24＋W25X25 ＋W31X31＋W32X32＋W33X33 ＋W34X34＋W35X35 ＋W41X41＋W42X42＋W43X43 ＋W44X44＋W45X45 ＋W51X51＋W52X52＋W53X53 ＋W54X54＋W55X55 …（３） 第２図は、５×５の画像行列Ｘに対して５×５のフィ
ルタ係数行列Ｗで空間フィルタ画像処理を行う空間フィ
ルタ画像処理装置のブロック図である。
ルタ係数行列Ｗで空間フィルタ画像処理を行う空間フィ
ルタ画像処理装置のブロック図である。
第２図の処理回路51において、各画素のデータX11，X
12，X13，X14，X15が所定のクロック信号の周期で順
に、それぞれ乗算係数W11，W12，W13，W14，W15を有す
る乗算器M11，M12，M13，M14，M15に入力され、各乗算
器M11ないしM15においてそれぞれ乗算された結果の各デ
ータはそれぞれ、レジスタD51、及び加算器A51ないしA5
4の各第１の入力端子に入力される。このとき、レジス
タD51は入力されるデータを上記クロックの周期で一時
的に格納した後加算器A51の第２の入力端子に入力され
る。加算器A51ないしA54はそれぞれ、第１の入力端子に
入力されるデータと第２の入力端子に入力されるデータ
を加算した後、加算結果のデータをそれぞれレジスタD5
2ないしD55に出力する。これに応答してレジスタD52な
いしD54はそれぞれ、入力されるデータを上記クロック
の周期で一時的に格納した後加算器A52ないしA54に入力
される。また、レジスタD55は入力されるデータを上記
クロックの周期で一時的に格納した後、処理回路51の出
力として加算器ADDの第１の入力端子に入力される。
12，X13，X14，X15が所定のクロック信号の周期で順
に、それぞれ乗算係数W11，W12，W13，W14，W15を有す
る乗算器M11，M12，M13，M14，M15に入力され、各乗算
器M11ないしM15においてそれぞれ乗算された結果の各デ
ータはそれぞれ、レジスタD51、及び加算器A51ないしA5
4の各第１の入力端子に入力される。このとき、レジス
タD51は入力されるデータを上記クロックの周期で一時
的に格納した後加算器A51の第２の入力端子に入力され
る。加算器A51ないしA54はそれぞれ、第１の入力端子に
入力されるデータと第２の入力端子に入力されるデータ
を加算した後、加算結果のデータをそれぞれレジスタD5
2ないしD55に出力する。これに応答してレジスタD52な
いしD54はそれぞれ、入力されるデータを上記クロック
の周期で一時的に格納した後加算器A52ないしA54に入力
される。また、レジスタD55は入力されるデータを上記
クロックの周期で一時的に格納した後、処理回路51の出
力として加算器ADDの第１の入力端子に入力される。
また、処理回路52ないし55は、上記フィルタ係数行列
Ｗの第２行から第５行までの各要素の値の乗数を有する
乗算器を備えることを除いて、処理回路51と同様に構成
され、各処理回路52ないし55はそれぞれ、入力される画
素のデータX21ないしX25，X31ないしX35，X41ないし
X45，X51ないしX55に対して処理回路51と同様に画像フ
ィルタ処理を行った後、処理結果の各データをそれぞれ
加算器ADDの第２ないし第５の入力端子に出力する。さ
らに、加算器ADDは第１ないし第５の入力端子に入力さ
れる各データを加算して加算結果のデータFWを出力す
る。
Ｗの第２行から第５行までの各要素の値の乗数を有する
乗算器を備えることを除いて、処理回路51と同様に構成
され、各処理回路52ないし55はそれぞれ、入力される画
素のデータX21ないしX25，X31ないしX35，X41ないし
X45，X51ないしX55に対して処理回路51と同様に画像フ
ィルタ処理を行った後、処理結果の各データをそれぞれ
加算器ADDの第２ないし第５の入力端子に出力する。さ
らに、加算器ADDは第１ないし第５の入力端子に入力さ
れる各データを加算して加算結果のデータFWを出力す
る。
また、例えば、画像に対して左右対称的な画像フィル
タ処理を行う場合のフィルタ係数行列Wsが次式で表され
るとすると、 空間フィルタ画像処理後の画像FWsは次式で表され
る。
タ処理を行う場合のフィルタ係数行列Wsが次式で表され
るとすると、 空間フィルタ画像処理後の画像FWsは次式で表され
る。
FWs＝W11X11＋W12X12＋W13X13 ±W12X14±W11X15 ＋W21X21＋W22X22＋W23X23 ±W22X24±W21X25 ＋W31X31＋W32X32＋W33X33 ±W32X34±W31X35 ＋W41X41＋W42X42＋W43X43 ±W42X44±W41X45 ＋W51X51＋W52X52＋W53X53 ±W52X54±W51X55 …（５） ［発明が解決しようとする課題］ 上述の従来例の画像フィルタ処理装置を用いて、乗算
器の乗数を（４）式のフィルタ係数行列の各要素に示す
ように設定して上記（５）の左右対称的な画像フィルタ
処理を行うことができるが、第２図に示すように、１行
分の画素データの処理を行う各処理回路51ないし55の入
出力間には５個のレジスタが縦続接続されて構成されて
いるので、この空間フィルタ画像処理を行うためには上
記クロックの周期の５倍の時間を要し、比較的長い処理
時間を要するという問題点があった。
器の乗数を（４）式のフィルタ係数行列の各要素に示す
ように設定して上記（５）の左右対称的な画像フィルタ
処理を行うことができるが、第２図に示すように、１行
分の画素データの処理を行う各処理回路51ないし55の入
出力間には５個のレジスタが縦続接続されて構成されて
いるので、この空間フィルタ画像処理を行うためには上
記クロックの周期の５倍の時間を要し、比較的長い処理
時間を要するという問題点があった。
本発明の目的は以上の問題点を解決し、上述の左右対
称的な空間フィルタ画像処理を行う場合において、従来
例に比較して処理速度が速い空間フィルタ画像処理装置
を提供することにある。
称的な空間フィルタ画像処理を行う場合において、従来
例に比較して処理速度が速い空間フィルタ画像処理装置
を提供することにある。
［課題を解決するための手段］ 第１の発明は、入力される複数ｎ行複数ｎ列の画素デ
ータXijにてなる画像行列Ｘに対して、予め設定された
複数ｎ行複数ｎ列の要素Wijにてなり第（ｎ＋１）/2列
以外の列の各要素が上記第（ｎ＋１）/2列を中心として
対称的に同一のデータを有するフィルタ係数行列Ｗで、
空間フィルタ画像処理を行う空間フィルタ画像処理装置
において、各複数ｎ行別に順に入力される画像行列Ｘの
各行の画素データXijをそれぞれ複数ｍの系統に分割し
て入力し各行別に設けられるｎ個の入力手段と、上記ｎ
個の入力手段によってそれぞれ複数の系統に分割して入
力された上記画像行列Ｘの各行の画素データXijを対応
する行列の位置の上記要素Wijで乗算を行い各行別に上
記乗算結果のすべてのデータを加算して各行別の総和を
演算し各行別及び各系統別に設けられる複数ｍ・ｎ個の
演算手段と、入力されるクロック信号に基づいて上記演
算手段によって各行別に演算された総和のうち異なる系
統の上記各演算手段から出力される各データを択一的に
切り換えて出力し各行別に設けられる複数ｎ個の切り換
え手段と、上記各切り換え手段から出力されるデータを
加算して上記空間フィルタ画像処理後のデータを出力す
る加算手段とを備えたことを特徴とする。
ータXijにてなる画像行列Ｘに対して、予め設定された
複数ｎ行複数ｎ列の要素Wijにてなり第（ｎ＋１）/2列
以外の列の各要素が上記第（ｎ＋１）/2列を中心として
対称的に同一のデータを有するフィルタ係数行列Ｗで、
空間フィルタ画像処理を行う空間フィルタ画像処理装置
において、各複数ｎ行別に順に入力される画像行列Ｘの
各行の画素データXijをそれぞれ複数ｍの系統に分割し
て入力し各行別に設けられるｎ個の入力手段と、上記ｎ
個の入力手段によってそれぞれ複数の系統に分割して入
力された上記画像行列Ｘの各行の画素データXijを対応
する行列の位置の上記要素Wijで乗算を行い各行別に上
記乗算結果のすべてのデータを加算して各行別の総和を
演算し各行別及び各系統別に設けられる複数ｍ・ｎ個の
演算手段と、入力されるクロック信号に基づいて上記演
算手段によって各行別に演算された総和のうち異なる系
統の上記各演算手段から出力される各データを択一的に
切り換えて出力し各行別に設けられる複数ｎ個の切り換
え手段と、上記各切り換え手段から出力されるデータを
加算して上記空間フィルタ画像処理後のデータを出力す
る加算手段とを備えたことを特徴とする。
第２の発明は、入力される複数ｎ行複数ｎ列の画素デ
ータXijにてなる画像行列Ｘに対して、予め設定された
複数ｎ行複数ｎ列の要素Wijにてなり第（ｎ＋１）/2列
以外の列の各要素が上記第（ｎ＋１）/2列を中心として
対称的に同一のデータを有するフィルタ係数行列Ｗで空
間フィルタ画像処理を行う空間フィルタ画像処理装置に
おいて、各複数ｎ行別に順に入力される画像行列Ｘの各
行の画素データXijをそれぞれ複数ｍの系統に分割して
入力し各行別に設けられるｎ個の入力手段と、上記ｎ個
の入力手段によってそれぞれ複数の系統に分割して入力
された上記画像行列Ｘの各行の画素データXijを対応す
る行列の位置の上記要素Wijで乗算を行い各行列に上記
乗算結果のすべてのデータを加算して各行別の総和を演
算し各行別及び各系統別に設けられる複数ｍ・ｎ個の演
算手段と、上記演算手段によって演算されたデータのう
ち対応する系統で演算された各行のデータを加算し各系
統別に設けられる複数ｍ個の加算手段と、入力されるク
ロック信号に基づいて上記各加算手段からそれぞれ各系
統別に出力されるデータを択一的に切り換えて上記空間
フィルタ画像処理後のデータとして出力する切り換え手
段とを備えたことを特徴とする。
ータXijにてなる画像行列Ｘに対して、予め設定された
複数ｎ行複数ｎ列の要素Wijにてなり第（ｎ＋１）/2列
以外の列の各要素が上記第（ｎ＋１）/2列を中心として
対称的に同一のデータを有するフィルタ係数行列Ｗで空
間フィルタ画像処理を行う空間フィルタ画像処理装置に
おいて、各複数ｎ行別に順に入力される画像行列Ｘの各
行の画素データXijをそれぞれ複数ｍの系統に分割して
入力し各行別に設けられるｎ個の入力手段と、上記ｎ個
の入力手段によってそれぞれ複数の系統に分割して入力
された上記画像行列Ｘの各行の画素データXijを対応す
る行列の位置の上記要素Wijで乗算を行い各行列に上記
乗算結果のすべてのデータを加算して各行別の総和を演
算し各行別及び各系統別に設けられる複数ｍ・ｎ個の演
算手段と、上記演算手段によって演算されたデータのう
ち対応する系統で演算された各行のデータを加算し各系
統別に設けられる複数ｍ個の加算手段と、入力されるク
ロック信号に基づいて上記各加算手段からそれぞれ各系
統別に出力されるデータを択一的に切り換えて上記空間
フィルタ画像処理後のデータとして出力する切り換え手
段とを備えたことを特徴とする。
［作用］ 第１の発明のように構成することにより、各行別に設
けられる上記ｎ個の各入力手段が、各複数ｎ行別に順に
入力される画像行列Ｘの各行の画素データXijをそれぞ
れ複数ｍの系統に分割して入力した後、各行別及び各系
統別に設けられる上記複数ｍ・ｎ個の各演算手段が、上
記ｎ個の入力手段によってそれぞれ複数の系統に分割し
て入力された上記画像行列Ｘの各行の画素データXijを
対応する行列の位置の上記要素Wijで乗算を行い各行別
に上記乗算結果のすべてのデータを加算して各行別の総
和を演算する。次いで、上記複数ｎ個の切り換え手段
が、入力されるロック信号に基づいて上記演算手段によ
って各行別に演算された総和のうち異なる系統の上記各
演算手段から出力される各データを択一的に切り換えて
出力した後、上記加算手段が上記各切り換え手段から出
力されるデータを加算して上記空間フィルタ画像処理後
のデータを出力する。従って、上記画像行列Ｘに対して
上記フィルタ係数行列Ｗで空間フィルタ画像処理を行う
ことができる。
けられる上記ｎ個の各入力手段が、各複数ｎ行別に順に
入力される画像行列Ｘの各行の画素データXijをそれぞ
れ複数ｍの系統に分割して入力した後、各行別及び各系
統別に設けられる上記複数ｍ・ｎ個の各演算手段が、上
記ｎ個の入力手段によってそれぞれ複数の系統に分割し
て入力された上記画像行列Ｘの各行の画素データXijを
対応する行列の位置の上記要素Wijで乗算を行い各行別
に上記乗算結果のすべてのデータを加算して各行別の総
和を演算する。次いで、上記複数ｎ個の切り換え手段
が、入力されるロック信号に基づいて上記演算手段によ
って各行別に演算された総和のうち異なる系統の上記各
演算手段から出力される各データを択一的に切り換えて
出力した後、上記加算手段が上記各切り換え手段から出
力されるデータを加算して上記空間フィルタ画像処理後
のデータを出力する。従って、上記画像行列Ｘに対して
上記フィルタ係数行列Ｗで空間フィルタ画像処理を行う
ことができる。
また、上記第２の発明のように、上記第１の発明にお
ける上記切り換え手段と上記加算手段を入れ換えて構成
し、上記演算手段によって演算されたデータのうち対応
する系統で演算された各行のデータを上記各加算手段に
よって加算した後、入力されるクロック信号に基づいて
上記各加算手段からそれぞれ各系統別に出力されるデー
タを択一的に切り換えて上記空間フィルタ画像処理後の
データとして出力する。従って、上記画像行列Ｘに対し
て上記フィルタ係数行列Ｗで空間フィルタ画像処理を行
うことができる。
ける上記切り換え手段と上記加算手段を入れ換えて構成
し、上記演算手段によって演算されたデータのうち対応
する系統で演算された各行のデータを上記各加算手段に
よって加算した後、入力されるクロック信号に基づいて
上記各加算手段からそれぞれ各系統別に出力されるデー
タを択一的に切り換えて上記空間フィルタ画像処理後の
データとして出力する。従って、上記画像行列Ｘに対し
て上記フィルタ係数行列Ｗで空間フィルタ画像処理を行
うことができる。
［実施例］ 第１図は、本発明の一実施例である空間フィルタ画像
処理装置のブロック図であり、第１図において第２図と
同一のものについては同一の符号を付している。
処理装置のブロック図であり、第１図において第２図と
同一のものについては同一の符号を付している。
この実施例の空間フィルタ画像処理装置は、５×５の
画素になる画像行列Ｘに対して５×５の要素からなるフ
ィルタ係数行列Ｗで空間フィルタ画像処理を行う装置で
あって、上記従来例の処理回路51ないし55に対応し上記
画像行列Ｘの１つの行に対して空間フィルタ処理を行う
５個の処理回路１ないし５を備え、上記各処理回路１な
いし５において、連続して順に入力される画素のデータ
を格納時刻の異なるフリップフロップFF1,FF2を用いて
２系統に分割した後、各系統の回路で上記空間フィルタ
画像処理の演算を行い、かつ上記各処理回路１ないし５
の入出力間に縦続接続されるレジスタの最大個数を４個
に減少させたことを特徴とする。
画素になる画像行列Ｘに対して５×５の要素からなるフ
ィルタ係数行列Ｗで空間フィルタ画像処理を行う装置で
あって、上記従来例の処理回路51ないし55に対応し上記
画像行列Ｘの１つの行に対して空間フィルタ処理を行う
５個の処理回路１ないし５を備え、上記各処理回路１な
いし５において、連続して順に入力される画素のデータ
を格納時刻の異なるフリップフロップFF1,FF2を用いて
２系統に分割した後、各系統の回路で上記空間フィルタ
画像処理の演算を行い、かつ上記各処理回路１ないし５
の入出力間に縦続接続されるレジスタの最大個数を４個
に減少させたことを特徴とする。
第１図において、上記（１）式で表される画像行列Ｘ
の第１行の各画素のデータX11，X12，X13，X14，X
15が、クロック信号発生器11から出力されるクロックCK
の周期で順に、フリップフロップFF1,FF2に入力され
る。フリップフロップFF1,FF2はそれぞれ、クロック信
号発生器11から出力されそれぞれ上記クロックCKの周期
の２倍の周期を有しかつ互いに反転クロック信号である
CK1,CK2の立ち上がり時に、入力されるデータを一時的
に格納してそれぞれ、乗算器M1ないしM3、及び乗算器M4
ないしM6に出力する。以下、上記各画素のデータX11，X
12，X13，X14，X15が処理回路１に入力される間の時間
であって上記クロックCKの５倍の時間を第１の時間とい
い、次いで、別の画像行列Ｘの画素のデータX11，X12，
X13，X14，X15が処理回路１に入力される間の時間であ
って上記クロックCKの５倍の時間を第２の時間という。
ここで、上記第１の時間において、乗算器M1ないしM3に
入力されるデータはX11，X13，X15であり、また、乗算
器M4ないしM6に入力されるデータはX12，X14である。次
いで、上記第２の時間において、乗算器M1ないしM3に入
力されるデータはX12，X14であり、また、乗算器M4ない
しM6に入力されるデータはX11，X13，X15である。
の第１行の各画素のデータX11，X12，X13，X14，X
15が、クロック信号発生器11から出力されるクロックCK
の周期で順に、フリップフロップFF1,FF2に入力され
る。フリップフロップFF1,FF2はそれぞれ、クロック信
号発生器11から出力されそれぞれ上記クロックCKの周期
の２倍の周期を有しかつ互いに反転クロック信号である
CK1,CK2の立ち上がり時に、入力されるデータを一時的
に格納してそれぞれ、乗算器M1ないしM3、及び乗算器M4
ないしM6に出力する。以下、上記各画素のデータX11，X
12，X13，X14，X15が処理回路１に入力される間の時間
であって上記クロックCKの５倍の時間を第１の時間とい
い、次いで、別の画像行列Ｘの画素のデータX11，X12，
X13，X14，X15が処理回路１に入力される間の時間であ
って上記クロックCKの５倍の時間を第２の時間という。
ここで、上記第１の時間において、乗算器M1ないしM3に
入力されるデータはX11，X13，X15であり、また、乗算
器M4ないしM6に入力されるデータはX12，X14である。次
いで、上記第２の時間において、乗算器M1ないしM3に入
力されるデータはX12，X14であり、また、乗算器M4ない
しM6に入力されるデータはX11，X13，X15である。
上記空間フィルタ画像処理前に予め、上記（４）式で
表されたフィルタ係数行列Wsの第１行目の各要素のデー
タW11，W13，W12，W11，W13，W12がそれぞれ、各乗算器
M1ないしM6の乗数データとして、CPU10からフリップフ
ロップFF3ないしFF8を介して上記乗算器M1ないしM6に入
力される。乗算器M1ないしM6はそれぞれ、入力されたデ
ータを上記フリップフロップFF3ないしFF8から入力され
る各乗数W11，W13，W12，W11，W13，W12で乗算した後、
乗算結果のデータをそれぞれ、加算器A1の第１の入力端
子とレジスタD1、加減算器AS1の第２の入力端子、レジ
スタD5及び加減算器AS2の第１の入力端子、レジスタD11
と加算器A3の第１の入力端子、加減算器AS3の第１の入
力端子、レジスタD15及び加減算器AS4の第１の入力端子
に出力する。
表されたフィルタ係数行列Wsの第１行目の各要素のデー
タW11，W13，W12，W11，W13，W12がそれぞれ、各乗算器
M1ないしM6の乗数データとして、CPU10からフリップフ
ロップFF3ないしFF8を介して上記乗算器M1ないしM6に入
力される。乗算器M1ないしM6はそれぞれ、入力されたデ
ータを上記フリップフロップFF3ないしFF8から入力され
る各乗数W11，W13，W12，W11，W13，W12で乗算した後、
乗算結果のデータをそれぞれ、加算器A1の第１の入力端
子とレジスタD1、加減算器AS1の第２の入力端子、レジ
スタD5及び加減算器AS2の第１の入力端子、レジスタD11
と加算器A3の第１の入力端子、加減算器AS3の第１の入
力端子、レジスタD15及び加減算器AS4の第１の入力端子
に出力する。
ここで、図１に示すように、加減算器AS1において、
乗算器M2からの入力は加算（＋）され、レジスタD1から
の入力は加算又は減算（±）される。また、加減算器AS
2において、乗算器M3からの入力は加算（＋）され、レ
ジスタD5からの入力は加算又は減算（±）される。さら
に、加減算器AS3において、乗算器M5からの入力は加算
（＋）され、レジスタD11からの入力は加算又は減算
（±）される。さらにまた、加減算器AS4において、乗
算器M6からの入力は加算（＋）され、レジスタD15から
の入力は加算又は減算（±）される。
乗算器M2からの入力は加算（＋）され、レジスタD1から
の入力は加算又は減算（±）される。また、加減算器AS
2において、乗算器M3からの入力は加算（＋）され、レ
ジスタD5からの入力は加算又は減算（±）される。さら
に、加減算器AS3において、乗算器M5からの入力は加算
（＋）され、レジスタD11からの入力は加算又は減算
（±）される。さらにまた、加減算器AS4において、乗
算器M6からの入力は加算（＋）され、レジスタD15から
の入力は加算又は減算（±）される。
第３図及び第４図に示すように、レジスタD1ないしD6
はそれぞれ上記クロックCK1の周期で、入力されるデー
タを上記クロックCK1の立ち上がり時に一時的に格納し
て出力する。また、レジスタD11ないしD17はそれぞれ上
記クロックCK2の周期で、入力されるデータを上記クロ
ックCK2の立ち上がり時に一時的に格納して出力する。
なお、第３図及び第４図において、記号＊は乗算を示
す。
はそれぞれ上記クロックCK1の周期で、入力されるデー
タを上記クロックCK1の立ち上がり時に一時的に格納し
て出力する。また、レジスタD11ないしD17はそれぞれ上
記クロックCK2の周期で、入力されるデータを上記クロ
ックCK2の立ち上がり時に一時的に格納して出力する。
なお、第３図及び第４図において、記号＊は乗算を示
す。
中央演算処理回路（以下、CPUという。）10は、キー
ボード（図示せず。）を用いて設定される上記（４）式
の各第４列目及び各第５列目のデータの＋又は−の符号
に関するデータを、フリップフロップFF9ないしFF12を
介して加減算器AS1ないしAS4に出力する。レジスタD1か
ら出力されるデータは、加減算器AS1の第２の入力端子
に入力される。加減算器AS1は第１の入力端子に入力さ
れるデータと第２の入力端子に入力されるデータを、フ
リップフロップFF9から入力される符号のデータに応じ
て、加算又は減算して演算結果のデータをレジスタD2を
介して加算器A1の第２の入力端子に出力する。加算器A1
は第１の入力端子に入力されるデータと第２の入力端子
に入力されるデータを加算して、加算結果のデータをレ
ジスタD3を介して加算器A2の第１の入力端子に出力す
る。加算器A2は、第１の入力端子に入力されるデータと
第２の入力されるデータを加算して、加算結果のデータ
をレジスタD4を介してスイッチSWのａ側に出力する。
ボード（図示せず。）を用いて設定される上記（４）式
の各第４列目及び各第５列目のデータの＋又は−の符号
に関するデータを、フリップフロップFF9ないしFF12を
介して加減算器AS1ないしAS4に出力する。レジスタD1か
ら出力されるデータは、加減算器AS1の第２の入力端子
に入力される。加減算器AS1は第１の入力端子に入力さ
れるデータと第２の入力端子に入力されるデータを、フ
リップフロップFF9から入力される符号のデータに応じ
て、加算又は減算して演算結果のデータをレジスタD2を
介して加算器A1の第２の入力端子に出力する。加算器A1
は第１の入力端子に入力されるデータと第２の入力端子
に入力されるデータを加算して、加算結果のデータをレ
ジスタD3を介して加算器A2の第１の入力端子に出力す
る。加算器A2は、第１の入力端子に入力されるデータと
第２の入力されるデータを加算して、加算結果のデータ
をレジスタD4を介してスイッチSWのａ側に出力する。
レジスタD5から出力されるデータは加減算器AS2の第
２の入力端子に入力される。加減算器AS2は、フリップ
フロップFF10から出力される符号に関するデータに応じ
て、第１の入力端子に入力されるデータと第２の入力端
子に入力されるデータを加算又は減算してレジスタD6を
介して加算器A4の第１の入力端子に出力する。
２の入力端子に入力される。加減算器AS2は、フリップ
フロップFF10から出力される符号に関するデータに応じ
て、第１の入力端子に入力されるデータと第２の入力端
子に入力されるデータを加算又は減算してレジスタD6を
介して加算器A4の第１の入力端子に出力する。
レジスタD11から出力されるデータは、加減算器AS3の
第２の入力端子に入力される。加減算器AS3は第１の入
力端子に入力されるデータと第２の入力端子に入力され
るデータを、フリップフロップFF11から入力される符号
にデータに応じて、加算又は減算して演算結果のデータ
をレジスタD12を介して加算器A3の第２の入力端子に出
力する。加算器A3は第１の入力端子に入力されるデータ
と第２の入力端子に入力されるデータを加算して、加算
結果のデータをレジスタD13を介して加算器A4の第１の
入力端子に出力する。加算器A4は、第１の入力端子に入
力されるデータと第２の入力されるデータを加算して、
加算結果のデータをレジスタD14を介してスイッチSWの
ｂ側に出力する。
第２の入力端子に入力される。加減算器AS3は第１の入
力端子に入力されるデータと第２の入力端子に入力され
るデータを、フリップフロップFF11から入力される符号
にデータに応じて、加算又は減算して演算結果のデータ
をレジスタD12を介して加算器A3の第２の入力端子に出
力する。加算器A3は第１の入力端子に入力されるデータ
と第２の入力端子に入力されるデータを加算して、加算
結果のデータをレジスタD13を介して加算器A4の第１の
入力端子に出力する。加算器A4は、第１の入力端子に入
力されるデータと第２の入力されるデータを加算して、
加算結果のデータをレジスタD14を介してスイッチSWの
ｂ側に出力する。
レジスタD15から出力されるデータは、加減算器AS4の
第２の入力端子に入力される。加減算器AS4は、フリッ
プフロップFF12から出力される符号に関するデータに応
じて、第１の入力端子に入力されるデータと第２の入力
端子に入力されるデータを加算又は減算してレジスタD1
6及びD17を介して加算器A2の第２の入力端子に出力す
る。
第２の入力端子に入力される。加減算器AS4は、フリッ
プフロップFF12から出力される符号に関するデータに応
じて、第１の入力端子に入力されるデータと第２の入力
端子に入力されるデータを加算又は減算してレジスタD1
6及びD17を介して加算器A2の第２の入力端子に出力す
る。
スイッチSWは、上記クロック信号発生器11から出力さ
れるクロックCK1のレベルに基づいて、繰り返し択一的
にａ側又はｂ側に切り換え、ａ側に入力されるデータ又
はｂ側に入力されるデータを、加算器ADDの第１の入力
端子に出力する。ここで、スイッチSWは、上記クロック
CK1がＨレベルであるときａ側に切り換え、一方、上記
クロックCKがＬレベルであるときｂ側に切り換える。従
って、第４図に示すように、上記第１の時間において入
力された上記各画素の画像データX11ないしX15に基づい
て上記空間フィルタ画像処理を行って演算されたデータ
FWsが、上記第１の時間の開始時刻から上記クロックCK
の周期の４倍の時間の後に、上記レジスタD4からスイッ
チSWのａ側を介して出力され、次いで、上記第１の時間
の開始時刻から上記クロックCKの周期の５倍の時間の後
に、上記レジスタD14からスイッチSWのｂ側を介して出
力される。
れるクロックCK1のレベルに基づいて、繰り返し択一的
にａ側又はｂ側に切り換え、ａ側に入力されるデータ又
はｂ側に入力されるデータを、加算器ADDの第１の入力
端子に出力する。ここで、スイッチSWは、上記クロック
CK1がＨレベルであるときａ側に切り換え、一方、上記
クロックCKがＬレベルであるときｂ側に切り換える。従
って、第４図に示すように、上記第１の時間において入
力された上記各画素の画像データX11ないしX15に基づい
て上記空間フィルタ画像処理を行って演算されたデータ
FWsが、上記第１の時間の開始時刻から上記クロックCK
の周期の４倍の時間の後に、上記レジスタD4からスイッ
チSWのａ側を介して出力され、次いで、上記第１の時間
の開始時刻から上記クロックCKの周期の５倍の時間の後
に、上記レジスタD14からスイッチSWのｂ側を介して出
力される。
以上のように構成された処理回路１は、予めCPU10か
ら各乗算器M1ないしM6にそれぞれ入力される乗数のデー
タW11，W13，W12，W11，W13，W12と、予めCPU10から各
加減算器AS1ないしAS4に入力される符号のデータと、空
間フィルタ画像処理時に連続して順に入力されるデータ
X11，X12，X13，X14，X15に基づいて、上記（５）式の
右辺のうちの上記（１）式の画像行列Ｘの第１行目のデ
ータと上記（４）式のフィルタ係数行列Wsの第１行目に
関する５個の項の演算結果のデータを加算器ADDの第１
の入力端子に出力する。上述のように、処理回路１は、
２系統の回路を有しているので、例えば上記処理回路１
に第１の画像行列X1の画像データX11ないしX15に続いて
第２の画像行列のX2の画像データX11ないしX15が上記処
理回路２に入力されたとき、第１の画像行列X1の画像デ
ータX11ないしX15に基づいて演算された第１のデータFW
sがレジスタD4からスイッチSWのａ側を介して加算器ADD
の第１の入力された後、上記クロックCKの１周期の時間
後に、上記第２の画像行列X2の画像データX11ないしX15
に基づいて演算された第２のデータFWsがレジスタD14か
らスイッチSWのｂ側を介して加算器ADDの第１の入力端
子に入力される。
ら各乗算器M1ないしM6にそれぞれ入力される乗数のデー
タW11，W13，W12，W11，W13，W12と、予めCPU10から各
加減算器AS1ないしAS4に入力される符号のデータと、空
間フィルタ画像処理時に連続して順に入力されるデータ
X11，X12，X13，X14，X15に基づいて、上記（５）式の
右辺のうちの上記（１）式の画像行列Ｘの第１行目のデ
ータと上記（４）式のフィルタ係数行列Wsの第１行目に
関する５個の項の演算結果のデータを加算器ADDの第１
の入力端子に出力する。上述のように、処理回路１は、
２系統の回路を有しているので、例えば上記処理回路１
に第１の画像行列X1の画像データX11ないしX15に続いて
第２の画像行列のX2の画像データX11ないしX15が上記処
理回路２に入力されたとき、第１の画像行列X1の画像デ
ータX11ないしX15に基づいて演算された第１のデータFW
sがレジスタD4からスイッチSWのａ側を介して加算器ADD
の第１の入力された後、上記クロックCKの１周期の時間
後に、上記第２の画像行列X2の画像データX11ないしX15
に基づいて演算された第２のデータFWsがレジスタD14か
らスイッチSWのｂ側を介して加算器ADDの第１の入力端
子に入力される。
処理回路２ないし５も上記処理回路１と同様に構成さ
れて同様に動作する。
れて同様に動作する。
ここで、処理回路２は、予めCPU10から上記各乗算器M
1ないしM6に対応する６個の乗算器にそれぞれ入力され
る乗数のデータW21，W23，W22，W21，W23，W22と、予め
CPU10から上記各加減算器AS1ないしAS4に対応する４個
の加減算器に入力される符号のデータと、空間フィルタ
画像処理時に入力されるデータX21，X22，X23，X24，X
25に基づいて、上記（５）式の右辺のうちの上記（１）
式の画像行列Ｘの第２行目のデータと上記（４）式のフ
ィルタ係数行列Wsの第２行目に関する５個の項の演算結
果のデータを、加算器ADDの第２の入力端子に出力す
る。
1ないしM6に対応する６個の乗算器にそれぞれ入力され
る乗数のデータW21，W23，W22，W21，W23，W22と、予め
CPU10から上記各加減算器AS1ないしAS4に対応する４個
の加減算器に入力される符号のデータと、空間フィルタ
画像処理時に入力されるデータX21，X22，X23，X24，X
25に基づいて、上記（５）式の右辺のうちの上記（１）
式の画像行列Ｘの第２行目のデータと上記（４）式のフ
ィルタ係数行列Wsの第２行目に関する５個の項の演算結
果のデータを、加算器ADDの第２の入力端子に出力す
る。
また、処理回路３は、予めCPU10から上記各乗算器M1
ないしM6に対応する６個の乗算器にそれぞれ入力される
乗数のデータW31，W33，W32，W31，W33，W32と、予めCP
U10から上記各加減算器AS1ないしAS4に対応する４個の
加減算器に入力される符号のデータと、空間フィルタ画
像処理時に入力されるデータX31，X32，X33，X34，X35
に基づいて、上記（５）式の右辺のうちの上記（１）式
の画像行列Ｘの第３行目のデータと上記（４）式のフィ
ルタ係数行列Wsの第３行目に関する５個の項の演算結果
のデータを、加算器ADDの第３の入力端子に出力する。
ないしM6に対応する６個の乗算器にそれぞれ入力される
乗数のデータW31，W33，W32，W31，W33，W32と、予めCP
U10から上記各加減算器AS1ないしAS4に対応する４個の
加減算器に入力される符号のデータと、空間フィルタ画
像処理時に入力されるデータX31，X32，X33，X34，X35
に基づいて、上記（５）式の右辺のうちの上記（１）式
の画像行列Ｘの第３行目のデータと上記（４）式のフィ
ルタ係数行列Wsの第３行目に関する５個の項の演算結果
のデータを、加算器ADDの第３の入力端子に出力する。
さらに、処理回路４は、予めCPU10から上記各乗算器M
1ないしM6に対応する６個の乗算器にそれぞれ入力され
る乗数のデータW41，W43，W42，W41，W43，W42と、予め
CPU10から上記各加減算器AS1ないしAS4に対応する４個
の加減算器に入力される符号のデータと、空間フィルタ
画像処理時に入力されるデータX41，X42，X43，X44，X
45に基づいて、上記（５）式の右辺のうちの上記（１）
式の画像行列Ｘの第４行目のデータと上記（４）式のフ
ィルタ係数行列Wsの第４行目に関する５個の項の演算結
果のデータを、加算器ADDの第４の入力端子に出力す
る。
1ないしM6に対応する６個の乗算器にそれぞれ入力され
る乗数のデータW41，W43，W42，W41，W43，W42と、予め
CPU10から上記各加減算器AS1ないしAS4に対応する４個
の加減算器に入力される符号のデータと、空間フィルタ
画像処理時に入力されるデータX41，X42，X43，X44，X
45に基づいて、上記（５）式の右辺のうちの上記（１）
式の画像行列Ｘの第４行目のデータと上記（４）式のフ
ィルタ係数行列Wsの第４行目に関する５個の項の演算結
果のデータを、加算器ADDの第４の入力端子に出力す
る。
またさらに、処理回路５は、予めCPU10から上記各乗
算器M1ないしM6に対応する６個の乗算器にそれぞれ入力
される乗数のデータW51，W53，W52，W51，W53，W52と、
予めCPU10から上記各加減算器AS1ないしAS4に対応する
４個の加減算器に入力される符号のデータと、空間フィ
ルタ画像処理時に入力されるデータX51，X52，X53，
X54，X55に基づいて、上記（５）式の右辺のうちの上記
（１）式の画像行列Ｘの第５行目のデータと上記（４）
式のフィルタ係数行列Wsの第５行目に関する５個の項の
演算結果のデータを、加算器ADDの第５の入力端子に出
力する。
算器M1ないしM6に対応する６個の乗算器にそれぞれ入力
される乗数のデータW51，W53，W52，W51，W53，W52と、
予めCPU10から上記各加減算器AS1ないしAS4に対応する
４個の加減算器に入力される符号のデータと、空間フィ
ルタ画像処理時に入力されるデータX51，X52，X53，
X54，X55に基づいて、上記（５）式の右辺のうちの上記
（１）式の画像行列Ｘの第５行目のデータと上記（４）
式のフィルタ係数行列Wsの第５行目に関する５個の項の
演算結果のデータを、加算器ADDの第５の入力端子に出
力する。
さらに、加算器ADDは、第１ないし第５の入力端子に
入力される各データを加算して、加算結果のデータFWを
出力する。上述のように複数個の画像行列Ｘが連続して
順にこの空間フィルタ処理回路に入力されたとき、加算
器ADDの出力端子において、上記クロックCKの周期で、
演算されたデータFWsを得ることができる。
入力される各データを加算して、加算結果のデータFWを
出力する。上述のように複数個の画像行列Ｘが連続して
順にこの空間フィルタ処理回路に入力されたとき、加算
器ADDの出力端子において、上記クロックCKの周期で、
演算されたデータFWsを得ることができる。
以上説明したように、上記（５）式で表される空間フ
ィルタ画像処理後のデータFWの右辺の上記画像行列Ｘの
第１行目ないし第５行目の各行の画素のデータに関する
５個の項をそれぞれ演算する処理回路１ないし５におい
て、フリップフロップFF1とFF2を用いて入力される画像
行列Ｘの各行のデータを２つの演算系統に分割して入力
した後、各系統の回路で上記空間フィルタ画像処理の演
算を行い、かつ上記各処理回路１ないし５の入出力間に
縦続接続されるレジスタの最大個数を４個で構成したの
で、上記（１）式で表される画像行列Ｘに対して上記
（４）式で表されるフィルタ係数行列Wsで左右対称的な
空間フィルタ画像処理において、フィルタ内部の乗算と
加減算を含む画像処理演算を、クロックCKの２倍の周期
を有するクロックCK1,CK2を用いて行うことができるの
で、すべての演算をクロックCKの周期で処理する必要が
ある従来例に比較して、高速処理を必要とする場合にも
対応可能である。
ィルタ画像処理後のデータFWの右辺の上記画像行列Ｘの
第１行目ないし第５行目の各行の画素のデータに関する
５個の項をそれぞれ演算する処理回路１ないし５におい
て、フリップフロップFF1とFF2を用いて入力される画像
行列Ｘの各行のデータを２つの演算系統に分割して入力
した後、各系統の回路で上記空間フィルタ画像処理の演
算を行い、かつ上記各処理回路１ないし５の入出力間に
縦続接続されるレジスタの最大個数を４個で構成したの
で、上記（１）式で表される画像行列Ｘに対して上記
（４）式で表されるフィルタ係数行列Wsで左右対称的な
空間フィルタ画像処理において、フィルタ内部の乗算と
加減算を含む画像処理演算を、クロックCKの２倍の周期
を有するクロックCK1,CK2を用いて行うことができるの
で、すべての演算をクロックCKの周期で処理する必要が
ある従来例に比較して、高速処理を必要とする場合にも
対応可能である。
以上の実施例の各処理回路１ないし５において、入力
され処理されるべき画素の画像データを２系統に分割し
て入力しているが、これに限らず、上記画像行列Ｘの列
の数に応じて、上述と同様にフリップフロップを用いて
３系統以上に分割して入力した後、空間フィルタ画像処
理の演算を行うようにしてもよい。
され処理されるべき画素の画像データを２系統に分割し
て入力しているが、これに限らず、上記画像行列Ｘの列
の数に応じて、上述と同様にフリップフロップを用いて
３系統以上に分割して入力した後、空間フィルタ画像処
理の演算を行うようにしてもよい。
以上の実施例において、各処理回路１ないし５におい
て、レジスタD4又はレジスタD4に対応するレジスタから
出力されるデータFWsとレジスタD14又はレジスタD14に
対応するレジスタから出力されるデータFWsを択一的に
切り換えて出力した後加算器ADDによって加算している
が、これに限らず、処理回路１ないし５におけるレジス
タD4及びレジスタD4に対応する４個のレジスタから出力
される各データを第１の加算器によって加算し、一方、
レジスタD14及びレジスタD14に対応するレジスタから出
力される各データを第２の加算器によって加算し、上記
第１の加算器から出力されるデータFWsと上記第２の加
算器から出力されるデータFWsを別のスイッチによって
択一的に切り換えて出力するようにしてもよい。
て、レジスタD4又はレジスタD4に対応するレジスタから
出力されるデータFWsとレジスタD14又はレジスタD14に
対応するレジスタから出力されるデータFWsを択一的に
切り換えて出力した後加算器ADDによって加算している
が、これに限らず、処理回路１ないし５におけるレジス
タD4及びレジスタD4に対応する４個のレジスタから出力
される各データを第１の加算器によって加算し、一方、
レジスタD14及びレジスタD14に対応するレジスタから出
力される各データを第２の加算器によって加算し、上記
第１の加算器から出力されるデータFWsと上記第２の加
算器から出力されるデータFWsを別のスイッチによって
択一的に切り換えて出力するようにしてもよい。
以上の実施例においては、画像行列Ｘが５×５であっ
て、フィルタ係数行列Ｗが５×５の場合について述べて
いるが、これに限らず、本発明は、画像行列Ｘが複数行
複数列であって、フィルタ係数行列Ｗが複数行複数列で
ある場合に容易に適用できる。
て、フィルタ係数行列Ｗが５×５の場合について述べて
いるが、これに限らず、本発明は、画像行列Ｘが複数行
複数列であって、フィルタ係数行列Ｗが複数行複数列で
ある場合に容易に適用できる。
［発明の効果］ 以上詳述したように本発明によれば、各複数ｎ行別に
順に入力される画像行列Ｘの各行の画素データXijをそ
れぞれ複数ｍの系統に分割して入力し各行別に設けられ
るｎ個の入力手段と、上記ｎ個の入力手段によってそれ
ぞれ複数の系統に分割して入力された上記画像行列Ｘの
各行の画素データXijを対応する行列の位置の上記要素W
ijで乗算を行い各行別に上記乗算結果のすべてのデータ
を加算して各行別の総和を演算し各行別及び各系統別に
設けられる複数ｍ・ｎ個の演算手段と、入力されるクロ
ック信号に基づいて上記演算手段によって各行別に演算
された総和のうち異なる系統の上記各演算手段から出力
される各データを択一的に切り換えて出力し各行別に設
けられる複数ｎ個の切り換え手段と、上記各切り換え手
段から出力されるデータを加算して上記空間フィルタ画
像処理後のデータを出力する加算手段とを備え、各複数
ｎ行別に順に入力される画像行列Ｘの各行の画素データ
Xijをそれぞれ複数ｍの系統に分割して入力して各系統
別に上記空間フィルタ画像処理を行うようにしたので、
従来例に比べて高速で、入力される画像行列Ｘに対して
フィルタ係数行列Ｗで空間フィルタ画像処理を行うこと
ができる。
順に入力される画像行列Ｘの各行の画素データXijをそ
れぞれ複数ｍの系統に分割して入力し各行別に設けられ
るｎ個の入力手段と、上記ｎ個の入力手段によってそれ
ぞれ複数の系統に分割して入力された上記画像行列Ｘの
各行の画素データXijを対応する行列の位置の上記要素W
ijで乗算を行い各行別に上記乗算結果のすべてのデータ
を加算して各行別の総和を演算し各行別及び各系統別に
設けられる複数ｍ・ｎ個の演算手段と、入力されるクロ
ック信号に基づいて上記演算手段によって各行別に演算
された総和のうち異なる系統の上記各演算手段から出力
される各データを択一的に切り換えて出力し各行別に設
けられる複数ｎ個の切り換え手段と、上記各切り換え手
段から出力されるデータを加算して上記空間フィルタ画
像処理後のデータを出力する加算手段とを備え、各複数
ｎ行別に順に入力される画像行列Ｘの各行の画素データ
Xijをそれぞれ複数ｍの系統に分割して入力して各系統
別に上記空間フィルタ画像処理を行うようにしたので、
従来例に比べて高速で、入力される画像行列Ｘに対して
フィルタ係数行列Ｗで空間フィルタ画像処理を行うこと
ができる。
第１図は本発明の一実施例である空間フィルタ画像処理
装置のブロック図、 第２図は従来例の空間フィルタ画像処理装置のブロック
図、 第３図は、本実施例の空間フィルタ画像処理装置の動作
の一部を示すタイミングチャート、 第４図は、本実施例の空間フィルタ画像処理装置の動作
の一部を示すタイミングチャートである。 １ないし５……処理回路、10……CPU、11……クロック
信号発生器、FF1ないしFF12……フロップフロップ、M1
ないしM6……乗算器、D1ないしD6,D11ないしD17……レ
ジスタ、AS1ないしAS4……加減算器、A1ないしA4,ADD…
…加算器、SW……切り換え器。
装置のブロック図、 第２図は従来例の空間フィルタ画像処理装置のブロック
図、 第３図は、本実施例の空間フィルタ画像処理装置の動作
の一部を示すタイミングチャート、 第４図は、本実施例の空間フィルタ画像処理装置の動作
の一部を示すタイミングチャートである。 １ないし５……処理回路、10……CPU、11……クロック
信号発生器、FF1ないしFF12……フロップフロップ、M1
ないしM6……乗算器、D1ないしD6,D11ないしD17……レ
ジスタ、AS1ないしAS4……加減算器、A1ないしA4,ADD…
…加算器、SW……切り換え器。
Claims (2)
- 【請求項１】入力される複数ｎ行複数ｎ列の画素データ
Xijにてなる画像行列Ｘに対して、予め設定された複数
ｎ行複数ｎ列の要素Wijにてなり第（ｎ＋１）/2列以外
の列の各要素が上記第（ｎ＋１）/2列を中心として対称
的に同一のデータを有するフィルタ係数行列Ｗで、空間
フィルタ画像処理を行う空間フィルタ画像処理装置にお
いて、 各複数ｎ行別に順に入力される画像行列Ｘの各行の画素
データXijをそれぞれ複数ｍの系統に分割して入力し各
行別に設けられるｎ個の入力手段と、 上記ｎ個の入力手段によってそれぞれ複数の系統に分割
して入力された上記画像行列Ｘの各行の画素データXij
を対応する行列の位置の上記要素Wijで乗算を行い各行
別に上記乗算結果のすべてのデータを加算して各行別の
総和を演算し各行別及び各系統別に設けられる複数ｍ・
ｎ個の演算手段と、 入力されるクロック信号に基づいて上記演算手段によっ
て各行別に演算された総和のうち異なる系統の上記各演
算手段から出力される各データを択一的に切り換えて出
力し各行別に設けられる複数ｎ個の切り換え手段と、 上記各切り換え手段から出力されるデータを加算して上
記空間フィルタ画像処理後のデータを出力する加算手段
とを備えたことを特徴とする空間フィルタ画像処理装
置。 - 【請求項２】入力される複数ｎ行複数ｎ列の画素データ
Xijにてなる画像行列Ｘに対して、予め設定された複数
ｎ行複数ｎ列の要素Wijにてなり第（ｎ＋１）/2列以外
の列の各要素が上記第（ｎ＋１）/2列を中心として対称
的に同一のデータを有するフィルタ係数行列Ｗで空間フ
ィルタ画像処理を行う空間フィルタ画像処理装置におい
て、 各複数ｎ行別に順に入力される画像行列Ｘの各行の画素
データXijをそれぞれ複数ｍの系統に分割して入力し各
行別に設けられるｎ個の入力手段と、 上記ｎ個の入力手段によってそれぞれ複数の系統に分割
して入力された上記画像行列Ｘの各行の画素データXij
を対応する行列の位置の上記要素Wijで乗算を行い各行
別に上記乗算結果のすべてのデータを加算して各行別の
総和を演算し各行別及び各系統別に設けられる複数ｍ・
ｎ個の演算手段と、 上記演算手段によって演算されたデータのうち対応する
系統で演算された各行のデータを加算し各系統別に設け
られる複数ｍ個の加算手段と、 入力されるクロック信号に基づいて上記各加算手段から
それぞれ各系統別に出力されるデータを択一的に切り換
えて上記空間フィルタ画像処理像のデータとして出力す
る切り換え手段とを備えたことを特徴とする空間フィル
タ画像処理装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63098852A JP2870756B2 (ja) | 1988-04-20 | 1988-04-20 | 空間フィルタ画像処理装置 |
| GB8908812A GB2218873B (en) | 1988-04-20 | 1989-04-19 | Digital filter processor |
| US07/503,424 US5016207A (en) | 1988-04-20 | 1990-04-03 | High-speed digital filter processor including parallel paths for processing data, suitable for use in spatial filter image processing |
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