JP2953918B2 - 演算装置 - Google Patents
演算装置Info
- Publication number
- JP2953918B2 JP2953918B2 JP5221341A JP22134193A JP2953918B2 JP 2953918 B2 JP2953918 B2 JP 2953918B2 JP 5221341 A JP5221341 A JP 5221341A JP 22134193 A JP22134193 A JP 22134193A JP 2953918 B2 JP2953918 B2 JP 2953918B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- product
- sum operation
- stage
- input data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Complex Calculations (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、デジタル信号処理に用
いられる演算装置に関し、特に、複数の乗算器と加算器
とを用いて、複数の入力データに各々係数を掛け、その
各乗算結果を加算する演算装置の改良に関する。
いられる演算装置に関し、特に、複数の乗算器と加算器
とを用いて、複数の入力データに各々係数を掛け、その
各乗算結果を加算する演算装置の改良に関する。
【０００２】
【従来の技術】従来、画像処理において、適当な周波数
成分を取り出すこと等を目的として、フィルターが多く
用いられる。このフィルターは、デジタル信号処理で
は、与えられた複数の入力データに各々適当な係数を掛
け、その各乗算結果を加算することにより実現される。
成分を取り出すこと等を目的として、フィルターが多く
用いられる。このフィルターは、デジタル信号処理で
は、与えられた複数の入力データに各々適当な係数を掛
け、その各乗算結果を加算することにより実現される。
【０００３】図２に、フィルターを実現する従来の演算
装置のブロック図を示す。同図において、５１はデータ
保持回路であり、クロック信号５２に同期して、入力デ
ータ５３を格納し、次段のデータ保持回路５１へ出力す
る。従って、入力データ側からｉ番目のデータ保持回路
の出力は、入力データに対してｉクロック前のデータと
なる。５４は乗算器、５５は係数を保持するレジスタで
ある。この例では、データ保持回路５１、乗算器５４お
よび係数レジスタ５５をそれぞれ７個備える。それぞれ
の乗算器５４は、対応するデータ保持回路５１のデータ
と係数レジスタ５５に格納されている係数を掛けて結果
を出力する。５６は加算装置であって、複数の加算器５
７をツリー状に構成し、７個の乗算器５４から出力され
た結果を順次加算して、７個の乗算器５４の出力結果の
合計を出力する。
装置のブロック図を示す。同図において、５１はデータ
保持回路であり、クロック信号５２に同期して、入力デ
ータ５３を格納し、次段のデータ保持回路５１へ出力す
る。従って、入力データ側からｉ番目のデータ保持回路
の出力は、入力データに対してｉクロック前のデータと
なる。５４は乗算器、５５は係数を保持するレジスタで
ある。この例では、データ保持回路５１、乗算器５４お
よび係数レジスタ５５をそれぞれ７個備える。それぞれ
の乗算器５４は、対応するデータ保持回路５１のデータ
と係数レジスタ５５に格納されている係数を掛けて結果
を出力する。５６は加算装置であって、複数の加算器５
７をツリー状に構成し、７個の乗算器５４から出力され
た結果を順次加算して、７個の乗算器５４の出力結果の
合計を出力する。
【０００４】いま、７個の係数レジスタ５５に格納され
ている係数の値を、入力データ５３から最も遠いものか
ら順に、ａ(1) 、ａ(2) 、ａ(3) 、ａ(4) 、ａ(5) 、ａ
(6)及びａ(7) とし、時刻Ｔにおける入力データをｄ(T)
とする。入力データ５３はクロック信号５２に同期し
て、７つのデータ保持回路５１に順次転送され、入力デ
ータ５３から７番めのデータ保持回路、つまり最も遠い
データ保持回路にｄ(T) が到達した時、６番目のデータ
保持回路５１には時刻Ｔの１クロック後のデータ、即
ち、ｄ(T+1 )が保持されている。同様に、５番目のデー
タ保持回路５１にはｄ(T+2）が保持されている。従っ
て、加算装置５６の出力結果ｏｕｔは（式１）で表され
る。
ている係数の値を、入力データ５３から最も遠いものか
ら順に、ａ(1) 、ａ(2) 、ａ(3) 、ａ(4) 、ａ(5) 、ａ
(6)及びａ(7) とし、時刻Ｔにおける入力データをｄ(T)
とする。入力データ５３はクロック信号５２に同期し
て、７つのデータ保持回路５１に順次転送され、入力デ
ータ５３から７番めのデータ保持回路、つまり最も遠い
データ保持回路にｄ(T) が到達した時、６番目のデータ
保持回路５１には時刻Ｔの１クロック後のデータ、即
ち、ｄ(T+1 )が保持されている。同様に、５番目のデー
タ保持回路５１にはｄ(T+2）が保持されている。従っ
て、加算装置５６の出力結果ｏｕｔは（式１）で表され
る。
【０００５】
【式１】 ｏｕｔ＝ａ(1) ＊ｄ(T) ＋ａ(2) ＊ｄ(T+1)＋ａ(3) ＊ｄ(T+2) ＋ａ(4) ＊ｄ(T+3) ＋ａ(5) ＊ｄ(T+4)＋ａ(6) ＊ｄ(T+5) ＋ａ(7) ＊ｄ(T+6) このようにして、フィルターが実現される。また、係数
の値によって、フィルターの特性を指定することができ
る。
の値によって、フィルターの特性を指定することができ
る。
【０００６】このような演算装置は、フィルターだけで
なく、行列計算など、積和演算を必要とする様々な用途
に応用される。
なく、行列計算など、積和演算を必要とする様々な用途
に応用される。
【０００７】次に、アメリカ特許5,195,049 号に開示さ
れた他の従来例を図３に示す。同図において、１…は複
数の積和演算装置であり、各々、データ保持回路２と、
加算器３と、乗算器４と、係数レジスタ５とを有する。
この例では、７つの積和演算装置１…が直列に接続され
ている。それぞれの積和演算装置１のデータ保持回路２
には、１つ前の積和演算装置の加算器３の出力が与えら
れ、クロック信号６に同期して格納される。最初の積和
演算装置１のデータ保持回路２には、０の値が与えられ
る。それぞれの積和演算装置１の乗算器４の入力には、
入力データ７が共通に与えられる。それぞれの積和演算
装置１の乗算器４は入力データ７の値と係数レジスタ５
に保持されている値とを掛けて、その乗算結果を出力す
る。加算器３は、データ保持回路２に保持されているデ
ータと乗算器４の出力とを加算して、その加算結果を次
段の積和演算装置１のデータ保持回路２に出力する。
れた他の従来例を図３に示す。同図において、１…は複
数の積和演算装置であり、各々、データ保持回路２と、
加算器３と、乗算器４と、係数レジスタ５とを有する。
この例では、７つの積和演算装置１…が直列に接続され
ている。それぞれの積和演算装置１のデータ保持回路２
には、１つ前の積和演算装置の加算器３の出力が与えら
れ、クロック信号６に同期して格納される。最初の積和
演算装置１のデータ保持回路２には、０の値が与えられ
る。それぞれの積和演算装置１の乗算器４の入力には、
入力データ７が共通に与えられる。それぞれの積和演算
装置１の乗算器４は入力データ７の値と係数レジスタ５
に保持されている値とを掛けて、その乗算結果を出力す
る。加算器３は、データ保持回路２に保持されているデ
ータと乗算器４の出力とを加算して、その加算結果を次
段の積和演算装置１のデータ保持回路２に出力する。
【０００８】以上のように構成された演算装置につい
て、以下図３を用いてその動作を説明する。７つの積和
演算装置１の係数レジスタ５に格納されている係数を最
前段から順にａ(1) 、ａ(2) …ａ(7) とする。今、時刻
Ｔにおける入力データ７の値をｄ(T) とする。最前段か
ら１番目の積和演算装置１はｄ(T) とａ(1) を乗算し、
この乗算結果を０と加算して出力する。１クロック後に
クロック信号６に同期して、２番目の積和演算装置１は
前段の出力、即ち、ａ(1) ＊ｄ(T) をデータ保持回路２
に格納する。この時、入力データ７は、時刻Ｔの１クロ
ック後のデータ、即ち、ｄ(T+1) であり、２番目の積和
演算装置１はｄ(T+1) に係数ａ(2) を乗算し、データ保
持回路２のデータａ(1) ＊ｄ(T) と加算して、３番目の
積和演算装置１のデータ保持回路２に出力する。同様に
して、最終段、ここでは７番目の積和演算装置１の出力
ｏｕｔの値は、上記（式１）に示す通りとなって、従来
例と同じ演算結果が得られる。
て、以下図３を用いてその動作を説明する。７つの積和
演算装置１の係数レジスタ５に格納されている係数を最
前段から順にａ(1) 、ａ(2) …ａ(7) とする。今、時刻
Ｔにおける入力データ７の値をｄ(T) とする。最前段か
ら１番目の積和演算装置１はｄ(T) とａ(1) を乗算し、
この乗算結果を０と加算して出力する。１クロック後に
クロック信号６に同期して、２番目の積和演算装置１は
前段の出力、即ち、ａ(1) ＊ｄ(T) をデータ保持回路２
に格納する。この時、入力データ７は、時刻Ｔの１クロ
ック後のデータ、即ち、ｄ(T+1) であり、２番目の積和
演算装置１はｄ(T+1) に係数ａ(2) を乗算し、データ保
持回路２のデータａ(1) ＊ｄ(T) と加算して、３番目の
積和演算装置１のデータ保持回路２に出力する。同様に
して、最終段、ここでは７番目の積和演算装置１の出力
ｏｕｔの値は、上記（式１）に示す通りとなって、従来
例と同じ演算結果が得られる。
【０００９】
【発明が解決しようとする課題】しかしながら、前述し
た従来の前者の構成では、複数の乗算器５４の結果を加
算する加算器５７の構成がツリー状になり、複数段の加
算器を経て結果が得られるため、この加算時間が動作周
波数を制限してしまう欠点を有する。また、加算器の段
数は乗算器の数に応じて増える欠点を有する。更に、前
記の加算処理をパイプライン的に処理しようとすると、
各加算器の出力にラッチを必要とし、回路規模が大きく
なる。加えて、加算器がツリー状の構成であるため、半
導体集積回路として配置するのが困難であり、面積の増
大をもたらす。また、乗算器の数を増やそうとすると、
加算器のツリー状の構成が大きく変わるため、拡張性が
乏しい等の問題点を有する。
た従来の前者の構成では、複数の乗算器５４の結果を加
算する加算器５７の構成がツリー状になり、複数段の加
算器を経て結果が得られるため、この加算時間が動作周
波数を制限してしまう欠点を有する。また、加算器の段
数は乗算器の数に応じて増える欠点を有する。更に、前
記の加算処理をパイプライン的に処理しようとすると、
各加算器の出力にラッチを必要とし、回路規模が大きく
なる。加えて、加算器がツリー状の構成であるため、半
導体集積回路として配置するのが困難であり、面積の増
大をもたらす。また、乗算器の数を増やそうとすると、
加算器のツリー状の構成が大きく変わるため、拡張性が
乏しい等の問題点を有する。
【００１０】これに対し、前記従来の後者の構成では、
前記従来の前者の構成の欠点を解消できる。即ち、同じ
構成の積和演算装置１…を直列に複数接続したものであ
るので、半導体集積回路として配置が容易であり、面積
の削減および開発期間の短縮を図ることができる共に、
積和演算装置の追加および削減が容易である。更に、１
クロック内に１つの乗算と１つの加算を処理すればよい
ので、動作周波数を高くして処理能力を上げることがで
きる。
前記従来の前者の構成の欠点を解消できる。即ち、同じ
構成の積和演算装置１…を直列に複数接続したものであ
るので、半導体集積回路として配置が容易であり、面積
の削減および開発期間の短縮を図ることができる共に、
積和演算装置の追加および削減が容易である。更に、１
クロック内に１つの乗算と１つの加算を処理すればよい
ので、動作周波数を高くして処理能力を上げることがで
きる。
【００１１】しかし、この後者の構成では、演算に供さ
れる入力データの数に等しい数の加算器３及び乗算器４
を必要とし、その分、演算装置が大型化している問題点
を有していた。
れる入力データの数に等しい数の加算器３及び乗算器４
を必要とし、その分、演算装置が大型化している問題点
を有していた。
【００１２】本発明は上記問題点に鑑み、その目的は、
乗算器は加算器よりも極めて大きい実情から、乗算器の
数を低減して小型化を図りつつ、従来と同様の演算を行
い得る演算装置を提供する点にある。
乗算器は加算器よりも極めて大きい実情から、乗算器の
数を低減して小型化を図りつつ、従来と同様の演算を行
い得る演算装置を提供する点にある。
【００１３】
【課題を解決するための手段】上記問題点を解決するた
めに、本発明では次の点に着目した。即ち、画像処理等
で用いられるフィルターでは、複数の入力データの各々
の乗算に際し、その乗算に使用される係数が所定の２つ
の入力データ間で対称である対称型フィルターがある点
に着目し、この対称型フィルターでは、同一の係数を使
用する入力データ相互を先に加算し、その後にその加算
結果と係数とを乗算することにより、乗算器の数を半減
する構成とする。
めに、本発明では次の点に着目した。即ち、画像処理等
で用いられるフィルターでは、複数の入力データの各々
の乗算に際し、その乗算に使用される係数が所定の２つ
の入力データ間で対称である対称型フィルターがある点
に着目し、この対称型フィルターでは、同一の係数を使
用する入力データ相互を先に加算し、その後にその加算
結果と係数とを乗算することにより、乗算器の数を半減
する構成とする。
【００１４】即ち、請求項１記載の発明では、共通の第
１の入力データが与えられ、互いに直列に接続されるｎ
個（ｎ≧２）の積和演算手段を備え、前記各積和演算手
段は、第１のデータ保持手段と、第２のデータ保持手段
と、前記第２のデータ保持手段の内容と前記第１の入力
データとを加算する第１の加算手段と、前記第１の加算
手段の加算結果と係数とを乗算する乗算手段と、前記乗
算手段の乗算結果と前記第１のデータ保持手段の格納デ
ータとを加算する第２の加算手段とを備え、第１段目の
積和演算手段では、第１のデータ保持手段に第２の入力
データが与えら れ、第２のデータ保持手段に第３の入力
データが与えられ、第ｉ（２≦ｉ≦ｎ）段目の積和演算
手段では、第１のデータ保持手段に第ｉ−１段目の積和
演算手段の第２の加算手段の出力が与えられ、第２のデ
ータ保持手段に前記第ｉ−１段目の積和演算手段の第２
のデータ保持手段の出力が与えられる構成としている。
１の入力データが与えられ、互いに直列に接続されるｎ
個（ｎ≧２）の積和演算手段を備え、前記各積和演算手
段は、第１のデータ保持手段と、第２のデータ保持手段
と、前記第２のデータ保持手段の内容と前記第１の入力
データとを加算する第１の加算手段と、前記第１の加算
手段の加算結果と係数とを乗算する乗算手段と、前記乗
算手段の乗算結果と前記第１のデータ保持手段の格納デ
ータとを加算する第２の加算手段とを備え、第１段目の
積和演算手段では、第１のデータ保持手段に第２の入力
データが与えら れ、第２のデータ保持手段に第３の入力
データが与えられ、第ｉ（２≦ｉ≦ｎ）段目の積和演算
手段では、第１のデータ保持手段に第ｉ−１段目の積和
演算手段の第２の加算手段の出力が与えられ、第２のデ
ータ保持手段に前記第ｉ−１段目の積和演算手段の第２
のデータ保持手段の出力が与えられる構成としている。
【００１５】
【作用】以上の構成により、請求項１記載の発明では、
各積和演算手段では、入力データに対して、この入力デ
ータと同一の係数が使用される入力データが第２のデー
タ保持手段に格納され、この格納されたデータと入力デ
ータとが第１の加算器で加算された後、その加算結果と
係数とが乗算される。
各積和演算手段では、入力データに対して、この入力デ
ータと同一の係数が使用される入力データが第２のデー
タ保持手段に格納され、この格納されたデータと入力デ
ータとが第１の加算器で加算された後、その加算結果と
係数とが乗算される。
【００１６】従って、各積和演算手段では、１個の乗算
器を備えれば足りる。更に、備える複数個（ｎ個）の積
和演算手段を同一の内部構成にできる。
器を備えれば足りる。更に、備える複数個（ｎ個）の積
和演算手段を同一の内部構成にできる。
【００１７】
【実施例】以下、本発明の演算装置の対称型フィルター
を実現する実施例について、図面を参照しながら説明す
る。
を実現する実施例について、図面を参照しながら説明す
る。
【００１８】図１は本発明の実施例を示す演算装置のブ
ロック図である。同図において、２０…は積和演算装置
であり、各々、第１の加算手段としての加算器２２、第
２の加算手段としての加算器２１、乗算手段としての乗
算器２３、第１のデータ保持手段としてのデータ保持回
路２４、第２のデータ保持手段としてのデータ保持回路
２５、および係数レジスタ２６を有する。本実施例で
は、ｎ個（図１では３個）の積和演算装置２０…が直列
に接続され、入力データ３２が第１の入力データとして
これ等３つの積和演算装置２０…の各加算器２２に与え
られる。
ロック図である。同図において、２０…は積和演算装置
であり、各々、第１の加算手段としての加算器２２、第
２の加算手段としての加算器２１、乗算手段としての乗
算器２３、第１のデータ保持手段としてのデータ保持回
路２４、第２のデータ保持手段としてのデータ保持回路
２５、および係数レジスタ２６を有する。本実施例で
は、ｎ個（図１では３個）の積和演算装置２０…が直列
に接続され、入力データ３２が第１の入力データとして
これ等３つの積和演算装置２０…の各加算器２２に与え
られる。
【００１９】各積和演算装置２０…において、加算器２
２は入力データ３２とデータ保持回路２５の出力３１と
を加算し、その加算結果を乗算器２３に出力する。乗算
器２３は加算器２２の加算結果と係数レジスタ２６に保
持されている係数とを掛け、その乗算結果を加算器２１
に出力する。加算器２１は乗算器２３の乗算結果とデー
タ保持回路２４の内容を加算して出力する。データ保持
回路２５は、２個のラッチ２７、２８を直列に接続して
構成される。ラッチ２７およびラッチ２８はクロック信
号２９に同期してデータを格納する。従って、データ保
持回路２５は、入力されるデータの今回値および前回値
の２つのデータを保持し、入力されたデータは２クロッ
ク後に出力される。
２は入力データ３２とデータ保持回路２５の出力３１と
を加算し、その加算結果を乗算器２３に出力する。乗算
器２３は加算器２２の加算結果と係数レジスタ２６に保
持されている係数とを掛け、その乗算結果を加算器２１
に出力する。加算器２１は乗算器２３の乗算結果とデー
タ保持回路２４の内容を加算して出力する。データ保持
回路２５は、２個のラッチ２７、２８を直列に接続して
構成される。ラッチ２７およびラッチ２８はクロック信
号２９に同期してデータを格納する。従って、データ保
持回路２５は、入力されるデータの今回値および前回値
の２つのデータを保持し、入力されたデータは２クロッ
ク後に出力される。
【００２０】また、３３は乗算器、３４は係数レジスタ
である。乗算器３３の後に前記３つの積和演算装置２０
…が直列に接続される。入力データ（第１の入力デー
タ）３２は３つの積和演算装置２０の加算器２２と共に
乗算器３３にも与えられる。
である。乗算器３３の後に前記３つの積和演算装置２０
…が直列に接続される。入力データ（第１の入力デー
タ）３２は３つの積和演算装置２０の加算器２２と共に
乗算器３３にも与えられる。
【００２１】最前段（第１段目）の積和演算装置２０で
は、その内部のデータ保持回路２４の入力に、前記乗算
器３３の出力が第２のデータとして与えられ、その内部
のデータ保持回路２５の入力に前記入力データ（第１の
入力データ）３２が、第３の入力データとして与えられ
る。
は、その内部のデータ保持回路２４の入力に、前記乗算
器３３の出力が第２のデータとして与えられ、その内部
のデータ保持回路２５の入力に前記入力データ（第１の
入力データ）３２が、第３の入力データとして与えられ
る。
【００２２】更に、整数ｉを２≦ｉ≦ｎの値として、第
ｉ（ｉ＝２）段目の積和演算装置２０では、その内部の
データ保持回路２４の入力に、その前段に位置する第ｉ
−１（＝１）段目の積和演算装置２０の加算器２１の出
力が与えられ、その内部のデータ保持回路２５の入力
に、その前段に位置する第１段目の積和演算装置２０の
データ保持回路２５の出力３１が与えられる。同様に、
第ｉ（ｉ＝３＝ｎ）段目の積和演算装置２０では、その
内部のデータ保持回路２４の入力に、その前段に位置す
る第ｉ−１（＝２）段目の積和演算装置２０の加算器２
１の出力が与えられ、その内部のデータ保持回路２５の
入力に、その前段に位置する第２段目の積和演算装置２
０のデータ保持回路２５の出力３１が与えられる。
ｉ（ｉ＝２）段目の積和演算装置２０では、その内部の
データ保持回路２４の入力に、その前段に位置する第ｉ
−１（＝１）段目の積和演算装置２０の加算器２１の出
力が与えられ、その内部のデータ保持回路２５の入力
に、その前段に位置する第１段目の積和演算装置２０の
データ保持回路２５の出力３１が与えられる。同様に、
第ｉ（ｉ＝３＝ｎ）段目の積和演算装置２０では、その
内部のデータ保持回路２４の入力に、その前段に位置す
る第ｉ−１（＝２）段目の積和演算装置２０の加算器２
１の出力が与えられ、その内部のデータ保持回路２５の
入力に、その前段に位置する第２段目の積和演算装置２
０のデータ保持回路２５の出力３１が与えられる。
【００２３】以上のように構成された演算装置につい
て、以下、その動作を説明する。尚、対称型フィルター
として、前記（式１）で係数ａ(1) ＝ａ(7) 、ａ(2) ＝
ａ(6)、ａ(3) ＝ａ(5) である場合を考える。
て、以下、その動作を説明する。尚、対称型フィルター
として、前記（式１）で係数ａ(1) ＝ａ(7) 、ａ(2) ＝
ａ(6)、ａ(3) ＝ａ(5) である場合を考える。
【００２４】先ず、係数レジスタ３４に保持されている
値をａ(4) 、第１段目、第２段目、第３段目の積和演算
装置２０の係数レジスタ２６に保持している値を各々ａ
(3)、ａ(2) 及びａ(1) とする。
値をａ(4) 、第１段目、第２段目、第３段目の積和演算
装置２０の係数レジスタ２６に保持している値を各々ａ
(3)、ａ(2) 及びａ(1) とする。
【００２５】時刻Ｔ以降、１クロック毎にデータｄ(T)
、ｄ(T+1 )、ｄ(T+2) …が入力データ３２に与えられ
る。今、時刻Ｔから３クロック後において、入力データ
３２にはｄ(T+3) のデータが与えられ、第１段目の積和
演算装置２０のデータ保持回路２５は２クロック前の入
力データｄ(T+1) を出力している。乗算器３３は入力デ
ータｄ(T+3) と係数レジスタ３４の内容ａ(4) の乗算を
行なう。
、ｄ(T+1 )、ｄ(T+2) …が入力データ３２に与えられ
る。今、時刻Ｔから３クロック後において、入力データ
３２にはｄ(T+3) のデータが与えられ、第１段目の積和
演算装置２０のデータ保持回路２５は２クロック前の入
力データｄ(T+1) を出力している。乗算器３３は入力デ
ータｄ(T+3) と係数レジスタ３４の内容ａ(4) の乗算を
行なう。
【００２６】次のクロックで、第１段目の積和演算装置
２０のデータ保持回路２４は乗算器３１の結果、即ちａ
(4) ＊ｄ(T+3) を格納し、データ保持回路２５はｄ(T+
2) を出力する。この時、入力データ３２にはデータｄ
(T+4) が与えられており、第１段目の積和演算器２０の
加算器２２はｄ(T+4) とｄ(T+2) とを加算し、乗算器２
３は加算器２２の加算結果と係数レジスタ２６の係数ａ
(3) とを乗算し、加算器２１は乗算器２３の乗算結果と
データ保持回路２４の内容とを加算して、２段目の積和
演算装置２０のデータ保持回路２４に出力する。
２０のデータ保持回路２４は乗算器３１の結果、即ちａ
(4) ＊ｄ(T+3) を格納し、データ保持回路２５はｄ(T+
2) を出力する。この時、入力データ３２にはデータｄ
(T+4) が与えられており、第１段目の積和演算器２０の
加算器２２はｄ(T+4) とｄ(T+2) とを加算し、乗算器２
３は加算器２２の加算結果と係数レジスタ２６の係数ａ
(3) とを乗算し、加算器２１は乗算器２３の乗算結果と
データ保持回路２４の内容とを加算して、２段目の積和
演算装置２０のデータ保持回路２４に出力する。
【００２７】更に次のクロックでは、入力データ３２に
はｄ(T+5) が与えられ、第２段目の積和演算装置２０の
データ保持回路２５の出力はｄ(T+1) であり、加算器２
２はｄ(T+1) とｄ(T+5) とを加算し、乗算器２３はこの
加算結果と係数レジスタ２４の係数ａ(2) とを掛け、こ
の乗算結果を第１段目の積和演算装置２０の加算結果と
加算して、第３段目の積和演算装置２０に出力する。
はｄ(T+5) が与えられ、第２段目の積和演算装置２０の
データ保持回路２５の出力はｄ(T+1) であり、加算器２
２はｄ(T+1) とｄ(T+5) とを加算し、乗算器２３はこの
加算結果と係数レジスタ２４の係数ａ(2) とを掛け、こ
の乗算結果を第１段目の積和演算装置２０の加算結果と
加算して、第３段目の積和演算装置２０に出力する。
【００２８】前記と同様にして、第３段目の積和演算装
置２０の加算器２１の出力ｏｕｔは、（式３）で表され
るデータを出力する。
置２０の加算器２１の出力ｏｕｔは、（式３）で表され
るデータを出力する。
【００２９】
【式３】 このように、この実施例の演算装置は、対称型のフィル
ターを実現することができる。
ターを実現することができる。
【００３０】従って、本実施例では、３個の積和演算装
置２０…を同じ構成にし、この同じ構成の積和演算装置
２０…を直列に接続したものであるので、半導体集積回
路として配置が容易であり、面積の削減および開発期間
の短縮を図ることができると共に、積和演算装置２０…
の追加および削減が容易である。更に、１クロック内に
１つの乗算と１つの加算を処理すればよいので、動作周
波数を高くして処理能力を上げることができる。
置２０…を同じ構成にし、この同じ構成の積和演算装置
２０…を直列に接続したものであるので、半導体集積回
路として配置が容易であり、面積の削減および開発期間
の短縮を図ることができると共に、積和演算装置２０…
の追加および削減が容易である。更に、１クロック内に
１つの乗算と１つの加算を処理すればよいので、動作周
波数を高くして処理能力を上げることができる。
【００３１】しかも、７つの入力データに各々係数を掛
けてその各乗算結果を加算する演算装置であっても、乗
算器２３…を４個備えれば足りるので、従来のように入
力データの数に等しい７個の乗算器を備える場合に比し
て、乗算器を３個低減することができる。
けてその各乗算結果を加算する演算装置であっても、乗
算器２３…を４個備えれば足りるので、従来のように入
力データの数に等しい７個の乗算器を備える場合に比し
て、乗算器を３個低減することができる。
【００３２】尚、本実施例では、３つの積和演算装置２
０…と１個の乗算器３３とを用いて、７つの入力データ
に対する演算を実現したが、積和演算装置２０…を４
個、５個…と増やせば、各々９個、１１個…の入力デー
タに対する演算が実現できるのは勿論である。
０…と１個の乗算器３３とを用いて、７つの入力データ
に対する演算を実現したが、積和演算装置２０…を４
個、５個…と増やせば、各々９個、１１個…の入力デー
タに対する演算が実現できるのは勿論である。
【００３３】また、演算する入力データの数が偶数の場
合には、乗算器３３および係数レジスタ３４を設けず、
第１段目の積和演算装置２０のデータ保持回路２４に対
し、乗算器３３の結果の代わりに０を与え、第１段目の
積和演算装置２０のデータ保持回路２５の中のラッチを
１個にすることにより、前記実施例と同様の演算を実現
できる。
合には、乗算器３３および係数レジスタ３４を設けず、
第１段目の積和演算装置２０のデータ保持回路２４に対
し、乗算器３３の結果の代わりに０を与え、第１段目の
積和演算装置２０のデータ保持回路２５の中のラッチを
１個にすることにより、前記実施例と同様の演算を実現
できる。
【００３４】更に、各積和演算装置２０…の加算器２１
…を桁上げ保存加算器に置き換えて、部分和と部分桁上
げと乗算器２３の乗算結果とを加算すると共に、最終段
の桁上げ保存加算器の２つの出力、即ち部分和と部分桁
上げとを加算する加算器を別途設けてもよい。この場合
には、桁上げの伝播がないので、演算速度が速く、また
回路規模を極めて小さくできる効果を奏する。
…を桁上げ保存加算器に置き換えて、部分和と部分桁上
げと乗算器２３の乗算結果とを加算すると共に、最終段
の桁上げ保存加算器の２つの出力、即ち部分和と部分桁
上げとを加算する加算器を別途設けてもよい。この場合
には、桁上げの伝播がないので、演算速度が速く、また
回路規模を極めて小さくできる効果を奏する。
【００３５】加えて、係数が２、４、８等の２のべき乗
の場合には、各乗算器２３…をシフタで構成してもよ
い。
の場合には、各乗算器２３…をシフタで構成してもよ
い。
【００３６】また、各乗算器２３…を、その乗算結果を
保持する記憶装置を有するもので構成してもよい。
保持する記憶装置を有するもので構成してもよい。
【００３７】更に、本実施例では、各乗算の係数を各係
数レジスタ２６…に保持したが、係数レジスタを持たず
に演算装置の外部から信号線を介して乗算器に与えた
り、又は乗算器を、特定の係数を掛ける乗算器で構成し
てもよい。
数レジスタ２６…に保持したが、係数レジスタを持たず
に演算装置の外部から信号線を介して乗算器に与えた
り、又は乗算器を、特定の係数を掛ける乗算器で構成し
てもよい。
【００３８】加えて、本実施例では、１クロックで各積
和演算装置２０…内の加算と乗算との両処理を行った
が、各積和演算装置２０…内の適当な箇所にラッチを設
けて、パイプライン処理を行なえば、１クロックの処理
量を少なくでき、クロック周波数を高くすることができ
る。
和演算装置２０…内の加算と乗算との両処理を行った
が、各積和演算装置２０…内の適当な箇所にラッチを設
けて、パイプライン処理を行なえば、１クロックの処理
量を少なくでき、クロック周波数を高くすることができ
る。
【００３９】また、各加算器２１…に適当なリミッター
機能を設けて、結果の値が設定範囲外になった場合に、
適当な値に置き換えて出力するように構成してもよい。
機能を設けて、結果の値が設定範囲外になった場合に、
適当な値に置き換えて出力するように構成してもよい。
【００４０】
【発明の効果】以上説明したように、本発明の演算装置
によれば、共通の第１の入力データが与えられ、互いに
直列に接続されるｎ個（ｎ≧２）の積和演算手段を備
え、前記各積和演算手段は、第１のデータ保持手段と、
第２のデータ保持手段と、前記第２のデータ保持手段の
内容と前記第１の入力データとを加算する第１の加算手
段と、前記第１の加算手段の加算結果と係数とを乗算す
る乗算手段と、前記乗算手段の乗算結果と前記第１のデ
ータ保持手段の格納データとを加算する第２の加算手段
とを備え、第１段目の積和演算手段では、第１のデータ
保持手段に第２の入力データが与えられ、第２のデータ
保持手段に第３の入力データが与えられ、第ｉ（２≦ｉ
≦ｎ）段目の積和演算手段では、第１のデータ保持手段
に第ｉ−１段目の積和演算手段の第２の加算手段の出力
が与えられ、第２のデータ保持手段に前記第ｉ−１段目
の積和演算手段の第２のデータ保持手段の出力が与えら
れる構成して、同一の係数を使用する入力データ同志を
加算した後に係数を掛けたので、入力データの個数より
も少ない乗算器を使用しつつ、同一構成の積和演算手段
を複数個直列に接続した規則的な構成であって半導体集
積回路として配置が容易で、しかも入力データ数が異な
る対称型フィルター処理にも前記同一構成の積和演算手
段の個数調整により容易に対応できて拡張性が高く、高
速処理を行なうことができる演算装置を提供できる。
によれば、共通の第１の入力データが与えられ、互いに
直列に接続されるｎ個（ｎ≧２）の積和演算手段を備
え、前記各積和演算手段は、第１のデータ保持手段と、
第２のデータ保持手段と、前記第２のデータ保持手段の
内容と前記第１の入力データとを加算する第１の加算手
段と、前記第１の加算手段の加算結果と係数とを乗算す
る乗算手段と、前記乗算手段の乗算結果と前記第１のデ
ータ保持手段の格納データとを加算する第２の加算手段
とを備え、第１段目の積和演算手段では、第１のデータ
保持手段に第２の入力データが与えられ、第２のデータ
保持手段に第３の入力データが与えられ、第ｉ（２≦ｉ
≦ｎ）段目の積和演算手段では、第１のデータ保持手段
に第ｉ−１段目の積和演算手段の第２の加算手段の出力
が与えられ、第２のデータ保持手段に前記第ｉ−１段目
の積和演算手段の第２のデータ保持手段の出力が与えら
れる構成して、同一の係数を使用する入力データ同志を
加算した後に係数を掛けたので、入力データの個数より
も少ない乗算器を使用しつつ、同一構成の積和演算手段
を複数個直列に接続した規則的な構成であって半導体集
積回路として配置が容易で、しかも入力データ数が異な
る対称型フィルター処理にも前記同一構成の積和演算手
段の個数調整により容易に対応できて拡張性が高く、高
速処理を行なうことができる演算装置を提供できる。
【図１】本発明の実施例における演算装置を示すブロッ
ク図である。
ク図である。
【図２】従来の演算装置を示すブロック図である。
【図３】従来の他の演算装置を示すブロック図である。
２０ 積和演算手段 ２４ データ保持回路（第１のデータ保持
回路） ２５ データ保持回路（第２のデータ保持
回路） ２１ 加算器（第２の加算手段） ２２ 加算器（第１の加算手段） ２３ 乗算器（乗算手段） ２６、３４ 係数レジスタ ２９ クロック信号 ３２ 入力データ
回路） ２５ データ保持回路（第２のデータ保持
回路） ２１ 加算器（第２の加算手段） ２２ 加算器（第１の加算手段） ２３ 乗算器（乗算手段） ２６、３４ 係数レジスタ ２９ クロック信号 ３２ 入力データ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭59−127171（ＪＰ，Ａ) 特開 昭60−119116（ＪＰ，Ａ) 特開 平１−126819（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 17/10 ＪＩＣＳＴファイル（ＪＯＩＳ)
Claims (5)
- 【請求項１】共通の第１の入力データが与えられ、互い
に直列に接続されるｎ個（ｎ≧２）の積和演算手段を備
え、前記各積和演算手段は、第 １のデータ保持手段と、第 ２のデータ保持手段と、 前記第２のデータ保持手段の内容と前記第１の入力デー
タとを加算する第１の加算手段と、 前記第１の加算手段の加算結果と係数とを乗算する乗算
手段と、 前記乗算手段の乗算結果と前記第１のデータ保持手段の
格納データとを加算する第２の加算手段とを備え、 第１段目の積和演算手段では、第１のデータ保持手段に
第２の入力データが与えられ、第２のデータ保持手段に
第３の入力データが与えられ、 第ｉ（２≦ｉ≦ｎ）段目の積和演算手段では、第１のデ
ータ保持手段に第ｉ−１段目の積和演算手段の第２の加
算手段の出力が与えられ、第２のデータ保持手段に前記
第ｉ−１段目の積和演算手段の第２のデータ保持手段の
出力が与えられる ことを特徴とする演算装置。 - 【請求項２】乗算手段で用いられる係数は、レジスタに
記憶されることを特徴とする請求項１記載の演算装置。 - 【請求項３】前記第１の入力データが前記第３の入力デ
ータとして前記第１段目の積和演算手段に与えられると
ともに、 係数を記憶する第２のレジスタと、 前記第１の入力データと前記第２のレジスタの係数とを
乗算し、乗算結果を前記第２の入力データとして前記第
１段目の積和演算手段に出力する第２の乗算手段とを備
えたことを特徴とする請求項１又は請求項２記載の演算
装置。 - 【請求項４】第２のデータ保持手段は、入力されるデー
タの今回値と前回値の２つのデータを保持することを特
徴とする請求項１又は請求項２記載の演算装置。 - 【請求項５】積和演算手段の加算手段のうち少なくとも
１つは、桁上げ保存加算器で構成されることを特徴とす
る請求項１又は請求項２記載の演算装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5221341A JP2953918B2 (ja) | 1993-09-06 | 1993-09-06 | 演算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5221341A JP2953918B2 (ja) | 1993-09-06 | 1993-09-06 | 演算装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0773161A JPH0773161A (ja) | 1995-03-17 |
| JP2953918B2 true JP2953918B2 (ja) | 1999-09-27 |
Family
ID=16765292
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5221341A Expired - Fee Related JP2953918B2 (ja) | 1993-09-06 | 1993-09-06 | 演算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2953918B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2024015679A (ja) * | 2022-07-25 | 2024-02-06 | 国立研究開発法人産業技術総合研究所 | 演算処理装置 |
-
1993
- 1993-09-06 JP JP5221341A patent/JP2953918B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0773161A (ja) | 1995-03-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5287299A (en) | Method and apparatus for implementing a digital filter employing coefficients expressed as sums of 2 to an integer power | |
| JPH0235348B2 (ja) | ||
| JPH08508857A (ja) | 転置ディジタルｆｉｒフィルターにおいて、２進入力信号にタップ係数を乗ずるための方法および配列ならびに転置ディジタルフィルターを設計するための方法 | |
| US20100146024A1 (en) | Digital filter, its synthesizing device, synthesizing program and synthesizing program recording medium | |
| Pieper et al. | Efficient Dedicated Multiplication Blocks for 2's Complement Radix-2m Array Multipliers. | |
| US5016011A (en) | Increased performance of digital integrated circuits by processing with multiple-bit-width digits | |
| US5798954A (en) | Digital filter device having a bit shifter unit | |
| JP3129392B2 (ja) | ２次元ｉｄｃｔ回路 | |
| US5025257A (en) | Increased performance of digital integrated circuits by processing with multiple-bit-width digits | |
| US20040128335A1 (en) | Fast fourier transform (FFT) butterfly calculations in two cycles | |
| JP2953918B2 (ja) | 演算装置 | |
| JPH0519170B2 (ja) | ||
| US7003538B2 (en) | Process and apparatus for finite field multiplication (FFM) | |
| JP3139137B2 (ja) | ディジタルフィルタ処理のフィルタ演算を行うディジタル信号処理回路 | |
| JPH0816903B2 (ja) | 積和演算回路 | |
| JP2957845B2 (ja) | 高速フーリエ変換装置 | |
| JP3221076B2 (ja) | ディジタルフィルタ設計法 | |
| JPH06223097A (ja) | 乗算器、積和演算器の回路記述の発生方法 | |
| US6944640B2 (en) | Progressive two-dimensional (2D) pyramid filter | |
| JPS6259828B2 (ja) | ||
| JP2864598B2 (ja) | ディジタル演算回路 | |
| Bowlyn et al. | A novel distributed arithmetic approach for computing a radix-2 FFT butterfly implementation | |
| KR0140805B1 (ko) | 에프아이알 필터의 비트 직렬 연산장치 | |
| JPH0652215A (ja) | 行列演算プロセッサ | |
| KR0136486B1 (ko) | 변형 부스 곱셈기 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990629 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070716 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080716 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |