JP2945013B2 - 空間フイルタ画像処理装置 - Google Patents
空間フイルタ画像処理装置Info
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- JP2945013B2 JP2945013B2 JP12419088A JP12419088A JP2945013B2 JP 2945013 B2 JP2945013 B2 JP 2945013B2 JP 12419088 A JP12419088 A JP 12419088A JP 12419088 A JP12419088 A JP 12419088A JP 2945013 B2 JP2945013 B2 JP 2945013B2
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は空間フィルタ画像処理装置に関する。
［従来の技術］ 従来、ディジタル複写装置において、平滑化、エッジ
抽出、及びエッジ強調等の空間フィルタ画像処理が行な
われている。例えば、複数ｎ行複数ｎ列（以下、ｎ×ｎ
という。）の画素からなる画像データの上記空間フィル
タ画像処理においては、ｎ×ｎの画素からなる画像デー
タの中の１つの画素Ａを中心とした５×５の画素からな
る画像の窓を設定し、設定された窓の各画素に対して５
×５のフィルタ係数を乗算し、乗算されたデータの総和
を計算して、上記画素Ａに対して空間フィルタ画像処理
がなされたデータを得る。ここで、各画素の画像データ
は、例えば６ビットの64階調を示す画像データである。
抽出、及びエッジ強調等の空間フィルタ画像処理が行な
われている。例えば、複数ｎ行複数ｎ列（以下、ｎ×ｎ
という。）の画素からなる画像データの上記空間フィル
タ画像処理においては、ｎ×ｎの画素からなる画像デー
タの中の１つの画素Ａを中心とした５×５の画素からな
る画像の窓を設定し、設定された窓の各画素に対して５
×５のフィルタ係数を乗算し、乗算されたデータの総和
を計算して、上記画素Ａに対して空間フィルタ画像処理
がなされたデータを得る。ここで、各画素の画像データ
は、例えば６ビットの64階調を示す画像データである。
例えば５×５の画素Xijからなる画像行列Ｘが次式で
表され、 一方、５×５のフィルタ係数の要素Wijからなるフィル
タ係数行列Ｗが次式で表されるとすると、 空間フィルタ画像処理後の画素データFWは次式で表され
る。
表され、 一方、５×５のフィルタ係数の要素Wijからなるフィル
タ係数行列Ｗが次式で表されるとすると、 空間フィルタ画像処理後の画素データFWは次式で表され
る。
FW＝W11X11＋W12X12＋W13X13 ＋W14X14＋W15W15 ＋W21X21＋W22X22＋W23X23 ＋W24X24＋W25X25 ＋W31X31＋W32X32＋W33X33 ＋W34X34＋W35X35 ＋W41X41＋W42X42＋W43X43 W44X44＋W45X45 ＋W51X51＋W52X52＋W53X53 ＋W54X54＋W55X55 …（３） 第３図は、５×５の画像行列Ｘに対して５×５のフィ
ルタ係数行列Ｗで空間フィルタ画像処理を行う空間フィ
ルタ画像処理装置のブロック図である。
ルタ係数行列Ｗで空間フィルタ画像処理を行う空間フィ
ルタ画像処理装置のブロック図である。
第３図の処理回路51において、各画素のデータX11,X
12,X13,X14,X15が所定のクロック信号の周期で順に、そ
れぞれ乗算係数W11,W12,W13,W14,W15を有する乗算器
M11,M12,M13,M14,M15に入力され、各乗算器M11ないしM
15においてそれぞれ乗算された結果の各データはそれぞ
れ、レジスタD51、及び加算器A51ないしA54の各第１の
入力端子に入力される。このとき、レジスタD51は入力
されるデータを上記クロックの周期で一時的に格納した
後加算器A51の第２の入力端子に入力される。加算器A51
ないしA54はそれぞれ、第１の入力端子に入力されるデ
ータと第２の入力端子に入力されるデータを加算した
後、加算結果のデータをそれぞれレジスタD52ないしD55
に出力する。これに応答してレジスタD52ないしD54はそ
れぞれ、入力されるデータを上記クロックの周期で一時
的に格納した後加算器A52ないしA54に入力される。ま
た、レジスタD55は入力されるデータを上記クロックの
周期で一時的に格納した後、処理回路51の出力として加
算器ADDの第１の入力端子に入力される。
12,X13,X14,X15が所定のクロック信号の周期で順に、そ
れぞれ乗算係数W11,W12,W13,W14,W15を有する乗算器
M11,M12,M13,M14,M15に入力され、各乗算器M11ないしM
15においてそれぞれ乗算された結果の各データはそれぞ
れ、レジスタD51、及び加算器A51ないしA54の各第１の
入力端子に入力される。このとき、レジスタD51は入力
されるデータを上記クロックの周期で一時的に格納した
後加算器A51の第２の入力端子に入力される。加算器A51
ないしA54はそれぞれ、第１の入力端子に入力されるデ
ータと第２の入力端子に入力されるデータを加算した
後、加算結果のデータをそれぞれレジスタD52ないしD55
に出力する。これに応答してレジスタD52ないしD54はそ
れぞれ、入力されるデータを上記クロックの周期で一時
的に格納した後加算器A52ないしA54に入力される。ま
た、レジスタD55は入力されるデータを上記クロックの
周期で一時的に格納した後、処理回路51の出力として加
算器ADDの第１の入力端子に入力される。
また、処理回路52ないし55は、上記フィルタ係数行列
Ｗの第２行から第５行までの各要素の値の乗数を有する
乗算器を備えることを除いて、処理回路51と同様に構成
され、各処理回路52ないし55はそれぞれ、入力される画
素のデータX21ないしX25,X31ないしX35,X41ないしX45,X
51ないしX55に対して処理回路51と同様に画像フィルタ
処理を行った後、処理結果の各データをそれぞれ加算器
ADDの第２ないし第５の入力端子に出力する。さらに、
加算器ADDは第１ないし第５の入力端子に入力される各
データを加算して加算結果のデータFWを出力する。
Ｗの第２行から第５行までの各要素の値の乗数を有する
乗算器を備えることを除いて、処理回路51と同様に構成
され、各処理回路52ないし55はそれぞれ、入力される画
素のデータX21ないしX25,X31ないしX35,X41ないしX45,X
51ないしX55に対して処理回路51と同様に画像フィルタ
処理を行った後、処理結果の各データをそれぞれ加算器
ADDの第２ないし第５の入力端子に出力する。さらに、
加算器ADDは第１ないし第５の入力端子に入力される各
データを加算して加算結果のデータFWを出力する。
また、例えば、画像に対して左右対照的な画像フィル
タ処理を行う場合のフィルタ係数行列Wsが次式で表され
るとすると、 空間フィルタ画像処理後の画像FWSは次式で表される。
タ処理を行う場合のフィルタ係数行列Wsが次式で表され
るとすると、 空間フィルタ画像処理後の画像FWSは次式で表される。
FWs＝W11X11＋W12X12＋W13X13 ±W12X14±W11X15 ＋W21X21＋W22X22＋W23X23 ±W22X24±W21X25 ＋W31X31＋W32X32＋W33X33 ±W32X34±W31X35 ＋W41X41＋W42X42＋W43X43 ±W42X44±W41X45 ＋W51X51＋W52X52＋W53X53 ±W52X54±W51X55 …（５） ［発明が解決しようとする課題］ 上述の従来例の画像フィルタ処理装置を用いて、乗算
器の乗数を（４）式のフィルタ係数行列の各要素に示す
ように設定して上記（５）の左右対称的な画像フィルタ
処理を行うことができるが、第３図に示すように、１行
分の画素データの処理を行う，各処理回路51ないし55の
入出力間には５個のレジスタが縦続接続されて構成され
ているので、この空間フィルタ画像処理を行うためには
上記クロックの周期の５倍の時間を要し、比較的長い処
理時間を要するという問題点があった。
器の乗数を（４）式のフィルタ係数行列の各要素に示す
ように設定して上記（５）の左右対称的な画像フィルタ
処理を行うことができるが、第３図に示すように、１行
分の画素データの処理を行う，各処理回路51ないし55の
入出力間には５個のレジスタが縦続接続されて構成され
ているので、この空間フィルタ画像処理を行うためには
上記クロックの周期の５倍の時間を要し、比較的長い処
理時間を要するという問題点があった。
本発明の第１の目的は、画像行列Ｘの画素データを交
互に２系統に分割して順に入力して空間フィルタ画像処
理を行う処理と、画像行列Ｘの画素データを分割せず順
に入力して空間フィルタ画像処理を行う処理を択一的に
切り換えて行うことができ、従来例に比較して処理時間
を短縮することができる空間フィルタ画像処理装置を提
供することにある。
互に２系統に分割して順に入力して空間フィルタ画像処
理を行う処理と、画像行列Ｘの画素データを分割せず順
に入力して空間フィルタ画像処理を行う処理を択一的に
切り換えて行うことができ、従来例に比較して処理時間
を短縮することができる空間フィルタ画像処理装置を提
供することにある。
本発明の第２の目的は、画像行列Ｘの各１行分の奇数
番目の画素データに対する空間フィルタ画像処理を行う
処理と、上記画像行列Ｘの各１行分の偶数番目の画素デ
ータに対する空間フィルタ画像処理を行う処理を択一的
に切り換えて行うことができ、従来例に比較して処理時
間を短縮することができる空間フィルタ画像処理装置を
提供することにある。
番目の画素データに対する空間フィルタ画像処理を行う
処理と、上記画像行列Ｘの各１行分の偶数番目の画素デ
ータに対する空間フィルタ画像処理を行う処理を択一的
に切り換えて行うことができ、従来例に比較して処理時
間を短縮することができる空間フィルタ画像処理装置を
提供することにある。
［課題を解決するための手段］ 第１の発明は、予め設定された複数ｎ行複数ｎ列の要
素Wijにてなり、該要素Wijに含まれる第（ｎ＋１）/2列
以外の列の各要素が上記第（ｎ＋１）/2列を中心として
対称的に同一のデータを有するフィルタ係数行列Wsを用
いて、複数ｎ行複数ｎ列の画素データXijにてなる画像
行列Ｘに対して空間フィルタ画像処理を行う空間フィル
タ画像処理装置において、 上記画像行列Ｘの各行における画素データXijの連続
する２画素について交互に第１系統及び第２系統に分割
した内の上記第１系統の画素データXijがクロック周期
に従い入力される第１回路であって、上記フィルタ係数
行列Wsに含まれる第１乗算データ設定用データと上記第
１系統の画素データXijとの乗算を行う第１乗算器と、
上記フィルタ係数行列Wsに含まれる加減算設定用データ
に基づき上記第１乗算器の出力データの加減算を行う加
減算器とを有し、上記第１系統の画素データXijに対し
て上記クロック周期にて上記乗算及び上記加減算を行っ
て空間フィルタ画像処理を行い、一方、上記画像行列Ｘ
の各行におけるすべての画素データXijが上記クロック
周期に従い入力され上記すべての画素データXijに対し
て上記クロック周期にて上記乗算及び上記加減算を行っ
て空間フィルタ画像処理を行う第１回路と、 上記分割した内の上記第２系統の画素データXijが上
記クロック周期に従い入力される第２回路であって、上
記フィルタ係数行列Wsに含まれる第２乗算データ設定用
データと上記第２系統の画素データXijとの乗算を行う
第２乗算器を有し、上記第２系統の画素データXijに対
して上記クロック周期にて乗加算を行って空間フィルタ
画像処理を行い、一方、上記画像行列Ｘの各行における
すべての画素データXijが上記クロック周期に従い入力
され上記すべての画素データXijに対して上記クロック
周期にて上記乗算加算を行って空間フィルタ画像処理を
行う第２回路と、 上記第１回路及び上記第２回路から送出される、上記
第１系統の画素データXij及び上記第２系統の画送デー
タXijに対する空間フィルタ画像処理データと上記各行
におけるすべての画素データXijに対する空間フィルタ
画像処理データとを択一的に切り換える切り換え手段
と、を備えたことを特徴とする。
素Wijにてなり、該要素Wijに含まれる第（ｎ＋１）/2列
以外の列の各要素が上記第（ｎ＋１）/2列を中心として
対称的に同一のデータを有するフィルタ係数行列Wsを用
いて、複数ｎ行複数ｎ列の画素データXijにてなる画像
行列Ｘに対して空間フィルタ画像処理を行う空間フィル
タ画像処理装置において、 上記画像行列Ｘの各行における画素データXijの連続
する２画素について交互に第１系統及び第２系統に分割
した内の上記第１系統の画素データXijがクロック周期
に従い入力される第１回路であって、上記フィルタ係数
行列Wsに含まれる第１乗算データ設定用データと上記第
１系統の画素データXijとの乗算を行う第１乗算器と、
上記フィルタ係数行列Wsに含まれる加減算設定用データ
に基づき上記第１乗算器の出力データの加減算を行う加
減算器とを有し、上記第１系統の画素データXijに対し
て上記クロック周期にて上記乗算及び上記加減算を行っ
て空間フィルタ画像処理を行い、一方、上記画像行列Ｘ
の各行におけるすべての画素データXijが上記クロック
周期に従い入力され上記すべての画素データXijに対し
て上記クロック周期にて上記乗算及び上記加減算を行っ
て空間フィルタ画像処理を行う第１回路と、 上記分割した内の上記第２系統の画素データXijが上
記クロック周期に従い入力される第２回路であって、上
記フィルタ係数行列Wsに含まれる第２乗算データ設定用
データと上記第２系統の画素データXijとの乗算を行う
第２乗算器を有し、上記第２系統の画素データXijに対
して上記クロック周期にて乗加算を行って空間フィルタ
画像処理を行い、一方、上記画像行列Ｘの各行における
すべての画素データXijが上記クロック周期に従い入力
され上記すべての画素データXijに対して上記クロック
周期にて上記乗算加算を行って空間フィルタ画像処理を
行う第２回路と、 上記第１回路及び上記第２回路から送出される、上記
第１系統の画素データXij及び上記第２系統の画送デー
タXijに対する空間フィルタ画像処理データと上記各行
におけるすべての画素データXijに対する空間フィルタ
画像処理データとを択一的に切り換える切り換え手段
と、を備えたことを特徴とする。
第２の発明は、予め設定された複数ｎ行複数ｎ列の要
素Wijにてなり、該要素Wijに含まれる第（ｎ＋１）/2列
以外の列の各要素が上記第（ｎ＋１）/2列を中心として
対称的に同一のデータを有するフィルタ係数行列Wsを用
いて、複数ｎ行複数ｎ列の画素データXijにてなる画像
行列Ｘに対して空間フィルタ画像処理を行う空間フィル
タ画像処理装置において、 上記画像行列Ｘの各行における画素データXijの連続
する２画素について奇数番目の画素データ及び偶数番目
の画素データに分割して該奇数番目及び偶数番目のそれ
ぞれの画素データについて上記フィルタ係数行列Wsを用
いてクロック周期にて上記空間フィルタ画像処理を行う
第３回路及び第４回路と、 上記第３回路に上記奇数番目の画素データが入力され
上記第４回路に上記偶数番目の画素データが入力された
ときに上記画素データXijに対して上記空間フィルタ画
像処理がなされた処理データを送出し、かつ上記第３回
路に上記偶数番目の画素データが入力され上記第４回路
に上記奇数番目の画素データが入力されたときに上記画
素データXijに対して上記空間フィルタ画像処理がなさ
れた処理データを送出する第５回路と、 を備え、 上記第３回路は、上記画素データXijが上記クロック
周期に従い入力され、上記フィルタ係数行列Wsに含まれ
る第１乗算データ設定用データと上記入力された画素デ
ータXijとの乗算を行う第１乗算器と、上記フィルタ係
数行列Wsに含まれる加減算設定用データに基づき上記第
１乗算器の出力データの加減算を行う加減算器とを有
し、上記画素データXijに対して上記クロック周期にて
上記乗算及び上記加減算を行って空間フィルタ画像処理
を行う回路であり、 上記第４回路は、上記画素データXijが上記クロック
周期に従い入力され、上記フィルタ係数行列Wsに含まれ
る第２乗算データ設定用データと上記入力された画素デ
ータXijとの乗算を行う第２乗算器を有し、上記画素デ
ータXijに対して上記クロック周期にて乗加算を行って
空間フィルタ画像処理を行う回路である、ことを特徴と
する。
素Wijにてなり、該要素Wijに含まれる第（ｎ＋１）/2列
以外の列の各要素が上記第（ｎ＋１）/2列を中心として
対称的に同一のデータを有するフィルタ係数行列Wsを用
いて、複数ｎ行複数ｎ列の画素データXijにてなる画像
行列Ｘに対して空間フィルタ画像処理を行う空間フィル
タ画像処理装置において、 上記画像行列Ｘの各行における画素データXijの連続
する２画素について奇数番目の画素データ及び偶数番目
の画素データに分割して該奇数番目及び偶数番目のそれ
ぞれの画素データについて上記フィルタ係数行列Wsを用
いてクロック周期にて上記空間フィルタ画像処理を行う
第３回路及び第４回路と、 上記第３回路に上記奇数番目の画素データが入力され
上記第４回路に上記偶数番目の画素データが入力された
ときに上記画素データXijに対して上記空間フィルタ画
像処理がなされた処理データを送出し、かつ上記第３回
路に上記偶数番目の画素データが入力され上記第４回路
に上記奇数番目の画素データが入力されたときに上記画
素データXijに対して上記空間フィルタ画像処理がなさ
れた処理データを送出する第５回路と、 を備え、 上記第３回路は、上記画素データXijが上記クロック
周期に従い入力され、上記フィルタ係数行列Wsに含まれ
る第１乗算データ設定用データと上記入力された画素デ
ータXijとの乗算を行う第１乗算器と、上記フィルタ係
数行列Wsに含まれる加減算設定用データに基づき上記第
１乗算器の出力データの加減算を行う加減算器とを有
し、上記画素データXijに対して上記クロック周期にて
上記乗算及び上記加減算を行って空間フィルタ画像処理
を行う回路であり、 上記第４回路は、上記画素データXijが上記クロック
周期に従い入力され、上記フィルタ係数行列Wsに含まれ
る第２乗算データ設定用データと上記入力された画素デ
ータXijとの乗算を行う第２乗算器を有し、上記画素デ
ータXijに対して上記クロック周期にて乗加算を行って
空間フィルタ画像処理を行う回路である、ことを特徴と
する。
［作用］ 上記第１の発明のように構成した空間フィルタ画像処
理装置において、上記切り換え手段によって上記第１の
回路と上記第２の回路を択一的に切り換えることによっ
て、各複数ｎ行別に順に入力される上記画像行列Ｘの各
行の画素データXijを交互に２つの系統に分割して入力
し上記空間フィルタ画像処理を行う処理と、各複数ｎ行
別に順に入力される上記画像行列Ｘの各行の画素データ
Xijを入力し、上記空間フィルタ画像処理を行う処理を
択一的に切り換えることができる。
理装置において、上記切り換え手段によって上記第１の
回路と上記第２の回路を択一的に切り換えることによっ
て、各複数ｎ行別に順に入力される上記画像行列Ｘの各
行の画素データXijを交互に２つの系統に分割して入力
し上記空間フィルタ画像処理を行う処理と、各複数ｎ行
別に順に入力される上記画像行列Ｘの各行の画素データ
Xijを入力し、上記空間フィルタ画像処理を行う処理を
択一的に切り換えることができる。
また、上記第２の発明のように構成した空間フィルタ
画像処理装置において、上記第５回路によって上記第３
回路と上記第４回路を択一的に切り換えることによっ
て、各複数ｎ行別に順に入力される上記画像行列Ｘの各
行の奇数番目の画素データXijに対して上記フィルタ係
数行列Wsで空間フィルタ画像処理を行う処理と、各複数
ｎ行別に順に入力される上記画像行列Ｘの各行の偶数番
目の画素データXijに対して上記フィルタ係数行列Wsで
空間フィルタ画像処理を行う処理を択一的に切り換える
ことができる。
画像処理装置において、上記第５回路によって上記第３
回路と上記第４回路を択一的に切り換えることによっ
て、各複数ｎ行別に順に入力される上記画像行列Ｘの各
行の奇数番目の画素データXijに対して上記フィルタ係
数行列Wsで空間フィルタ画像処理を行う処理と、各複数
ｎ行別に順に入力される上記画像行列Ｘの各行の偶数番
目の画素データXijに対して上記フィルタ係数行列Wsで
空間フィルタ画像処理を行う処理を択一的に切り換える
ことができる。
［実施例］ 第１の実施例 第１図は本発明の第１の実施例の空間フィルタ画像処
理装置における画像行列Ｘの第１行目の画像データの処
理を行う回路のブロック図である。
理装置における画像行列Ｘの第１行目の画像データの処
理を行う回路のブロック図である。
この第１の実施例の空間フィルタ画像処理装置は、５
×５の画素データXijからなる（１）式の画像行列Ｘに
対して、５×５のフィルタ係数の要素Wijからなる左右
対称的な（４）式のフィルタ係数行列Wsで空間フィルタ
画像処理を行う装置であって、画像行列Ｘの画素データ
を交互に２系統に分割して順に入力して空間フィルタ画
像処理を行う処理（以下、同時入力モードという。）
と、画像行列Ｘの画素データを分割せず順に入力して空
間フィルタ画像処理を行う処理（以下、単独入力モード
という。）を択一的に切り換える２個のスイッチSW1,SW
2を備えたことを特徴としている。
×５の画素データXijからなる（１）式の画像行列Ｘに
対して、５×５のフィルタ係数の要素Wijからなる左右
対称的な（４）式のフィルタ係数行列Wsで空間フィルタ
画像処理を行う装置であって、画像行列Ｘの画素データ
を交互に２系統に分割して順に入力して空間フィルタ画
像処理を行う処理（以下、同時入力モードという。）
と、画像行列Ｘの画素データを分割せず順に入力して空
間フィルタ画像処理を行う処理（以下、単独入力モード
という。）を択一的に切り換える２個のスイッチSW1,SW
2を備えたことを特徴としている。
第１図において、上記同時入力モードにおいて、画像
行列Ｘの第１行目の各画素データX11,X13,X15が所定の
クロック周期で順に乗算器M1及びM2に入力され、一方、
画像行列Ｘの第１行の各画素データX12,X14が上記クロ
ック周期で順に乗算器M3に入力される。また、上記単独
入力モードにおいて、画像行列Ｘの第１行の各画素デー
タX11,X12,X13,X14,X15が上記クロック周期で順に乗算
器M1,M2,M3に入力される。
行列Ｘの第１行目の各画素データX11,X13,X15が所定の
クロック周期で順に乗算器M1及びM2に入力され、一方、
画像行列Ｘの第１行の各画素データX12,X14が上記クロ
ック周期で順に乗算器M3に入力される。また、上記単独
入力モードにおいて、画像行列Ｘの第１行の各画素デー
タX11,X12,X13,X14,X15が上記クロック周期で順に乗算
器M1,M2,M3に入力される。
上記同時入力モードにおいては、中央演算処理回路
（以下、CPUという。）10は、キーボード（図示せず）
を用いて設定されるフィルタ係数行列Wsの要素データW
11,W13,W12をそれぞれフリップフロップFF1,FF2,FF3に
出力し、これに応答してフリップフロップFF1,FF2,FF3
はそれぞれフィルタ係数行列Wsの要素データW11,W13,W
12を一時的に格納した後、それぞれ乗算器M1,M2,M3に出
力して乗数データとして設定する。また、CPU10は上記
キーボードを用いて設定されるフィルタ係数行列Wsの要
素データの第４列目及び第５列目の＋または−である符
号データをフリップフロップFF4,FF5に出力し、これに
応答してフリップフロップFF4,FF5はそれぞれ上記符号
データを一時的に格納した後、それぞれ加減算器AS1,AS
2に出力して符号の設定、すなわち、加算を行うか又は
減算を行うかの設定を行う。
（以下、CPUという。）10は、キーボード（図示せず）
を用いて設定されるフィルタ係数行列Wsの要素データW
11,W13,W12をそれぞれフリップフロップFF1,FF2,FF3に
出力し、これに応答してフリップフロップFF1,FF2,FF3
はそれぞれフィルタ係数行列Wsの要素データW11,W13,W
12を一時的に格納した後、それぞれ乗算器M1,M2,M3に出
力して乗数データとして設定する。また、CPU10は上記
キーボードを用いて設定されるフィルタ係数行列Wsの要
素データの第４列目及び第５列目の＋または−である符
号データをフリップフロップFF4,FF5に出力し、これに
応答してフリップフロップFF4,FF5はそれぞれ上記符号
データを一時的に格納した後、それぞれ加減算器AS1,AS
2に出力して符号の設定、すなわち、加算を行うか又は
減算を行うかの設定を行う。
また、単独入力モードにおいては、CPU10はフィルタ
係数行列Wsの要素データW12,W13,W11をフリップフロッ
プFF1,FF2,FF3に出力する。これに応答してフリップフ
ロップFF1,FF2,FF3はそれぞれ上述と同様に乗算器M1,M
2,M3に乗数データとして設定する。乗算器M1は入力され
るデータをフリップフロップFF1から出力される乗数デ
ータで乗算を行い、乗算結果のデータを加算器AD1の第
１の入力端子に出力するとともに、シフトレジスタSR1
を介して加減算器AS1の加減入力端子に出力する。乗算
器M2は入力されるデータをフリップフロップFF2から出
力される乗数データで乗算を行い、乗算結果のデータを
加減算器AS1の加算入力端子に出力する。加減算器AS1
は、フリップフロップFF4から出力される符号データに
応じて、加算入力端子に入力されるデータに加減入力端
子に入力されるデータを加算し、又は加算入力端子に入
力されるデータから加減入力端子に入力されるデータを
減算し、上記加算又は減算された演算結果のデータをシ
フトレジスタSR2を介して加算器AD1の第２の入力端子に
出力する。加算器AD1は第１の入力端子に入力されるデ
ータと第２の入力端子に入力されるデータを加算した
後、加算結果のデータをシフトレジスタSR3を介してス
イッチSW1のｂ入力端子に出力するとともに、さらにシ
フトレジスタSR4を介してスイッチSW1のａ入力端子に出
力する。
係数行列Wsの要素データW12,W13,W11をフリップフロッ
プFF1,FF2,FF3に出力する。これに応答してフリップフ
ロップFF1,FF2,FF3はそれぞれ上述と同様に乗算器M1,M
2,M3に乗数データとして設定する。乗算器M1は入力され
るデータをフリップフロップFF1から出力される乗数デ
ータで乗算を行い、乗算結果のデータを加算器AD1の第
１の入力端子に出力するとともに、シフトレジスタSR1
を介して加減算器AS1の加減入力端子に出力する。乗算
器M2は入力されるデータをフリップフロップFF2から出
力される乗数データで乗算を行い、乗算結果のデータを
加減算器AS1の加算入力端子に出力する。加減算器AS1
は、フリップフロップFF4から出力される符号データに
応じて、加算入力端子に入力されるデータに加減入力端
子に入力されるデータを加算し、又は加算入力端子に入
力されるデータから加減入力端子に入力されるデータを
減算し、上記加算又は減算された演算結果のデータをシ
フトレジスタSR2を介して加算器AD1の第２の入力端子に
出力する。加算器AD1は第１の入力端子に入力されるデ
ータと第２の入力端子に入力されるデータを加算した
後、加算結果のデータをシフトレジスタSR3を介してス
イッチSW1のｂ入力端子に出力するとともに、さらにシ
フトレジスタSR4を介してスイッチSW1のａ入力端子に出
力する。
スイッチSW1は、CPU10から入力される切り換え信号XS
に応じてａ入力端子又はｂ入力端子に入力されるデータ
を加算器AD2の第１の入力端子に出力する。
に応じてａ入力端子又はｂ入力端子に入力されるデータ
を加算器AD2の第１の入力端子に出力する。
乗算器M3は入力されたデータをフリップフロップFF3
から出力される乗数データで乗算し、乗算結果のデータ
を加減算器AS2の加減入力端子に出力するとともに、シ
フトレジスタSR5を介してスイッチSW2のｂ入力端子に出
力する。上記シフトレジスタSR5から出力されるデータ
は、３個のシフトレジスタSR6,SR7,SR8を介してスイッ
チSW2のａ入力端子に入力される。
から出力される乗数データで乗算し、乗算結果のデータ
を加減算器AS2の加減入力端子に出力するとともに、シ
フトレジスタSR5を介してスイッチSW2のｂ入力端子に出
力する。上記シフトレジスタSR5から出力されるデータ
は、３個のシフトレジスタSR6,SR7,SR8を介してスイッ
チSW2のａ入力端子に入力される。
スイッチSW2はCPU10から入力される切り換え信号YSに
応じてａ入力端子又はｂ入力端子に入力されるデータを
加減算器AS2の加算入力端子に出力する。加減算器AS2は
フリップフロップFF5から出力される符号データに応じ
て、加算入力端子に入力されるデータと加減入力端子に
入力されるデータを加算し、又は加算入力端子に入力さ
れるデータから加減入力端子に入力されるデータを減算
して、上記加算又は減算された演算結果のデータをシフ
トレジスタSR10を介して加算器AD2の第２の入力端子に
出力する。上記９個のシフトレジスタSR1ないしSR8,SR1
0に上記同一の周波数のクロックが入力される。
応じてａ入力端子又はｂ入力端子に入力されるデータを
加減算器AS2の加算入力端子に出力する。加減算器AS2は
フリップフロップFF5から出力される符号データに応じ
て、加算入力端子に入力されるデータと加減入力端子に
入力されるデータを加算し、又は加算入力端子に入力さ
れるデータから加減入力端子に入力されるデータを減算
して、上記加算又は減算された演算結果のデータをシフ
トレジスタSR10を介して加算器AD2の第２の入力端子に
出力する。上記９個のシフトレジスタSR1ないしSR8,SR1
0に上記同一の周波数のクロックが入力される。
加算器AD2は第１の入力端子に入力されるデータと、
第２の入力端子に入力されるデータを加算して、加算結
果のデータを画像行列Ｘの第１行目の画素データに関す
る空間フィルタ画像処理後のデータYD1として出力す
る。
第２の入力端子に入力されるデータを加算して、加算結
果のデータを画像行列Ｘの第１行目の画素データに関す
る空間フィルタ画像処理後のデータYD1として出力す
る。
また、画像行列Ｘの第２ないし第５行目の画素データ
に対して空間フィルタ画像処理を行う回路を第１図と同
様に構成し、上記各回路において、画像行列Ｘの第２な
いし第５行目の画素データに対して空間フィルタ画像処
理後のデータYD2ないしYD5が計算される。上記５個のデ
ータYD1ないしYD5は加算器（図示せず。）によって加算
され、（１）式の画像行列Ｘに対して（４）式の左右対
称的なフィルタ係数行列Wsで空間フィルタ画像処理後の
（５）式のデータFWsが得られる。
に対して空間フィルタ画像処理を行う回路を第１図と同
様に構成し、上記各回路において、画像行列Ｘの第２な
いし第５行目の画素データに対して空間フィルタ画像処
理後のデータYD2ないしYD5が計算される。上記５個のデ
ータYD1ないしYD5は加算器（図示せず。）によって加算
され、（１）式の画像行列Ｘに対して（４）式の左右対
称的なフィルタ係数行列Wsで空間フィルタ画像処理後の
（５）式のデータFWsが得られる。
以上のように構成された第１の実施例の空間フィルタ
画像処理装置において、上記同時入力モードの処理を行
うとき、CPU10はスイッチSW1,SW2をそれぞれａ側に切り
換える切り換え信号XS,YSをそれぞれスイッチSW1,SW2に
出力する。また、CPU10がフィルタ係数行列Wsの要素デ
ータW11,W13,W12をそれぞれフリップフロップFF1,FF2,F
F3を介して乗算器M1ないしM3に出力して乗数データとし
て設定する。さらに、CPU10はフィルタ係数行列Wsの要
素データの第４列目と第５列目の符号データをフリップ
フロップFF4,FF5を介して加減算器AS1,AS2に出力して、
上記加減算器AS1,AS2をそれぞれ加算モード又は減算モ
ードに設定する。
画像処理装置において、上記同時入力モードの処理を行
うとき、CPU10はスイッチSW1,SW2をそれぞれａ側に切り
換える切り換え信号XS,YSをそれぞれスイッチSW1,SW2に
出力する。また、CPU10がフィルタ係数行列Wsの要素デ
ータW11,W13,W12をそれぞれフリップフロップFF1,FF2,F
F3を介して乗算器M1ないしM3に出力して乗数データとし
て設定する。さらに、CPU10はフィルタ係数行列Wsの要
素データの第４列目と第５列目の符号データをフリップ
フロップFF4,FF5を介して加減算器AS1,AS2に出力して、
上記加減算器AS1,AS2をそれぞれ加算モード又は減算モ
ードに設定する。
次いで、乗算器M1,M2に画像行列Ｘの要素データW11,W
13,W15を上記クロック周期で順に入力するとともに、乗
算器M3にフィルタ係数行列Wsの要素データW12,W14を上
記クロック周期で順に入力することにより、加算器AD2
から（１）式の画像行列Ｘの第１行目の画素データに対
して（４）式の左右対称的なフィルタ係数行列Wsの第１
行目の要素データで空間フィルタ画像処理を行った後の
データYD1を得ることができる。また、同様に、（１）
式の画像行列Ｘの第２ないし第５行目の画素データに対
してそれぞれ（４）式の左右対称的なフィルタ係数行列
Wsの第２ないし第５行目の要素データで空間フィルタ画
像処理を行った後の各データYD2ないしYD5を得ることが
できる。
13,W15を上記クロック周期で順に入力するとともに、乗
算器M3にフィルタ係数行列Wsの要素データW12,W14を上
記クロック周期で順に入力することにより、加算器AD2
から（１）式の画像行列Ｘの第１行目の画素データに対
して（４）式の左右対称的なフィルタ係数行列Wsの第１
行目の要素データで空間フィルタ画像処理を行った後の
データYD1を得ることができる。また、同様に、（１）
式の画像行列Ｘの第２ないし第５行目の画素データに対
してそれぞれ（４）式の左右対称的なフィルタ係数行列
Wsの第２ないし第５行目の要素データで空間フィルタ画
像処理を行った後の各データYD2ないしYD5を得ることが
できる。
以上のようにして得られたデータYD1ないしYD5を上記
加算器により加算することにより、（１）式の画像行列
Ｘに対して左右対称的なフィルタ係数行列Wsで空間フィ
ルタ画像処理を行った後のデータFWsを得ることができ
る。
加算器により加算することにより、（１）式の画像行列
Ｘに対して左右対称的なフィルタ係数行列Wsで空間フィ
ルタ画像処理を行った後のデータFWsを得ることができ
る。
次いで、上記単独入力モードの処理を行うとき、CPU1
0は、スイッチSW1,SW2をそれぞれｂ側に切り換える切り
換え信号XS,YSをそれぞれスイッチSW1,SW2に出力する。
また、CPU10が、フィルタ係数行列Wsの要素データW12,W
13,W11をフリップフロップFF1,FF2,FF3を介して乗算器M
1ないしM3に出力して乗数データとして設定する。さら
し、CPU10はフィルタ係数行列Wsの要素データの第４列
目と第５列目の符号データをフリップフロップFF4,FF5
を介して加減算器AS1,AS2に出力して、上記加減算器AS
1,AS2をそれぞれ加算モード又は減算モードに設定す
る。
0は、スイッチSW1,SW2をそれぞれｂ側に切り換える切り
換え信号XS,YSをそれぞれスイッチSW1,SW2に出力する。
また、CPU10が、フィルタ係数行列Wsの要素データW12,W
13,W11をフリップフロップFF1,FF2,FF3を介して乗算器M
1ないしM3に出力して乗数データとして設定する。さら
し、CPU10はフィルタ係数行列Wsの要素データの第４列
目と第５列目の符号データをフリップフロップFF4,FF5
を介して加減算器AS1,AS2に出力して、上記加減算器AS
1,AS2をそれぞれ加算モード又は減算モードに設定す
る。
次いで、乗算器M1,M2,M3に画像行列Ｘの要素データW
11,W12,W13,W14,W15を上記クロック周期で順に入力する
ことにより、加算器AD2から（１）式の画像行列Ｘの第
１行目の画素データに対して（４）式の左右対称的なフ
ィルタ係数行列Wsの第１行目の要素データで空間フィル
タ画像処理を行った後のデータYD1を得ることができ
る。また、同様に（１）式の画像行列Ｘの第２ないし第
５行目の画素データに対してそれぞれ（４）式の左右対
称的なフィルタ係数行列Wsの第２ないし第５行目の要素
データで空間フィルタ画像処理を行った後のデータYD2
ないしYD5を得ることができる。
11,W12,W13,W14,W15を上記クロック周期で順に入力する
ことにより、加算器AD2から（１）式の画像行列Ｘの第
１行目の画素データに対して（４）式の左右対称的なフ
ィルタ係数行列Wsの第１行目の要素データで空間フィル
タ画像処理を行った後のデータYD1を得ることができ
る。また、同様に（１）式の画像行列Ｘの第２ないし第
５行目の画素データに対してそれぞれ（４）式の左右対
称的なフィルタ係数行列Wsの第２ないし第５行目の要素
データで空間フィルタ画像処理を行った後のデータYD2
ないしYD5を得ることができる。
以上のようにして得られたデータYD1ないしデータYD5
を加算器によって加算して、（１）式の画像行列Ｘに対
して（４）式のフィルタ係数行列Wsで空間フィルタ画像
処理を行った後のデータFWsを得ることができる。
を加算器によって加算して、（１）式の画像行列Ｘに対
して（４）式のフィルタ係数行列Wsで空間フィルタ画像
処理を行った後のデータFWsを得ることができる。
以上説明したように、上記同時入力モードの処理を行
う回路に、４個のシフトレジスタSR4,SR6ないしSR8と２
個のスイッチSW1,SW2をさらに備えることにより、上記
同時入力モードの処理と上記単独入力モードの処理を択
一的に切り換えて空間フィルタ画像処理を行うことがで
きる。また、上記単独入力モードにおいては、この装置
の入出力間に縦続に接続される最大のシフトレジスタの
個数は４個であり、一方、第３図の従来例の装置の場合
は５個であるので、この空間フィルタ画像処理の処理時
間を従来例に比べて4/5に短縮させることができる。
う回路に、４個のシフトレジスタSR4,SR6ないしSR8と２
個のスイッチSW1,SW2をさらに備えることにより、上記
同時入力モードの処理と上記単独入力モードの処理を択
一的に切り換えて空間フィルタ画像処理を行うことがで
きる。また、上記単独入力モードにおいては、この装置
の入出力間に縦続に接続される最大のシフトレジスタの
個数は４個であり、一方、第３図の従来例の装置の場合
は５個であるので、この空間フィルタ画像処理の処理時
間を従来例に比べて4/5に短縮させることができる。
第２実施例 第２図は本発明の第２の実施例の空間フィルタ画像処
理装置における画像行列Ｘの第１行目の画素データの処
理を行う回路のブロック図である。
理装置における画像行列Ｘの第１行目の画素データの処
理を行う回路のブロック図である。
この第２の実施例の空間フィルタ画像処理装置は、５
×５の画素データXijからなる画像行列Ｘに対して
（４）式に示すように５×５のフィルタ係数の要素Wij
からなる左右対称的なフィルタ係数行列Wsで空間フィル
タ画像処理を行う装置であって、上記画像行列Ｘの各行
の奇数番目の画素データに対する空間フィルタ画像処理
（以下、奇数データ処理モードという。）と、上記画像
行列Ｘの各行の偶数番目の画素データに対する空間フィ
ルタ画像処理（以下、偶数データ処理モードという。）
を切り換えて処理を行うためのスイッチSW11を備えたこ
とを特徴としている。
×５の画素データXijからなる画像行列Ｘに対して
（４）式に示すように５×５のフィルタ係数の要素Wij
からなる左右対称的なフィルタ係数行列Wsで空間フィル
タ画像処理を行う装置であって、上記画像行列Ｘの各行
の奇数番目の画素データに対する空間フィルタ画像処理
（以下、奇数データ処理モードという。）と、上記画像
行列Ｘの各行の偶数番目の画素データに対する空間フィ
ルタ画像処理（以下、偶数データ処理モードという。）
を切り換えて処理を行うためのスイッチSW11を備えたこ
とを特徴としている。
ここで、上記奇数データ処理モードにおける５×５の
画像行列Xo及び上記偶数データ処理モードにおける５×
５の画像行列Xeを次式のようにおく。
画像行列Xo及び上記偶数データ処理モードにおける５×
５の画像行列Xeを次式のようにおく。
上記（６）式及び（７）式において、ｎは自然数であ
る。ここで、上記奇数データ処理モードにおいて、
（６）式の画像行列Xeの第３列目のデータの第２の添字
が奇数であり、すなわち、画像行列Xeの各列における行
データの奇数番目のデータを中心として、上記画像行列
Xeに対して （４）式の左右対称的なフィルタ係数行列Wsで空間フィ
ルタ画像処理を行うモードである。
る。ここで、上記奇数データ処理モードにおいて、
（６）式の画像行列Xeの第３列目のデータの第２の添字
が奇数であり、すなわち、画像行列Xeの各列における行
データの奇数番目のデータを中心として、上記画像行列
Xeに対して （４）式の左右対称的なフィルタ係数行列Wsで空間フィ
ルタ画像処理を行うモードである。
また、上記偶数データ処理モードにおいて、（７）式
の画像行列Xoの第３列目のデータの第２の添字が偶数で
あり、すなわち、画像行列Xoの各列における行データの
偶数番目のデータを中心として、上記画像行列Xoに対し
て（４）式の左右対称的なフィルタ係数行列Wsで空間フ
ィルタ画像処理を行うモードである。
の画像行列Xoの第３列目のデータの第２の添字が偶数で
あり、すなわち、画像行列Xoの各列における行データの
偶数番目のデータを中心として、上記画像行列Xoに対し
て（４）式の左右対称的なフィルタ係数行列Wsで空間フ
ィルタ画像処理を行うモードである。
第２図において、上記奇数データ処理モードにおいて
は画像行列Ｘの第１行目の画素データX1(2n-3),X
1(2n-1),X1(2n+1)が所定のクロック周期で順に順算器M1
1及びM12に入力され、一方、画像行列Ｘの第１行目の画
素データX1(2n-2),X1(2n),X1(2n+2)が上記クロック周期
で順に乗算器M13に入力される。
は画像行列Ｘの第１行目の画素データX1(2n-3),X
1(2n-1),X1(2n+1)が所定のクロック周期で順に順算器M1
1及びM12に入力され、一方、画像行列Ｘの第１行目の画
素データX1(2n-2),X1(2n),X1(2n+2)が上記クロック周期
で順に乗算器M13に入力される。
また、上記偶数データ処理モードにおいては、画像行
列Ｘの第１行目の画素データX1(2n-2),X1(2n),X1(2n+2)
が上記クロック周期で順に乗算器M11及びM12に入力さ
れ、一方、画像行列Ｘの第１行目の画素データ
X1(2n-3),X1(2n-1),X1(2n+1)が上記クロック周期で順に
乗算器M13に入力される。
列Ｘの第１行目の画素データX1(2n-2),X1(2n),X1(2n+2)
が上記クロック周期で順に乗算器M11及びM12に入力さ
れ、一方、画像行列Ｘの第１行目の画素データ
X1(2n-3),X1(2n-1),X1(2n+1)が上記クロック周期で順に
乗算器M13に入力される。
上記奇数データ処理モード及び偶数データ処理モード
においては、CPU20はキーボードを用いて設定されるフ
ィルタ係数行列Wsの第１行目の要素データW11,W13,W12
をそれぞれフリップフロップFF11,FF12,FF13に出力し、
これに応答してフリップフロップFF11,FF12,FF13はそれ
ぞれフィルタ係数行列Wsの要素データW11,W13,W12を一
時的に格納した後、それぞれ乗算器M11,M12,M13に出力
して乗算データを設定する。また、CPU20はキーボード
を用いて設定されるフィルタ係数行列Wsの要素データの
第４列目及び第５列目の符号データをフリップフロップ
FF14に出力し、これに応答してフリップフロップFF14は
上記符号データを一時的に格納した後、加減算器AS11に
出力して上記符号の設定、すなわち、加算又は減算の設
定を行う。
においては、CPU20はキーボードを用いて設定されるフ
ィルタ係数行列Wsの第１行目の要素データW11,W13,W12
をそれぞれフリップフロップFF11,FF12,FF13に出力し、
これに応答してフリップフロップFF11,FF12,FF13はそれ
ぞれフィルタ係数行列Wsの要素データW11,W13,W12を一
時的に格納した後、それぞれ乗算器M11,M12,M13に出力
して乗算データを設定する。また、CPU20はキーボード
を用いて設定されるフィルタ係数行列Wsの要素データの
第４列目及び第５列目の符号データをフリップフロップ
FF14に出力し、これに応答してフリップフロップFF14は
上記符号データを一時的に格納した後、加減算器AS11に
出力して上記符号の設定、すなわち、加算又は減算の設
定を行う。
乗算器M11は入力されるデータをフリップフロップFF1
1から出力される乗数データで乗算して、乗算結果のデ
ータを加算器AD11の第１の入力端子に出力するととも
に、シフトレジスタSR11を介して加減算器AS11の加減入
力端子に出力する。
1から出力される乗数データで乗算して、乗算結果のデ
ータを加算器AD11の第１の入力端子に出力するととも
に、シフトレジスタSR11を介して加減算器AS11の加減入
力端子に出力する。
乗算器M12は入力されるデータをフリップフロップFF1
2から出力される乗数データで乗算し、乗算結果のデー
タを加減算器AS11の加算入力端子に出力する。加減算器
AS11は、フリップフロップFF14から出力される符号デー
タに応じて、加算入力端子に入力されるデータと加減算
入力端子に入力されるデータを加算し、又は加算入力端
子に入力されるデータから加減算入力端子に入力される
データを減算し、上記加算又は減算した演算結果のデー
タをシフトレジスタSR12を介して加算器AD11の第２の入
力端子に出力する。加算器AD11は第１の入力端子に入力
されるデータと第２の入力端子に入力されるデータを加
算し、加算結果のデータをシフトレジスタSR13を介して
加算器AD12の第１の入力端子に出力する。
2から出力される乗数データで乗算し、乗算結果のデー
タを加減算器AS11の加算入力端子に出力する。加減算器
AS11は、フリップフロップFF14から出力される符号デー
タに応じて、加算入力端子に入力されるデータと加減算
入力端子に入力されるデータを加算し、又は加算入力端
子に入力されるデータから加減算入力端子に入力される
データを減算し、上記加算又は減算した演算結果のデー
タをシフトレジスタSR12を介して加算器AD11の第２の入
力端子に出力する。加算器AD11は第１の入力端子に入力
されるデータと第２の入力端子に入力されるデータを加
算し、加算結果のデータをシフトレジスタSR13を介して
加算器AD12の第１の入力端子に出力する。
乗算器M13は入力されるデータをフリップフロップFF1
3から出力される乗数データで乗算し、乗算結果のデー
タを加算器AD13の第１の入力端子に出力するとともに、
シフトレジスタSR14を介して加算器AD13を第２の入力端
子に出力する。加算器AD13は第１の入力端子に入力され
るデータと第２の入力端子に入力されるデータを加算し
て、加算結果のデータを、シフトレジスタSR15を介して
スイッチSW11のａ入力端子に出力するとともに、さらに
シフトレジスタSR16を介してスイッチSW11のｂ入力端子
に出力する。
3から出力される乗数データで乗算し、乗算結果のデー
タを加算器AD13の第１の入力端子に出力するとともに、
シフトレジスタSR14を介して加算器AD13を第２の入力端
子に出力する。加算器AD13は第１の入力端子に入力され
るデータと第２の入力端子に入力されるデータを加算し
て、加算結果のデータを、シフトレジスタSR15を介して
スイッチSW11のａ入力端子に出力するとともに、さらに
シフトレジスタSR16を介してスイッチSW11のｂ入力端子
に出力する。
スイッチSW11は、CPU20から出力される切り換え信号Z
Sに応じて、ａ入力端子又はｂ入力端子に入力されるデ
ータを択一的に切り換えて加算器AD12の第２の入力端子
に出力する。上記６個のシフトレジスタSR11ないしSR16
に上記同一の周波数のクロックが入力される。
Sに応じて、ａ入力端子又はｂ入力端子に入力されるデ
ータを択一的に切り換えて加算器AD12の第２の入力端子
に出力する。上記６個のシフトレジスタSR11ないしSR16
に上記同一の周波数のクロックが入力される。
加算器AD12は第１の入力端子に入力されるデータと第
２の入力端子に入力されるデータを加算して、加算結果
のデータを画像行列Ｘの第１行目の画素データに関する
空間フィルタ画像処理後のデータYD1として出力する。
２の入力端子に入力されるデータを加算して、加算結果
のデータを画像行列Ｘの第１行目の画素データに関する
空間フィルタ画像処理後のデータYD1として出力する。
また、画像行列Ｘの第２ないし第５行目の画素データ
に対して空間フィルタ画像処理を行う回路を第２図と同
様に構成し、上記各回路において、画像行列Ｘの第２な
いし第５行目の画素データに対して空間フィルタ画像処
理後のデータYD2ないしYD5が計算される。上記５個のデ
ータYD1ないしYD5は加算器（図示せず。）によって加算
され、上記奇数データ処理モード又は上記偶数データ処
理モードの設定に応じて、上記（６）式又は（７）式の
画像行列Xo,Xeに対して、上記（４）式の左右対称的な
フィルタ係数行列Wsで空間フィルタ画像処理を行った後
のデータFWsが得られる。
に対して空間フィルタ画像処理を行う回路を第２図と同
様に構成し、上記各回路において、画像行列Ｘの第２な
いし第５行目の画素データに対して空間フィルタ画像処
理後のデータYD2ないしYD5が計算される。上記５個のデ
ータYD1ないしYD5は加算器（図示せず。）によって加算
され、上記奇数データ処理モード又は上記偶数データ処
理モードの設定に応じて、上記（６）式又は（７）式の
画像行列Xo,Xeに対して、上記（４）式の左右対称的な
フィルタ係数行列Wsで空間フィルタ画像処理を行った後
のデータFWsが得られる。
以上のように構成された第２の実施例の空間フィルタ
画像処理装置において、上記奇数データ処理モードの処
理を行うとき、CPU10はスイッチSW11をａ側に切り換え
る信号ZSをスイッチSW11に出力する。また、CPU10がフ
ィルタ係数行列Wsの要素データW11,W13,W12をそれぞれ
フリップフロップFF11,FF12,FF13を介して乗算器M1ない
しM3に出力して乗数データとして設定する。さらに、CP
U10はフィルタ係数行列Wsの要素データの第４列目と同
５列目の符号データをフリップフロップFF14を介して加
減算器AS11に出力して、上記加減算器AS11をそれぞれ加
算モード又は減算モードに設定する。
画像処理装置において、上記奇数データ処理モードの処
理を行うとき、CPU10はスイッチSW11をａ側に切り換え
る信号ZSをスイッチSW11に出力する。また、CPU10がフ
ィルタ係数行列Wsの要素データW11,W13,W12をそれぞれ
フリップフロップFF11,FF12,FF13を介して乗算器M1ない
しM3に出力して乗数データとして設定する。さらに、CP
U10はフィルタ係数行列Wsの要素データの第４列目と同
５列目の符号データをフリップフロップFF14を介して加
減算器AS11に出力して、上記加減算器AS11をそれぞれ加
算モード又は減算モードに設定する。
次いで、乗算器M1,M2に画像行列Ｘの画素データX
1(2n-3),X1(2n-1),X1(2n+1)を上記クロック周期で順に
入力するとともに、乗算器M3にフィルタ係数の要素デー
タX1(2n+2),X1(2n),X1(2n-2)を上記クロック周期で順に
入力することにより、加算器AD12から（６）式の画像行
列Xoの第１行目の画素データに対して（４）式の左右対
称的なフィルタ係数行列Wsの第１行目の要素データで空
間フィルタ画像処理を行った後のデータYD1を得ること
ができる。
1(2n-3),X1(2n-1),X1(2n+1)を上記クロック周期で順に
入力するとともに、乗算器M3にフィルタ係数の要素デー
タX1(2n+2),X1(2n),X1(2n-2)を上記クロック周期で順に
入力することにより、加算器AD12から（６）式の画像行
列Xoの第１行目の画素データに対して（４）式の左右対
称的なフィルタ係数行列Wsの第１行目の要素データで空
間フィルタ画像処理を行った後のデータYD1を得ること
ができる。
また、同様に、（６）式の画像行列Xoの第２ないし第
５行目の画素データに対してそれぞれ（４）式の左右対
称的なフィルタ係数行列Wsの第２ないし第５行目の要素
データで空間フィルタ画像処理を行った後の各データYD
2ないしYD5を得ることができる。以上のようにして得ら
れたデータYD1ないしYD5を加算器により加算することに
より、（６）式の画像行列Xoに対して左右対称的なフィ
ルタ係数行列Wsで空間フィルタ画像処理を行った後のデ
ータFWsを得ることができる。
５行目の画素データに対してそれぞれ（４）式の左右対
称的なフィルタ係数行列Wsの第２ないし第５行目の要素
データで空間フィルタ画像処理を行った後の各データYD
2ないしYD5を得ることができる。以上のようにして得ら
れたデータYD1ないしYD5を加算器により加算することに
より、（６）式の画像行列Xoに対して左右対称的なフィ
ルタ係数行列Wsで空間フィルタ画像処理を行った後のデ
ータFWsを得ることができる。
次いで、上記偶数データ処理モードの処理を行うと
き、CPU10は、スイッチSW11をそれぞれｂ側に切り換え
る切り換え信号ZSをスイッチSW11に出力する。また、CP
U10が、フィルタ係数行列Wsの要素データW11,W13,W12を
フリップフロップFF11,FF12,FF13を介して乗算器M11な
いしM13に出力して乗数データとして設定する。さら
に、CPU10はフィルタ係数行列Wsの要素データの第４行
列と第５列目の符号データをフリップフロップFF14を介
して加減算器AS11に出力して、上記加減算器AS11をそれ
ぞれ加算モード又は減算モードに設定する。
き、CPU10は、スイッチSW11をそれぞれｂ側に切り換え
る切り換え信号ZSをスイッチSW11に出力する。また、CP
U10が、フィルタ係数行列Wsの要素データW11,W13,W12を
フリップフロップFF11,FF12,FF13を介して乗算器M11な
いしM13に出力して乗数データとして設定する。さら
に、CPU10はフィルタ係数行列Wsの要素データの第４行
列と第５列目の符号データをフリップフロップFF14を介
して加減算器AS11に出力して、上記加減算器AS11をそれ
ぞれ加算モード又は減算モードに設定する。
次いで、乗算器M11,M12に画像行列Ｘの要素データX
1(2n-3),X1(2n-1),X1(2n+1)を上記クロック周期で順に
入力することにより、加算器AD12から（６）式の画像行
列Xeの第１行目の画素データに対して（４）式の左右対
称的なフィルタ係数行列Wsの第１行目の要素データで空
間フィルタ画像処理を行った後のデータYD1を得ること
ができる。
1(2n-3),X1(2n-1),X1(2n+1)を上記クロック周期で順に
入力することにより、加算器AD12から（６）式の画像行
列Xeの第１行目の画素データに対して（４）式の左右対
称的なフィルタ係数行列Wsの第１行目の要素データで空
間フィルタ画像処理を行った後のデータYD1を得ること
ができる。
また、同様に（６）式の画像行列Xeの第２ないし第５
行目の画素データに対してそれぞれ（４）式の左右対称
的なフィルタ係数行列Wsの第２ないし第５行目の要素デ
ータで空間フィルタ画像処理を行った後のデータYD2な
いしYD5を得ることができる。
行目の画素データに対してそれぞれ（４）式の左右対称
的なフィルタ係数行列Wsの第２ないし第５行目の要素デ
ータで空間フィルタ画像処理を行った後のデータYD2な
いしYD5を得ることができる。
以上のようにして得られたデータYD1ないしデータYD5
を加算器によって加算して、（７）式の画像行列Xeに対
して左右対称的なフィルタ係数行列Wsで空間フィルタ画
像処理を行った後のデータFWsを得ることができる。
を加算器によって加算して、（７）式の画像行列Xeに対
して左右対称的なフィルタ係数行列Wsで空間フィルタ画
像処理を行った後のデータFWsを得ることができる。
以上説明したように、上記奇数データ処理モードを行
う回路に１個のシフトレジスタSR16をさらに備えること
により、上記奇数データ処理モードの処理と上記偶数デ
ータ処理モードの処理を択一的に切り換えて空間フィル
タ画像処理を行うことができる。また、この装置の入出
力間に縦続に接続される最大のシストレジスタの個数は
３個であり、一方、第３図の従来例の装置の場合は５個
であるので、この空間フィルタ画像処理の処理時間を従
来例に比べて3/5に短縮させることができる。
う回路に１個のシフトレジスタSR16をさらに備えること
により、上記奇数データ処理モードの処理と上記偶数デ
ータ処理モードの処理を択一的に切り換えて空間フィル
タ画像処理を行うことができる。また、この装置の入出
力間に縦続に接続される最大のシストレジスタの個数は
３個であり、一方、第３図の従来例の装置の場合は５個
であるので、この空間フィルタ画像処理の処理時間を従
来例に比べて3/5に短縮させることができる。
以上の第１及び第２の実施例において、画像行列Ｘが
５行５列であり、フィルタ係数行列Wsが５行５列である
場合について述べているが、これに限らず本発明は画像
行列Ｘが複数行複数列であり、フィルタ係数行列Wsが複
数行複数列である場合に容易に適用することができる。
５行５列であり、フィルタ係数行列Wsが５行５列である
場合について述べているが、これに限らず本発明は画像
行列Ｘが複数行複数列であり、フィルタ係数行列Wsが複
数行複数列である場合に容易に適用することができる。
［発明の効果］ 以上詳述したように本発明によれば、切り換え手段を
備えることによって、各複数ｎ行別に順に入力される画
像行列Ｘの各行の画素データXijを交互に２つの系統に
分割して入力し空間フィルタ画像処理を行う処理と、各
複数ｎ行別に順に入力される画像行列Ｘの各行の画素デ
ータXijを入力し空間フィルタ画像処理を行う処理を択
一的に切り換えることができるとともに、各複数ｎ行別
に順に入力される画像行列Ｘの各行の奇数番目及び偶数
番目の画素データXijに対してそれぞれ空間フィルタ画
像処理を行う各処理を択一的に切り換えることができ
る。
備えることによって、各複数ｎ行別に順に入力される画
像行列Ｘの各行の画素データXijを交互に２つの系統に
分割して入力し空間フィルタ画像処理を行う処理と、各
複数ｎ行別に順に入力される画像行列Ｘの各行の画素デ
ータXijを入力し空間フィルタ画像処理を行う処理を択
一的に切り換えることができるとともに、各複数ｎ行別
に順に入力される画像行列Ｘの各行の奇数番目及び偶数
番目の画素データXijに対してそれぞれ空間フィルタ画
像処理を行う各処理を択一的に切り換えることができ
る。
また、上述のように上記空間フィルタ画像処理の各回
路における入出力間の最大のシフトレジスタの個数を従
来例に比べて少なくすることができるので、上記空間フ
ィルタ画像処理の処理時間を従来例に比較して短縮する
ことができるという利点がある。
路における入出力間の最大のシフトレジスタの個数を従
来例に比べて少なくすることができるので、上記空間フ
ィルタ画像処理の処理時間を従来例に比較して短縮する
ことができるという利点がある。
第１図は本発明の第１の実施例である空間フィルタ画像
処理装置のブロック図、 第２図は本発明の第２の実施例である空間フィルタ画像
処理装置のブロック図、 第３図は従来例の空間フィルタ画像処理装置のブロック
図である。 10,20……中央演算処理回路（CPU）、 M1,M2,M3,M11,M12,M13……乗算器、 FF1ないしFF5,FF11ないしFF14……フリップフロップ、 SR1ないしSR16……シフトレジスタ、 AS1,AS2,AS11……加減算器、 AD1,AD2,AD11,AD12,AT13……加算器、 SW1,SW2,SW11……スイッチ。
処理装置のブロック図、 第２図は本発明の第２の実施例である空間フィルタ画像
処理装置のブロック図、 第３図は従来例の空間フィルタ画像処理装置のブロック
図である。 10,20……中央演算処理回路（CPU）、 M1,M2,M3,M11,M12,M13……乗算器、 FF1ないしFF5,FF11ないしFF14……フリップフロップ、 SR1ないしSR16……シフトレジスタ、 AS1,AS2,AS11……加減算器、 AD1,AD2,AD11,AD12,AT13……加算器、 SW1,SW2,SW11……スイッチ。
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H04N 1/40 - 1/409 H04N 1/46 H04N 1/60
Claims (2)
- 【請求項１】予め設定された複数ｎ行複数ｎ列の要素Wi
jにてなり、該要素Wijに含まれる第（ｎ＋１）/2列以外
の列の各要素が上記第（ｎ＋１）/2列を中心として対称
的に同一のデータを有するフィルタ係数行列Wsを用い
て、複数ｎ行複数ｎ列の画像データXijにてなる画像行
列Ｘに対して空間フィルタ画像処理を行う空間フィルタ
画像処理装置において、 上記画像行列Ｘの各行における画素データXijの連続す
る２画素について交互に第１系統及び第２系統に分割し
た内の上記第１系統の画素データXijがクロック周期に
従い入力される第１回路であって、上記フィルタ係数行
列Wsに含まれる第１乗算データ設定用データと上記第１
系統の画素データXijとの乗算を行う第１乗算器と、上
記フィルタ係数行列Wsに含まれる加減算設定用データに
基づき上記第１乗算器の出力データの加減算を行う加減
算器とを有し、上記第１系統の画素データXijに対して
上記クロック周期にて上記乗算及び上記加減算を行って
空間フィルタ画像処理を行い、一方、上記画像行列Ｘの
各行におけるすべての画素データXijが上記クロック周
期に従い入力され上記すべての画素データXijに対して
上記クロック周期にて上記乗算及び上記加減算を行って
空間フィルタ画像処理を行う第１回路と、 上記分割した内の上記第２系統の画素データXijが上記
クロック周期に従い入力される第２回路であって、上記
フィルタ係数行列Wsに含まれる第２乗算データ設定用デ
ータと上記第２系統の画素データXijとの乗算を行う第
２乗算器を有し、上記第２系統の画素データXijに対し
て上記クロック周期にて乗加算を行って空間フィルタ画
像処理を行い、一方、上記画像行列Ｘの各行におけるす
べての画素データXijが上記クロック周期に従い入力さ
れ上記すべての画素データXijに対して上記クロック周
期にて上記乗算加算を行って空間フィルタ画像処理を行
う第２回路と、 上記第１回路及び上記第２回路から送出される、上記第
１系統の画素データXij及び上記第２系統の画素データX
ijに対する空間フィルタ画像処理データと上記各行にお
けるすべての画素データXijに対する空間フィルタ画像
処理データとを択一的に切り換える切り換え手段と、 を備えたことを特徴とする空間フィルタ画像処理装置。 - 【請求項２】予め設定された複数ｎ行複数ｎ列の要素Wi
jにてなり、該要素Wijに含まれる第（ｎ＋１）/2列以外
の列の各要素が上記第（ｎ＋１）/2列を中心として対称
的に同一のデータを有するフィルタ係数行列Wsを用い
て、複数ｎ行複数ｎ列の画素データXijにてなる画像行
列Ｘに対して空間フィルタ画像処理を行う空間フィルタ
画像処理装置において、 上記画像行列Ｘの各行における画素データXijの連続す
る２画素について奇数番目の画素データ及び偶数番目の
画素データに分割して該奇数番目及び偶数番目のそれぞ
れの画素データについて上記フィルタ係数行列Wsを用い
てクロック周期にて上記空間フィルタ画像処理を行う第
３回路及び第４回路と、 上記第３回路に上記奇数番目の画素データが入力され上
記第４回路に上記偶数番目の画素データが入力されたと
きに上記画素データXijに対して上記空間フィルタ画像
処理がなされた処理データを送出し、かつ上記第３回路
に上記偶数番目の画素データが入力され上記第４回路に
上記奇数番目の画素データが入力されたときに上記画素
データXijに対して上記空間フィルタ画像処理がなされ
た処理データを送出する第５回路と、 を備え、 上記第３回路は、上記画像データXijが上記クロック周
期に従い入力され、上記フィルタ係数行列Wsに含まれる
第１乗算データ設定用データと上記入力された画素デー
タXijとの乗算を行う第１乗算器と、上記フィルタ係数
行列Wsに含まれる加減算設定用データに基づき上記第１
乗算器の出力データの加減算を行う加減算器とを有し、
上記画素データXijに対して上記クロック周期にて上記
乗算及び上記加減算を行って空間フィルタ画像処理を行
う回路であり、 上記第４回路は、上記画素データXijが上記クロック周
期に従い入力され、上記フィルタ係数行列Wsに含まれる
第２乗算データ設定用データと上記入力された画素デー
タXijとの乗算を行う第２乗算器を有し、上記画素デー
タXijに対して上記クロック周期にて乗加算を行って空
間フィルタ画像処理を行う回路である、 ことを特徴とする空間フィルタ画像処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12419088A JP2945013B2 (ja) | 1988-05-20 | 1988-05-20 | 空間フイルタ画像処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12419088A JP2945013B2 (ja) | 1988-05-20 | 1988-05-20 | 空間フイルタ画像処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01293008A JPH01293008A (ja) | 1989-11-27 |
| JP2945013B2 true JP2945013B2 (ja) | 1999-09-06 |
Family
ID=14879214
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12419088A Expired - Fee Related JP2945013B2 (ja) | 1988-05-20 | 1988-05-20 | 空間フイルタ画像処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2945013B2 (ja) |
-
1988
- 1988-05-20 JP JP12419088A patent/JP2945013B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01293008A (ja) | 1989-11-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |