JPH0686075A - 画像処理回路 - Google Patents
画像処理回路Info
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- JPH0686075A JPH0686075A JP4231124A JP23112492A JPH0686075A JP H0686075 A JPH0686075 A JP H0686075A JP 4231124 A JP4231124 A JP 4231124A JP 23112492 A JP23112492 A JP 23112492A JP H0686075 A JPH0686075 A JP H0686075A
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- circuit
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- shift
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- Compression Or Coding Systems Of Tv Signals (AREA)
Abstract
(57)【要約】
【目的】 演算処理回路内の予測回路を乗算器を用いず
に構成することによって、回路規模の削減化を図る。 【構成】 周辺画像信号を記憶する複数の記憶回路の全
部あるいは1部の出力信号X0,X2をシフト回路5
1,52でそれぞれ1ビット右方向にシフトする。加算
器53は、前記記憶回路の出力信号X1と、シフト回路
51,52の出力とを加算する。この加算結果は、シフ
ト回路54によって1ビット右方向にシフトされて予測
値yが求められる。この予測値yは、減算器30によっ
て出力信号X1と減算され、その減算値dと出力信号X
1と値Qとに基づき、演算回路40で所定の演算が行わ
れ、スイッチ43を介して出力端子44から出力され
る。乗算器を用いないで、シフト回路51,52,54
と加算器53とを用いて予測回路50を構成しているの
で、回路規模を大幅に削減できる。
に構成することによって、回路規模の削減化を図る。 【構成】 周辺画像信号を記憶する複数の記憶回路の全
部あるいは1部の出力信号X0,X2をシフト回路5
1,52でそれぞれ1ビット右方向にシフトする。加算
器53は、前記記憶回路の出力信号X1と、シフト回路
51,52の出力とを加算する。この加算結果は、シフ
ト回路54によって1ビット右方向にシフトされて予測
値yが求められる。この予測値yは、減算器30によっ
て出力信号X1と減算され、その減算値dと出力信号X
1と値Qとに基づき、演算回路40で所定の演算が行わ
れ、スイッチ43を介して出力端子44から出力され
る。乗算器を用いないで、シフト回路51,52,54
と加算器53とを用いて予測回路50を構成しているの
で、回路規模を大幅に削減できる。
Description
【0001】
【産業上の利用分野】本発明は、ディジタル化した画像
信号を圧縮することにより生じる歪みを除去する画像処
理回路に関するものである。
信号を圧縮することにより生じる歪みを除去する画像処
理回路に関するものである。
【0002】
【従来の技術】従来、このような分野の技術としては、
例えば次のような文献に記載されるものがあり、以下そ
の構成を図を用いて説明する。 文献;ジーシーティーエンジニアリング(株)カタログ
「X64510 PostFiltering Processor(POST)」
P.1−12 図2は、前記文献等に記載された従来の画像処理回路の
一構成例を示すブロック図である。この画像処理回路
は、ディジタル化した歪みを含んだ画像信号Si を入力
する入力端子1を有し、それには記憶回路であるシフト
レジスタ2−0,2−1,2−2が接続されている。シ
フトレジスタ2−0〜2−2の出力信号X0,X1,X
2は、横方向のフィルタ処理を行うフィルタ処理回路3
に入力され、その出力側が、ラインメモリ4の入力側に
接続されている。ラインメモリ4の出力側には、縦方向
のフィルタ処理を行うフィルタ処理回路5が接続され、
その出力側に、歪み除去後の画像信号So を出力する出
力端子6が接続されている。
例えば次のような文献に記載されるものがあり、以下そ
の構成を図を用いて説明する。 文献;ジーシーティーエンジニアリング(株)カタログ
「X64510 PostFiltering Processor(POST)」
P.1−12 図2は、前記文献等に記載された従来の画像処理回路の
一構成例を示すブロック図である。この画像処理回路
は、ディジタル化した歪みを含んだ画像信号Si を入力
する入力端子1を有し、それには記憶回路であるシフト
レジスタ2−0,2−1,2−2が接続されている。シ
フトレジスタ2−0〜2−2の出力信号X0,X1,X
2は、横方向のフィルタ処理を行うフィルタ処理回路3
に入力され、その出力側が、ラインメモリ4の入力側に
接続されている。ラインメモリ4の出力側には、縦方向
のフィルタ処理を行うフィルタ処理回路5が接続され、
その出力側に、歪み除去後の画像信号So を出力する出
力端子6が接続されている。
【0003】この画像処理回路では、ディジタル化した
歪みを含んだ画像信号Si が入力端子1より入力される
と、それがシフトレジスタ2−0〜2−2に順次蓄えら
れる。シフトレジスタ2−0〜2−2に蓄えられた出力
信号X0,X1,X2は、フィルタ処理回路3で横方向
のフィルタ処理が施され、その結果が順次、ラインメモ
リ4に入力される。このラインメモリ4は、2ライン分
のデータを蓄えるために利用される。ラインメモリ4の
出力は、フィルタ処理回路5で縦方向のフィルタ処理が
施され、歪みを除去した画像信号So が出力端子6へ出
力される。
歪みを含んだ画像信号Si が入力端子1より入力される
と、それがシフトレジスタ2−0〜2−2に順次蓄えら
れる。シフトレジスタ2−0〜2−2に蓄えられた出力
信号X0,X1,X2は、フィルタ処理回路3で横方向
のフィルタ処理が施され、その結果が順次、ラインメモ
リ4に入力される。このラインメモリ4は、2ライン分
のデータを蓄えるために利用される。ラインメモリ4の
出力は、フィルタ処理回路5で縦方向のフィルタ処理が
施され、歪みを除去した画像信号So が出力端子6へ出
力される。
【0004】図3は、図2のフィルタ処理回路3の一構
成例を示す回路図である。このフィルタ処理回路3は、
図2のシフトレジスタ2−0〜2−2の出力信号X0,
X1,X2を入力する入力端子10,11,12を有
し、それには予測回路20が接続されている。予測回路
20は、端子21a,21bに入力される係数を切替え
るスイッチ21と、端子22a,22bに入力される係
数を切替えるスイッチ22と、入力端子10〜12に接
続された乗算器23−1,23−2,23−3と、該乗
算器23−1〜23−3の出力側に接続され予測値yを
出力する加算器24とで、構成されている。予測回路2
0の出力側には、減算器30を介して演算回路40が接
続されている。減算器30は、予測回路20から出力さ
れる予測値yから、入力端子11から入力される信号X
1を減算して減算値dを演算回路40へ与える回路であ
る。演算回路40は、減算値d、信号X1、及び入力端
子31から入力される値Qを用いて所定の演算を行う回
路であり、(Q*d)/(Q+|d|)の演算を行う演
算器41と、該演算器41の出力と信号X1を加算する
加算器42とで、構成されている。この演算回路40の
出力側には、端子43a,43bを切替えるスイッチ4
3を介して、出力端子44が接続されている。このフィ
ルタ処理回路では、端子10,11,12に入力される
信号X0,X1,X2を2次元の画像で表現したとき
に、その信号X0〜X2がどの位置の画像に対応するか
によってフィルタ処理のオン/オフが行われる。このオ
ン/オフを制御するためにスイッチ43が設けられてお
り、フィルタ処理をオンするときにはスイッチ43を端
子43b側に接続し、フィルタ処理をオフする場合には
端子43a側に接続する。また、このフィルタ処理回路
では、フィルタ処理をオンする場合でも、信号X0〜X
2の位置により、2種類の異なった処理が行われる。こ
の2種類の処理を切替えるため、スイッチ21,22が
設けられており、処理の種類によって該スイッチ21,
22を端子21a,22a側あるいは端子21b,22
b側に切替えられる。このようなスイッチ21,22,
43の制御は、図示しないスイッチ制御部により行われ
る。
成例を示す回路図である。このフィルタ処理回路3は、
図2のシフトレジスタ2−0〜2−2の出力信号X0,
X1,X2を入力する入力端子10,11,12を有
し、それには予測回路20が接続されている。予測回路
20は、端子21a,21bに入力される係数を切替え
るスイッチ21と、端子22a,22bに入力される係
数を切替えるスイッチ22と、入力端子10〜12に接
続された乗算器23−1,23−2,23−3と、該乗
算器23−1〜23−3の出力側に接続され予測値yを
出力する加算器24とで、構成されている。予測回路2
0の出力側には、減算器30を介して演算回路40が接
続されている。減算器30は、予測回路20から出力さ
れる予測値yから、入力端子11から入力される信号X
1を減算して減算値dを演算回路40へ与える回路であ
る。演算回路40は、減算値d、信号X1、及び入力端
子31から入力される値Qを用いて所定の演算を行う回
路であり、(Q*d)/(Q+|d|)の演算を行う演
算器41と、該演算器41の出力と信号X1を加算する
加算器42とで、構成されている。この演算回路40の
出力側には、端子43a,43bを切替えるスイッチ4
3を介して、出力端子44が接続されている。このフィ
ルタ処理回路では、端子10,11,12に入力される
信号X0,X1,X2を2次元の画像で表現したとき
に、その信号X0〜X2がどの位置の画像に対応するか
によってフィルタ処理のオン/オフが行われる。このオ
ン/オフを制御するためにスイッチ43が設けられてお
り、フィルタ処理をオンするときにはスイッチ43を端
子43b側に接続し、フィルタ処理をオフする場合には
端子43a側に接続する。また、このフィルタ処理回路
では、フィルタ処理をオンする場合でも、信号X0〜X
2の位置により、2種類の異なった処理が行われる。こ
の2種類の処理を切替えるため、スイッチ21,22が
設けられており、処理の種類によって該スイッチ21,
22を端子21a,22a側あるいは端子21b,22
b側に切替えられる。このようなスイッチ21,22,
43の制御は、図示しないスイッチ制御部により行われ
る。
【0005】次に、図3の動作を説明する。入力画像信
号Si を蓄えた図2のシフトレジスタ2−0〜2−2の
出力信号X0〜X2は、入力端子10〜12に入力され
る。信号X0〜X2の位置によってフィルタ処理が行わ
れない場合には、入力端子11から入力された信号X1
がスイッチ43の端子43aを通ってそのまま出力端子
44へ出力される。これに対し、フィルタ処理が行われ
る場合には、入力端子10〜12から入力された信号X
0〜X2が、乗算器23−1〜23−3でそれぞれの係
数と乗算され、加算器24へ出力される。乗算器23−
1〜23−3の係数は2種類あり、1/2、1/6、1
/3と1/3、1/6、1/2がスイッチ21,22に
より切替えて使用される。加算器24は、乗算器23−
1〜23−3の出力を加算し、予測値yを求めてそれを
減算器30へ出力する。減算器30は、予測値yから信
号X1を減算し、その減算値dを演算器41へ入力す
る。演算器41では、図示しない他の回路から入力端子
31を介して入力された値Qを用いて(Q*d)/(Q
+|d|)を計算し、その計算結果を加算器42へ送
る。加算器42は、演算器41の出力と信号X1とを加
算し、スイッチ43を介して出力端子44へ出力する。
この図3のフィルタ処理回路で行われる処理を数式で表
現すると、次式(1)のようになる。
号Si を蓄えた図2のシフトレジスタ2−0〜2−2の
出力信号X0〜X2は、入力端子10〜12に入力され
る。信号X0〜X2の位置によってフィルタ処理が行わ
れない場合には、入力端子11から入力された信号X1
がスイッチ43の端子43aを通ってそのまま出力端子
44へ出力される。これに対し、フィルタ処理が行われ
る場合には、入力端子10〜12から入力された信号X
0〜X2が、乗算器23−1〜23−3でそれぞれの係
数と乗算され、加算器24へ出力される。乗算器23−
1〜23−3の係数は2種類あり、1/2、1/6、1
/3と1/3、1/6、1/2がスイッチ21,22に
より切替えて使用される。加算器24は、乗算器23−
1〜23−3の出力を加算し、予測値yを求めてそれを
減算器30へ出力する。減算器30は、予測値yから信
号X1を減算し、その減算値dを演算器41へ入力す
る。演算器41では、図示しない他の回路から入力端子
31を介して入力された値Qを用いて(Q*d)/(Q
+|d|)を計算し、その計算結果を加算器42へ送
る。加算器42は、演算器41の出力と信号X1とを加
算し、スイッチ43を介して出力端子44へ出力する。
この図3のフィルタ処理回路で行われる処理を数式で表
現すると、次式(1)のようになる。
【0006】
【数1】 図2のフイルタ処理回路5は、入力信号がラインメモリ
4の出力であることが異なるだけで、図3のフィルタ処
理回路3と同一の処理が行われる。
4の出力であることが異なるだけで、図3のフィルタ処
理回路3と同一の処理が行われる。
【0007】
【発明が解決しようとする課題】しかしながら、上記構
成のフィルタ処理回路3,5では、その予測回路20内
に乗算器23−1〜23−3が多く含まれるため、回路
規模が大きくなるという問題があり、それを比較的簡単
な回路構成で解決することが困難であった。本発明は、
前記従来技術が持っていた課題として、フィルタ処理回
路に乗算器が多く含まれるために回路規模が大きくなる
という点について解決した画像処理回路を提供するもの
である。
成のフィルタ処理回路3,5では、その予測回路20内
に乗算器23−1〜23−3が多く含まれるため、回路
規模が大きくなるという問題があり、それを比較的簡単
な回路構成で解決することが困難であった。本発明は、
前記従来技術が持っていた課題として、フィルタ処理回
路に乗算器が多く含まれるために回路規模が大きくなる
という点について解決した画像処理回路を提供するもの
である。
【0008】
【課題を解決するための手段】本発明は、前記課題を解
決するために、周辺画像信号を記憶する複数の記憶回路
と、前記複数の記憶回路の全部あるいは1部の出力から
予測値を演算する予測回路と、前記予測回路の出力から
前記複数の記憶回路のうちの1つの記憶回路の出力を減
算する減算回路と、前記減算回路の出力と前記複数の記
憶回路のうちの1つの記憶回路の出力から出力画像信号
を生成する演算回路とを、備えた画像処理回路におい
て、前記予測回路を、前記記憶回路の出力をビットシフ
トするシフト回路と、前記シフト回路の出力を加算しま
たは加算した後にビットシフトする回路とで、構成して
いる。
決するために、周辺画像信号を記憶する複数の記憶回路
と、前記複数の記憶回路の全部あるいは1部の出力から
予測値を演算する予測回路と、前記予測回路の出力から
前記複数の記憶回路のうちの1つの記憶回路の出力を減
算する減算回路と、前記減算回路の出力と前記複数の記
憶回路のうちの1つの記憶回路の出力から出力画像信号
を生成する演算回路とを、備えた画像処理回路におい
て、前記予測回路を、前記記憶回路の出力をビットシフ
トするシフト回路と、前記シフト回路の出力を加算しま
たは加算した後にビットシフトする回路とで、構成して
いる。
【0009】
【作用】本発明によれば、以上のように画像処理回路を
構成したので、予測回路を構成するシフト回路と加算回
路は、複数の記憶回路の出力から予測値を演算する。こ
れにより、従来のような乗算器を用いないで予測値の演
算が行え、画像処理回路における回路規模の削減化が図
れる。従って、前記課題を解決できるのである。
構成したので、予測回路を構成するシフト回路と加算回
路は、複数の記憶回路の出力から予測値を演算する。こ
れにより、従来のような乗算器を用いないで予測値の演
算が行え、画像処理回路における回路規模の削減化が図
れる。従って、前記課題を解決できるのである。
【0010】
【実施例】第1の実施例 図1は、本発明の第1の実施例を示す画像処理回路にお
けるフィルタ処理回路の回路図であり、従来の図2及び
図3中の要素と共通の要素には共通の符号が付されてい
る。このフィルタ処理回路は、図2に示す画像処理回路
のフィルタ処理回路3に設けられる回路である。なお、
この図1のフィルタ処理回路は、図2のフィルタ処理回
路5としても用いられる。図1のフィルタ処理回路が従
来の図3の回路と異なる点は、図3の予測回路20に代
えて、回路構成の異なる予測回路50を設けた点であ
り、他の回路構成は図3と同一である。即ち、フィルタ
処理回路は、図2のシフトレジスタ2−0〜2−2の出
力信号X0〜X2をそれぞれ入力する入力端子10,1
1,12を有し、それには予測回路50が接続されてい
る。予測回路50は、入力端子10,12からの信号X
0,X2を1ビット右方向にそれぞれシフトするシフト
回路51,52を有し、該シフト回路51,52及び入
力端子11が、加算器53に接続されている。加算器5
3は、入力信号11からの信号X1と、シフト回路5
1,52の出力とを加算する回路であり、その出力側に
シフト回路54が接続されている。シフト回路54は、
加算器53の出力を1ビット右方向にシフトして予測値
yを求める回路である。この予測回路50の出力側に
は、従来と同様に、減算器30を介して演算回路40が
接続され、さらにその出力側が、スイッチ43を介して
出力端子44に接続されている。減算器30は、シフト
回路54から出力される予測値yから信号X1を減算
し、その減算値dを演算回路40へ与える回路である。
演算回路40は、入力端子31から入力される値Qと減
算値dから(Q*d)/(Q+|d|)の計算を行う演
算器41と、該演算器41の出力と信号X1とを加算す
る加算器42とで、構成されている。
けるフィルタ処理回路の回路図であり、従来の図2及び
図3中の要素と共通の要素には共通の符号が付されてい
る。このフィルタ処理回路は、図2に示す画像処理回路
のフィルタ処理回路3に設けられる回路である。なお、
この図1のフィルタ処理回路は、図2のフィルタ処理回
路5としても用いられる。図1のフィルタ処理回路が従
来の図3の回路と異なる点は、図3の予測回路20に代
えて、回路構成の異なる予測回路50を設けた点であ
り、他の回路構成は図3と同一である。即ち、フィルタ
処理回路は、図2のシフトレジスタ2−0〜2−2の出
力信号X0〜X2をそれぞれ入力する入力端子10,1
1,12を有し、それには予測回路50が接続されてい
る。予測回路50は、入力端子10,12からの信号X
0,X2を1ビット右方向にそれぞれシフトするシフト
回路51,52を有し、該シフト回路51,52及び入
力端子11が、加算器53に接続されている。加算器5
3は、入力信号11からの信号X1と、シフト回路5
1,52の出力とを加算する回路であり、その出力側に
シフト回路54が接続されている。シフト回路54は、
加算器53の出力を1ビット右方向にシフトして予測値
yを求める回路である。この予測回路50の出力側に
は、従来と同様に、減算器30を介して演算回路40が
接続され、さらにその出力側が、スイッチ43を介して
出力端子44に接続されている。減算器30は、シフト
回路54から出力される予測値yから信号X1を減算
し、その減算値dを演算回路40へ与える回路である。
演算回路40は、入力端子31から入力される値Qと減
算値dから(Q*d)/(Q+|d|)の計算を行う演
算器41と、該演算器41の出力と信号X1とを加算す
る加算器42とで、構成されている。
【0011】図1のフィルタ処理回路では、従来と同様
に、入力端子10,11,12に入力される信号X0〜
X2を2次元の画像で表現したときに、その信号X0〜
X2がどの位置の画像に対応するかによってフィルタ処
理のオン/オフが行われる。このオン/オフを行うため
にスイッチ43が設けられ、フィルタ処理をオンすると
きにはスイッチ43が端子43b側に接続され、フィル
タ処理をオフするときには端子43a側に接続される。
このスイッチ43の制御は、図示しないスイッチ制御部
により行われる。
に、入力端子10,11,12に入力される信号X0〜
X2を2次元の画像で表現したときに、その信号X0〜
X2がどの位置の画像に対応するかによってフィルタ処
理のオン/オフが行われる。このオン/オフを行うため
にスイッチ43が設けられ、フィルタ処理をオンすると
きにはスイッチ43が端子43b側に接続され、フィル
タ処理をオフするときには端子43a側に接続される。
このスイッチ43の制御は、図示しないスイッチ制御部
により行われる。
【0012】次に、図1の動作を説明する。入力画像信
号Si を蓄えた図2のシフトレジスタ2−0〜2−2の
出力信号X0,X1,X2は、図1の入力端子10,1
1,12にそれぞれ入力される。この信号X0〜X2の
位置によってフィルタ処理が行われない場合には、入力
端子11から入力された信号X1がスイッチ43の端子
43aを通ってそのまま出力端子44へ出力される。こ
れに対し、フィルタ処理が行われる場合には、次の処理
が行われる。即ち、入力端子10,12から入力された
信号X0,X2は、それぞれシフト回路51,52にお
いて1ビット右方向にシフトされ、加算器53へ出力さ
れる。ここで、入力データは左端が最上位ビット(MS
B)、右端が最下位ビット(LSB)であると仮定して
いる。加算器53は、入力端子11の入力信号X1と、
シフト回路51,52の出力とを加算し、その加算結果
をシフト回路54に入力する。シフト回路54は、入力
された信号を1ビット右方向にシフトし、予測値yを求
め、それを減算器30へ送る。
号Si を蓄えた図2のシフトレジスタ2−0〜2−2の
出力信号X0,X1,X2は、図1の入力端子10,1
1,12にそれぞれ入力される。この信号X0〜X2の
位置によってフィルタ処理が行われない場合には、入力
端子11から入力された信号X1がスイッチ43の端子
43aを通ってそのまま出力端子44へ出力される。こ
れに対し、フィルタ処理が行われる場合には、次の処理
が行われる。即ち、入力端子10,12から入力された
信号X0,X2は、それぞれシフト回路51,52にお
いて1ビット右方向にシフトされ、加算器53へ出力さ
れる。ここで、入力データは左端が最上位ビット(MS
B)、右端が最下位ビット(LSB)であると仮定して
いる。加算器53は、入力端子11の入力信号X1と、
シフト回路51,52の出力とを加算し、その加算結果
をシフト回路54に入力する。シフト回路54は、入力
された信号を1ビット右方向にシフトし、予測値yを求
め、それを減算器30へ送る。
【0013】減算器30は、予測値yから信号X1を減
算し、その減算値dを演算回路40内の演算器41へ与
える。演算器41では、減算値dと、図示しない他の回
路から入力端子31を介して入力された値Qとを用いて
(Q*d)/(Q+|d|)を計算し、その計算結果を
加算器42へ与える。加算器42は、演算器41の出力
と信号X1とを加算し、スイッチ43の端子43bを介
して出力端子44へ出力する。
算し、その減算値dを演算回路40内の演算器41へ与
える。演算器41では、減算値dと、図示しない他の回
路から入力端子31を介して入力された値Qとを用いて
(Q*d)/(Q+|d|)を計算し、その計算結果を
加算器42へ与える。加算器42は、演算器41の出力
と信号X1とを加算し、スイッチ43の端子43bを介
して出力端子44へ出力する。
【0014】このフィルタ処理回路で行われる処理は、
数式で表現すると、次式(2)のようになる。 X11 =X1+(Q* d/Q+|d|) d=(X0+2* X1+X2/4)−X1 ・・・(2) 本実施例では、乗算器を用いないで、シフト回路51,
52,54を用いてフィルタ処理回路を構成しているの
で、比較的簡単な回路構成で、回路規模の小さな画像処
理回路を実現できる。
数式で表現すると、次式(2)のようになる。 X11 =X1+(Q* d/Q+|d|) d=(X0+2* X1+X2/4)−X1 ・・・(2) 本実施例では、乗算器を用いないで、シフト回路51,
52,54を用いてフィルタ処理回路を構成しているの
で、比較的簡単な回路構成で、回路規模の小さな画像処
理回路を実現できる。
【0015】第2の実施例 図4は、本発明の第2の実施例を示すフィルタ処理回路
の回路図であり、第1の実施例を示す図1中の要素と共
通の要素には共通の符号が付されている。
の回路図であり、第1の実施例を示す図1中の要素と共
通の要素には共通の符号が付されている。
【0016】このフィルタ処理回路が図1と異なる点
は、図1の予測回路50に代えて、回路構成の異なる予
測回路60を設けた点である。この予測回路60は、入
力端子10からの信号X0を2ビット右方向にシフトす
るシフト回路61と、入力端子11からの信号X1を1
ビット右方向にシフトするシフト回路62と、入力端子
12からの信号X2を2ビット右方向にシフトするシフ
ト回路63と、該シフト回路61〜63の出力を加算し
て平均値yを求める加算器64とで、構成されている。
他の回路構成は図1と同一である。このフィルタ処理回
路では、入力端子10,11,12から入力された信号
X0,X1,X2が各シフト回路61,62,63にお
いてそれぞれ1ビットあるいは2ビット右方向にシフト
される。シフト回路61,62,63の出力は、加算器
64で加算されて予測値yが求められ、その予測値yが
減算器30へ与えられる。この減算器30等の他の処理
は、第1の実施例と同様であり、従って第1の実施例と
同様の利点が得られる。
は、図1の予測回路50に代えて、回路構成の異なる予
測回路60を設けた点である。この予測回路60は、入
力端子10からの信号X0を2ビット右方向にシフトす
るシフト回路61と、入力端子11からの信号X1を1
ビット右方向にシフトするシフト回路62と、入力端子
12からの信号X2を2ビット右方向にシフトするシフ
ト回路63と、該シフト回路61〜63の出力を加算し
て平均値yを求める加算器64とで、構成されている。
他の回路構成は図1と同一である。このフィルタ処理回
路では、入力端子10,11,12から入力された信号
X0,X1,X2が各シフト回路61,62,63にお
いてそれぞれ1ビットあるいは2ビット右方向にシフト
される。シフト回路61,62,63の出力は、加算器
64で加算されて予測値yが求められ、その予測値yが
減算器30へ与えられる。この減算器30等の他の処理
は、第1の実施例と同様であり、従って第1の実施例と
同様の利点が得られる。
【0017】第3の実施例 図5は、本発明の第3の実施例を示す画像処理回路の回
路図であり、第1の実施例を示す図1、及び従来の画像
処理回路を示す図2中の要素と共通の要素には共通の符
号が付されている。第1及び第2の実施例では、図2に
示すように、横方向と縦方向の2次元の処理を、フィル
タ処理回路3で横方向のフィルタ処理を行った後に、フ
ィルタ処理回路5で縦方向のフィルタ処理を行う構成で
あるのに対し、本実施例では2次元の処理を一度に行っ
ている。本実施例の画像処理回路では、歪みを含んだ画
像信号Si が入力される入力端子1を有し、それには記
憶回路であるラインメモリ70が接続されている。ライ
ンメモリ70は、約2ライン分の画像データを格納し、
その格納されたデータのうちの所定の位置の5つのデー
タS1,S2,S3,S4,S5を出力する回路であ
り、その出力側には、予測回路80と、図1と同様の減
算器30及び演算回路40とが接続され、該演算回路4
0の出力側が、画像信号So を出力するための出力端子
6に接続されている。予測回路80は、ラインメモリ7
0の出力データS1,S2,S4,S5から予測値yを
求める回路であり、該出力データS1,S2,S4,S
5をそれぞれ2ビット右方向にシフトするシフト回路8
1,82,83,84と、該シフト回路81〜84の出
力を加算して予測値yを求める加算器85とで、構成さ
れている。加算器85の出力側には、減算器30を介し
て演算回路40が接続されている。演算回路40は、図
1と同様に、演算器41と加算器42とで構成されてい
る。
路図であり、第1の実施例を示す図1、及び従来の画像
処理回路を示す図2中の要素と共通の要素には共通の符
号が付されている。第1及び第2の実施例では、図2に
示すように、横方向と縦方向の2次元の処理を、フィル
タ処理回路3で横方向のフィルタ処理を行った後に、フ
ィルタ処理回路5で縦方向のフィルタ処理を行う構成で
あるのに対し、本実施例では2次元の処理を一度に行っ
ている。本実施例の画像処理回路では、歪みを含んだ画
像信号Si が入力される入力端子1を有し、それには記
憶回路であるラインメモリ70が接続されている。ライ
ンメモリ70は、約2ライン分の画像データを格納し、
その格納されたデータのうちの所定の位置の5つのデー
タS1,S2,S3,S4,S5を出力する回路であ
り、その出力側には、予測回路80と、図1と同様の減
算器30及び演算回路40とが接続され、該演算回路4
0の出力側が、画像信号So を出力するための出力端子
6に接続されている。予測回路80は、ラインメモリ7
0の出力データS1,S2,S4,S5から予測値yを
求める回路であり、該出力データS1,S2,S4,S
5をそれぞれ2ビット右方向にシフトするシフト回路8
1,82,83,84と、該シフト回路81〜84の出
力を加算して予測値yを求める加算器85とで、構成さ
れている。加算器85の出力側には、減算器30を介し
て演算回路40が接続されている。演算回路40は、図
1と同様に、演算器41と加算器42とで構成されてい
る。
【0018】次に、動作を説明する。入力端子1から入
力された歪みを含んだ画像信号Si は、ラインメモリ7
0に入力されて順次格納される。ラインメモリ70に蓄
積されたデータのうち、所定の位置の4つのデータS
1,S2,S4,S5が、予測回路80内のシフト回路
81,82,83,84においてそれぞれ右方向に2ビ
ットシフトされる。シフト回路81〜84の出力は、加
算器85において加算されて予測値yが求められ、それ
が減算器30へ与えられる。
力された歪みを含んだ画像信号Si は、ラインメモリ7
0に入力されて順次格納される。ラインメモリ70に蓄
積されたデータのうち、所定の位置の4つのデータS
1,S2,S4,S5が、予測回路80内のシフト回路
81,82,83,84においてそれぞれ右方向に2ビ
ットシフトされる。シフト回路81〜84の出力は、加
算器85において加算されて予測値yが求められ、それ
が減算器30へ与えられる。
【0019】減算器30は、予測値yからラインメモリ
70の出力データS3を減算し、その減算値dを演算回
路40内の演算器41に与える。演算器41は、入力端
子31から入力された値Qを用いて(Q*d)/(Q+
|d|)の演算を行い、その演算結果がラインメモリ7
0の出力データS3と、加算器42で加算され、歪みを
除去した画像信号So が出力端子6から出力される。こ
の画像処理回路では、横方向と縦方向のフィルタ処理を
1度に行っているので、簡単な回路構成で、しかも処理
速度が速いという利点を有している。その上、乗算器を
用いずにシフト回路81〜84で予測回路80を構成し
ているので、回路規模のより小さな画像処理回路を実現
できる。
70の出力データS3を減算し、その減算値dを演算回
路40内の演算器41に与える。演算器41は、入力端
子31から入力された値Qを用いて(Q*d)/(Q+
|d|)の演算を行い、その演算結果がラインメモリ7
0の出力データS3と、加算器42で加算され、歪みを
除去した画像信号So が出力端子6から出力される。こ
の画像処理回路では、横方向と縦方向のフィルタ処理を
1度に行っているので、簡単な回路構成で、しかも処理
速度が速いという利点を有している。その上、乗算器を
用いずにシフト回路81〜84で予測回路80を構成し
ているので、回路規模のより小さな画像処理回路を実現
できる。
【0020】なお、本発明は上記実施例に限定されず、
例えば、図1、図2、及び図4のシフトレジスタ2−0
〜2−2及び入力端子10〜12を3個以外の数に変更
し、それに応じてシフト回路51,52,54あるいは
61,62,63を任意の数に変更してもよい。同様
に、図5のラインメモリ70の出力データS1,S2,
S4,S5を他の数に変更し、それに応じて予測回路8
0内のシフト回路81〜84を他の任意の数に変更して
もよい。また、図4及び図5の演算回路40は、図示以
外の他の回路構成に変更する等、種々の変形が可能であ
る。
例えば、図1、図2、及び図4のシフトレジスタ2−0
〜2−2及び入力端子10〜12を3個以外の数に変更
し、それに応じてシフト回路51,52,54あるいは
61,62,63を任意の数に変更してもよい。同様
に、図5のラインメモリ70の出力データS1,S2,
S4,S5を他の数に変更し、それに応じて予測回路8
0内のシフト回路81〜84を他の任意の数に変更して
もよい。また、図4及び図5の演算回路40は、図示以
外の他の回路構成に変更する等、種々の変形が可能であ
る。
【0021】
【発明の効果】以上詳細に説明したように、本発明によ
れば、複数の記憶回路の出力から予測値を演算する演算
回路を、入力信号をビットシフトするシフト回路と加算
回路により構成したので、従来のような乗算器を用いた
回路に比べ、回路構成が簡単で、回路規模を大幅に削減
できる。
れば、複数の記憶回路の出力から予測値を演算する演算
回路を、入力信号をビットシフトするシフト回路と加算
回路により構成したので、従来のような乗算器を用いた
回路に比べ、回路構成が簡単で、回路規模を大幅に削減
できる。
【図1】本発明の第1の実施例を示すフィルタ処理回路
の回路図である。
の回路図である。
【図2】従来の画像処理回路の構成ブロック図である。
【図3】図2のフィルタ処理回路の回路図である。
【図4】本発明の第2の実施例を示すフィルタ処理回路
の回路図である。
の回路図である。
【図5】本発明の第3の実施例を示す画像処理回路の回
路図である。
路図である。
2−0〜2−2 シフトレジスタ 3,5 フィルタ処理回路 30 減算器 40 演算回路 50 予測回路 51,52,54,61〜63,81〜84 シフト
回路 53,64,85 加算器 70 ラインメモリ
回路 53,64,85 加算器 70 ラインメモリ
Claims (1)
- 【請求項1】 周辺画像信号を記憶する複数の記憶回路
と、前記複数の記憶回路の全部あるいは1部の出力から
予測値を演算する予測回路と、前記予測回路の出力から
前記複数の記憶回路のうちの1つの記憶回路の出力を減
算する減算回路と、前記減算回路の出力と前記複数の記
憶回路のうちの1つの記憶回路の出力から出力画像信号
を生成する演算回路とを、備えた画像処理回路におい
て、 前記予測回路は、前記記憶回路の出力をビットシフトす
るシフト回路と、前記シフト回路の出力を加算しまたは
加算した後にビットシフトする回路とで、構成したこと
を特徴とする画像処理回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4231124A JPH0686075A (ja) | 1992-08-31 | 1992-08-31 | 画像処理回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4231124A JPH0686075A (ja) | 1992-08-31 | 1992-08-31 | 画像処理回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0686075A true JPH0686075A (ja) | 1994-03-25 |
Family
ID=16918665
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4231124A Withdrawn JPH0686075A (ja) | 1992-08-31 | 1992-08-31 | 画像処理回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0686075A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH09163183A (ja) * | 1995-08-31 | 1997-06-20 | General Instr Corp Of Delaware | 二次元ビデオ・コンボルビングを実行するための方法および装置 |
KR100389082B1 (ko) * | 1995-04-24 | 2004-09-04 | 삼성전자주식회사 | 가산기와감산기의조합을이용한승산기 |
-
1992
- 1992-08-31 JP JP4231124A patent/JPH0686075A/ja not_active Withdrawn
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100389082B1 (ko) * | 1995-04-24 | 2004-09-04 | 삼성전자주식회사 | 가산기와감산기의조합을이용한승산기 |
JPH09163183A (ja) * | 1995-08-31 | 1997-06-20 | General Instr Corp Of Delaware | 二次元ビデオ・コンボルビングを実行するための方法および装置 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991102 |