JPH0686075A - 画像処理回路 - Google Patents
画像処理回路Info
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- JPH0686075A JPH0686075A JP4231124A JP23112492A JPH0686075A JP H0686075 A JPH0686075 A JP H0686075A JP 4231124 A JP4231124 A JP 4231124A JP 23112492 A JP23112492 A JP 23112492A JP H0686075 A JPH0686075 A JP H0686075A
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- JP
- Japan
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- circuit
- output
- shift
- input
- processing circuit
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- Complex Calculations (AREA)
- Image Processing (AREA)
- Facsimile Image Signal Circuits (AREA)
- Compression Or Coding Systems Of Tv Signals (AREA)
Abstract
(57)【要約】
【目的】 演算処理回路内の予測回路を乗算器を用いず
に構成することによって、回路規模の削減化を図る。 【構成】 周辺画像信号を記憶する複数の記憶回路の全
部あるいは１部の出力信号Ｘ０，Ｘ２をシフト回路５
１，５２でそれぞれ１ビット右方向にシフトする。加算
器５３は、前記記憶回路の出力信号Ｘ１と、シフト回路
５１，５２の出力とを加算する。この加算結果は、シフ
ト回路５４によって１ビット右方向にシフトされて予測
値ｙが求められる。この予測値ｙは、減算器３０によっ
て出力信号Ｘ１と減算され、その減算値ｄと出力信号Ｘ
１と値Ｑとに基づき、演算回路４０で所定の演算が行わ
れ、スイッチ４３を介して出力端子４４から出力され
る。乗算器を用いないで、シフト回路５１，５２，５４
と加算器５３とを用いて予測回路５０を構成しているの
で、回路規模を大幅に削減できる。
に構成することによって、回路規模の削減化を図る。 【構成】 周辺画像信号を記憶する複数の記憶回路の全
部あるいは１部の出力信号Ｘ０，Ｘ２をシフト回路５
１，５２でそれぞれ１ビット右方向にシフトする。加算
器５３は、前記記憶回路の出力信号Ｘ１と、シフト回路
５１，５２の出力とを加算する。この加算結果は、シフ
ト回路５４によって１ビット右方向にシフトされて予測
値ｙが求められる。この予測値ｙは、減算器３０によっ
て出力信号Ｘ１と減算され、その減算値ｄと出力信号Ｘ
１と値Ｑとに基づき、演算回路４０で所定の演算が行わ
れ、スイッチ４３を介して出力端子４４から出力され
る。乗算器を用いないで、シフト回路５１，５２，５４
と加算器５３とを用いて予測回路５０を構成しているの
で、回路規模を大幅に削減できる。
Description
【０００１】
【産業上の利用分野】本発明は、ディジタル化した画像
信号を圧縮することにより生じる歪みを除去する画像処
理回路に関するものである。
信号を圧縮することにより生じる歪みを除去する画像処
理回路に関するものである。
【０００２】
【従来の技術】従来、このような分野の技術としては、
例えば次のような文献に記載されるものがあり、以下そ
の構成を図を用いて説明する。 文献；ジーシーティーエンジニアリング（株）カタログ
「Ｘ６４５１０ PostFiltering Processor(POST)」
Ｐ．１−１２ 図２は、前記文献等に記載された従来の画像処理回路の
一構成例を示すブロック図である。この画像処理回路
は、ディジタル化した歪みを含んだ画像信号Ｓi を入力
する入力端子１を有し、それには記憶回路であるシフト
レジスタ２−０，２−１，２−２が接続されている。シ
フトレジスタ２−０〜２−２の出力信号Ｘ０，Ｘ１，Ｘ
２は、横方向のフィルタ処理を行うフィルタ処理回路３
に入力され、その出力側が、ラインメモリ４の入力側に
接続されている。ラインメモリ４の出力側には、縦方向
のフィルタ処理を行うフィルタ処理回路５が接続され、
その出力側に、歪み除去後の画像信号Ｓo を出力する出
力端子６が接続されている。
例えば次のような文献に記載されるものがあり、以下そ
の構成を図を用いて説明する。 文献；ジーシーティーエンジニアリング（株）カタログ
「Ｘ６４５１０ PostFiltering Processor(POST)」
Ｐ．１−１２ 図２は、前記文献等に記載された従来の画像処理回路の
一構成例を示すブロック図である。この画像処理回路
は、ディジタル化した歪みを含んだ画像信号Ｓi を入力
する入力端子１を有し、それには記憶回路であるシフト
レジスタ２−０，２−１，２−２が接続されている。シ
フトレジスタ２−０〜２−２の出力信号Ｘ０，Ｘ１，Ｘ
２は、横方向のフィルタ処理を行うフィルタ処理回路３
に入力され、その出力側が、ラインメモリ４の入力側に
接続されている。ラインメモリ４の出力側には、縦方向
のフィルタ処理を行うフィルタ処理回路５が接続され、
その出力側に、歪み除去後の画像信号Ｓo を出力する出
力端子６が接続されている。
【０００３】この画像処理回路では、ディジタル化した
歪みを含んだ画像信号Ｓi が入力端子１より入力される
と、それがシフトレジスタ２−０〜２−２に順次蓄えら
れる。シフトレジスタ２−０〜２−２に蓄えられた出力
信号Ｘ０，Ｘ１，Ｘ２は、フィルタ処理回路３で横方向
のフィルタ処理が施され、その結果が順次、ラインメモ
リ４に入力される。このラインメモリ４は、２ライン分
のデータを蓄えるために利用される。ラインメモリ４の
出力は、フィルタ処理回路５で縦方向のフィルタ処理が
施され、歪みを除去した画像信号Ｓo が出力端子６へ出
力される。
歪みを含んだ画像信号Ｓi が入力端子１より入力される
と、それがシフトレジスタ２−０〜２−２に順次蓄えら
れる。シフトレジスタ２−０〜２−２に蓄えられた出力
信号Ｘ０，Ｘ１，Ｘ２は、フィルタ処理回路３で横方向
のフィルタ処理が施され、その結果が順次、ラインメモ
リ４に入力される。このラインメモリ４は、２ライン分
のデータを蓄えるために利用される。ラインメモリ４の
出力は、フィルタ処理回路５で縦方向のフィルタ処理が
施され、歪みを除去した画像信号Ｓo が出力端子６へ出
力される。
【０００４】図３は、図２のフィルタ処理回路３の一構
成例を示す回路図である。このフィルタ処理回路３は、
図２のシフトレジスタ２−０〜２−２の出力信号Ｘ０，
Ｘ１，Ｘ２を入力する入力端子１０，１１，１２を有
し、それには予測回路２０が接続されている。予測回路
２０は、端子２１ａ，２１ｂに入力される係数を切替え
るスイッチ２１と、端子２２ａ，２２ｂに入力される係
数を切替えるスイッチ２２と、入力端子１０〜１２に接
続された乗算器２３−１，２３−２，２３−３と、該乗
算器２３−１〜２３−３の出力側に接続され予測値ｙを
出力する加算器２４とで、構成されている。予測回路２
０の出力側には、減算器３０を介して演算回路４０が接
続されている。減算器３０は、予測回路２０から出力さ
れる予測値ｙから、入力端子１１から入力される信号Ｘ
１を減算して減算値ｄを演算回路４０へ与える回路であ
る。演算回路４０は、減算値ｄ、信号Ｘ１、及び入力端
子３１から入力される値Ｑを用いて所定の演算を行う回
路であり、（Ｑ＊ｄ）／（Ｑ＋｜ｄ｜）の演算を行う演
算器４１と、該演算器４１の出力と信号Ｘ１を加算する
加算器４２とで、構成されている。この演算回路４０の
出力側には、端子４３ａ，４３ｂを切替えるスイッチ４
３を介して、出力端子４４が接続されている。このフィ
ルタ処理回路では、端子１０，１１，１２に入力される
信号Ｘ０，Ｘ１，Ｘ２を２次元の画像で表現したとき
に、その信号Ｘ０〜Ｘ２がどの位置の画像に対応するか
によってフィルタ処理のオン／オフが行われる。このオ
ン／オフを制御するためにスイッチ４３が設けられてお
り、フィルタ処理をオンするときにはスイッチ４３を端
子４３ｂ側に接続し、フィルタ処理をオフする場合には
端子４３ａ側に接続する。また、このフィルタ処理回路
では、フィルタ処理をオンする場合でも、信号Ｘ０〜Ｘ
２の位置により、２種類の異なった処理が行われる。こ
の２種類の処理を切替えるため、スイッチ２１，２２が
設けられており、処理の種類によって該スイッチ２１，
２２を端子２１ａ，２２ａ側あるいは端子２１ｂ，２２
ｂ側に切替えられる。このようなスイッチ２１，２２，
４３の制御は、図示しないスイッチ制御部により行われ
る。
成例を示す回路図である。このフィルタ処理回路３は、
図２のシフトレジスタ２−０〜２−２の出力信号Ｘ０，
Ｘ１，Ｘ２を入力する入力端子１０，１１，１２を有
し、それには予測回路２０が接続されている。予測回路
２０は、端子２１ａ，２１ｂに入力される係数を切替え
るスイッチ２１と、端子２２ａ，２２ｂに入力される係
数を切替えるスイッチ２２と、入力端子１０〜１２に接
続された乗算器２３−１，２３−２，２３−３と、該乗
算器２３−１〜２３−３の出力側に接続され予測値ｙを
出力する加算器２４とで、構成されている。予測回路２
０の出力側には、減算器３０を介して演算回路４０が接
続されている。減算器３０は、予測回路２０から出力さ
れる予測値ｙから、入力端子１１から入力される信号Ｘ
１を減算して減算値ｄを演算回路４０へ与える回路であ
る。演算回路４０は、減算値ｄ、信号Ｘ１、及び入力端
子３１から入力される値Ｑを用いて所定の演算を行う回
路であり、（Ｑ＊ｄ）／（Ｑ＋｜ｄ｜）の演算を行う演
算器４１と、該演算器４１の出力と信号Ｘ１を加算する
加算器４２とで、構成されている。この演算回路４０の
出力側には、端子４３ａ，４３ｂを切替えるスイッチ４
３を介して、出力端子４４が接続されている。このフィ
ルタ処理回路では、端子１０，１１，１２に入力される
信号Ｘ０，Ｘ１，Ｘ２を２次元の画像で表現したとき
に、その信号Ｘ０〜Ｘ２がどの位置の画像に対応するか
によってフィルタ処理のオン／オフが行われる。このオ
ン／オフを制御するためにスイッチ４３が設けられてお
り、フィルタ処理をオンするときにはスイッチ４３を端
子４３ｂ側に接続し、フィルタ処理をオフする場合には
端子４３ａ側に接続する。また、このフィルタ処理回路
では、フィルタ処理をオンする場合でも、信号Ｘ０〜Ｘ
２の位置により、２種類の異なった処理が行われる。こ
の２種類の処理を切替えるため、スイッチ２１，２２が
設けられており、処理の種類によって該スイッチ２１，
２２を端子２１ａ，２２ａ側あるいは端子２１ｂ，２２
ｂ側に切替えられる。このようなスイッチ２１，２２，
４３の制御は、図示しないスイッチ制御部により行われ
る。
【０００５】次に、図３の動作を説明する。入力画像信
号Ｓi を蓄えた図２のシフトレジスタ２−０〜２−２の
出力信号Ｘ０〜Ｘ２は、入力端子１０〜１２に入力され
る。信号Ｘ０〜Ｘ２の位置によってフィルタ処理が行わ
れない場合には、入力端子１１から入力された信号Ｘ１
がスイッチ４３の端子４３ａを通ってそのまま出力端子
４４へ出力される。これに対し、フィルタ処理が行われ
る場合には、入力端子１０〜１２から入力された信号Ｘ
０〜Ｘ２が、乗算器２３−１〜２３−３でそれぞれの係
数と乗算され、加算器２４へ出力される。乗算器２３−
１〜２３−３の係数は２種類あり、１／２、１／６、１
／３と１／３、１／６、１／２がスイッチ２１，２２に
より切替えて使用される。加算器２４は、乗算器２３−
１〜２３−３の出力を加算し、予測値ｙを求めてそれを
減算器３０へ出力する。減算器３０は、予測値ｙから信
号Ｘ１を減算し、その減算値ｄを演算器４１へ入力す
る。演算器４１では、図示しない他の回路から入力端子
３１を介して入力された値Ｑを用いて（Ｑ＊ｄ）／（Ｑ
＋｜ｄ｜）を計算し、その計算結果を加算器４２へ送
る。加算器４２は、演算器４１の出力と信号Ｘ１とを加
算し、スイッチ４３を介して出力端子４４へ出力する。
この図３のフィルタ処理回路で行われる処理を数式で表
現すると、次式（１）のようになる。
号Ｓi を蓄えた図２のシフトレジスタ２−０〜２−２の
出力信号Ｘ０〜Ｘ２は、入力端子１０〜１２に入力され
る。信号Ｘ０〜Ｘ２の位置によってフィルタ処理が行わ
れない場合には、入力端子１１から入力された信号Ｘ１
がスイッチ４３の端子４３ａを通ってそのまま出力端子
４４へ出力される。これに対し、フィルタ処理が行われ
る場合には、入力端子１０〜１２から入力された信号Ｘ
０〜Ｘ２が、乗算器２３−１〜２３−３でそれぞれの係
数と乗算され、加算器２４へ出力される。乗算器２３−
１〜２３−３の係数は２種類あり、１／２、１／６、１
／３と１／３、１／６、１／２がスイッチ２１，２２に
より切替えて使用される。加算器２４は、乗算器２３−
１〜２３−３の出力を加算し、予測値ｙを求めてそれを
減算器３０へ出力する。減算器３０は、予測値ｙから信
号Ｘ１を減算し、その減算値ｄを演算器４１へ入力す
る。演算器４１では、図示しない他の回路から入力端子
３１を介して入力された値Ｑを用いて（Ｑ＊ｄ）／（Ｑ
＋｜ｄ｜）を計算し、その計算結果を加算器４２へ送
る。加算器４２は、演算器４１の出力と信号Ｘ１とを加
算し、スイッチ４３を介して出力端子４４へ出力する。
この図３のフィルタ処理回路で行われる処理を数式で表
現すると、次式（１）のようになる。
【０００６】
【数１】 図２のフイルタ処理回路５は、入力信号がラインメモリ
４の出力であることが異なるだけで、図３のフィルタ処
理回路３と同一の処理が行われる。
４の出力であることが異なるだけで、図３のフィルタ処
理回路３と同一の処理が行われる。
【０００７】
【発明が解決しようとする課題】しかしながら、上記構
成のフィルタ処理回路３，５では、その予測回路２０内
に乗算器２３−１〜２３−３が多く含まれるため、回路
規模が大きくなるという問題があり、それを比較的簡単
な回路構成で解決することが困難であった。本発明は、
前記従来技術が持っていた課題として、フィルタ処理回
路に乗算器が多く含まれるために回路規模が大きくなる
という点について解決した画像処理回路を提供するもの
である。
成のフィルタ処理回路３，５では、その予測回路２０内
に乗算器２３−１〜２３−３が多く含まれるため、回路
規模が大きくなるという問題があり、それを比較的簡単
な回路構成で解決することが困難であった。本発明は、
前記従来技術が持っていた課題として、フィルタ処理回
路に乗算器が多く含まれるために回路規模が大きくなる
という点について解決した画像処理回路を提供するもの
である。
【０００８】
【課題を解決するための手段】本発明は、前記課題を解
決するために、周辺画像信号を記憶する複数の記憶回路
と、前記複数の記憶回路の全部あるいは１部の出力から
予測値を演算する予測回路と、前記予測回路の出力から
前記複数の記憶回路のうちの１つの記憶回路の出力を減
算する減算回路と、前記減算回路の出力と前記複数の記
憶回路のうちの１つの記憶回路の出力から出力画像信号
を生成する演算回路とを、備えた画像処理回路におい
て、前記予測回路を、前記記憶回路の出力をビットシフ
トするシフト回路と、前記シフト回路の出力を加算しま
たは加算した後にビットシフトする回路とで、構成して
いる。
決するために、周辺画像信号を記憶する複数の記憶回路
と、前記複数の記憶回路の全部あるいは１部の出力から
予測値を演算する予測回路と、前記予測回路の出力から
前記複数の記憶回路のうちの１つの記憶回路の出力を減
算する減算回路と、前記減算回路の出力と前記複数の記
憶回路のうちの１つの記憶回路の出力から出力画像信号
を生成する演算回路とを、備えた画像処理回路におい
て、前記予測回路を、前記記憶回路の出力をビットシフ
トするシフト回路と、前記シフト回路の出力を加算しま
たは加算した後にビットシフトする回路とで、構成して
いる。
【０００９】
【作用】本発明によれば、以上のように画像処理回路を
構成したので、予測回路を構成するシフト回路と加算回
路は、複数の記憶回路の出力から予測値を演算する。こ
れにより、従来のような乗算器を用いないで予測値の演
算が行え、画像処理回路における回路規模の削減化が図
れる。従って、前記課題を解決できるのである。
構成したので、予測回路を構成するシフト回路と加算回
路は、複数の記憶回路の出力から予測値を演算する。こ
れにより、従来のような乗算器を用いないで予測値の演
算が行え、画像処理回路における回路規模の削減化が図
れる。従って、前記課題を解決できるのである。
【００１０】
【実施例】第１の実施例 図１は、本発明の第１の実施例を示す画像処理回路にお
けるフィルタ処理回路の回路図であり、従来の図２及び
図３中の要素と共通の要素には共通の符号が付されてい
る。このフィルタ処理回路は、図２に示す画像処理回路
のフィルタ処理回路３に設けられる回路である。なお、
この図１のフィルタ処理回路は、図２のフィルタ処理回
路５としても用いられる。図１のフィルタ処理回路が従
来の図３の回路と異なる点は、図３の予測回路２０に代
えて、回路構成の異なる予測回路５０を設けた点であ
り、他の回路構成は図３と同一である。即ち、フィルタ
処理回路は、図２のシフトレジスタ２−０〜２−２の出
力信号Ｘ０〜Ｘ２をそれぞれ入力する入力端子１０，１
１，１２を有し、それには予測回路５０が接続されてい
る。予測回路５０は、入力端子１０，１２からの信号Ｘ
０，Ｘ２を１ビット右方向にそれぞれシフトするシフト
回路５１，５２を有し、該シフト回路５１，５２及び入
力端子１１が、加算器５３に接続されている。加算器５
３は、入力信号１１からの信号Ｘ１と、シフト回路５
１，５２の出力とを加算する回路であり、その出力側に
シフト回路５４が接続されている。シフト回路５４は、
加算器５３の出力を１ビット右方向にシフトして予測値
ｙを求める回路である。この予測回路５０の出力側に
は、従来と同様に、減算器３０を介して演算回路４０が
接続され、さらにその出力側が、スイッチ４３を介して
出力端子４４に接続されている。減算器３０は、シフト
回路５４から出力される予測値ｙから信号Ｘ１を減算
し、その減算値ｄを演算回路４０へ与える回路である。
演算回路４０は、入力端子３１から入力される値Ｑと減
算値ｄから（Ｑ＊ｄ）／（Ｑ＋｜ｄ｜）の計算を行う演
算器４１と、該演算器４１の出力と信号Ｘ１とを加算す
る加算器４２とで、構成されている。
けるフィルタ処理回路の回路図であり、従来の図２及び
図３中の要素と共通の要素には共通の符号が付されてい
る。このフィルタ処理回路は、図２に示す画像処理回路
のフィルタ処理回路３に設けられる回路である。なお、
この図１のフィルタ処理回路は、図２のフィルタ処理回
路５としても用いられる。図１のフィルタ処理回路が従
来の図３の回路と異なる点は、図３の予測回路２０に代
えて、回路構成の異なる予測回路５０を設けた点であ
り、他の回路構成は図３と同一である。即ち、フィルタ
処理回路は、図２のシフトレジスタ２−０〜２−２の出
力信号Ｘ０〜Ｘ２をそれぞれ入力する入力端子１０，１
１，１２を有し、それには予測回路５０が接続されてい
る。予測回路５０は、入力端子１０，１２からの信号Ｘ
０，Ｘ２を１ビット右方向にそれぞれシフトするシフト
回路５１，５２を有し、該シフト回路５１，５２及び入
力端子１１が、加算器５３に接続されている。加算器５
３は、入力信号１１からの信号Ｘ１と、シフト回路５
１，５２の出力とを加算する回路であり、その出力側に
シフト回路５４が接続されている。シフト回路５４は、
加算器５３の出力を１ビット右方向にシフトして予測値
ｙを求める回路である。この予測回路５０の出力側に
は、従来と同様に、減算器３０を介して演算回路４０が
接続され、さらにその出力側が、スイッチ４３を介して
出力端子４４に接続されている。減算器３０は、シフト
回路５４から出力される予測値ｙから信号Ｘ１を減算
し、その減算値ｄを演算回路４０へ与える回路である。
演算回路４０は、入力端子３１から入力される値Ｑと減
算値ｄから（Ｑ＊ｄ）／（Ｑ＋｜ｄ｜）の計算を行う演
算器４１と、該演算器４１の出力と信号Ｘ１とを加算す
る加算器４２とで、構成されている。
【００１１】図１のフィルタ処理回路では、従来と同様
に、入力端子１０，１１，１２に入力される信号Ｘ０〜
Ｘ２を２次元の画像で表現したときに、その信号Ｘ０〜
Ｘ２がどの位置の画像に対応するかによってフィルタ処
理のオン／オフが行われる。このオン／オフを行うため
にスイッチ４３が設けられ、フィルタ処理をオンすると
きにはスイッチ４３が端子４３ｂ側に接続され、フィル
タ処理をオフするときには端子４３ａ側に接続される。
このスイッチ４３の制御は、図示しないスイッチ制御部
により行われる。
に、入力端子１０，１１，１２に入力される信号Ｘ０〜
Ｘ２を２次元の画像で表現したときに、その信号Ｘ０〜
Ｘ２がどの位置の画像に対応するかによってフィルタ処
理のオン／オフが行われる。このオン／オフを行うため
にスイッチ４３が設けられ、フィルタ処理をオンすると
きにはスイッチ４３が端子４３ｂ側に接続され、フィル
タ処理をオフするときには端子４３ａ側に接続される。
このスイッチ４３の制御は、図示しないスイッチ制御部
により行われる。
【００１２】次に、図１の動作を説明する。入力画像信
号Ｓi を蓄えた図２のシフトレジスタ２−０〜２−２の
出力信号Ｘ０，Ｘ１，Ｘ２は、図１の入力端子１０，１
１，１２にそれぞれ入力される。この信号Ｘ０〜Ｘ２の
位置によってフィルタ処理が行われない場合には、入力
端子１１から入力された信号Ｘ１がスイッチ４３の端子
４３ａを通ってそのまま出力端子４４へ出力される。こ
れに対し、フィルタ処理が行われる場合には、次の処理
が行われる。即ち、入力端子１０，１２から入力された
信号Ｘ０，Ｘ２は、それぞれシフト回路５１，５２にお
いて１ビット右方向にシフトされ、加算器５３へ出力さ
れる。ここで、入力データは左端が最上位ビット（ＭＳ
Ｂ）、右端が最下位ビット（ＬＳＢ）であると仮定して
いる。加算器５３は、入力端子１１の入力信号Ｘ１と、
シフト回路５１，５２の出力とを加算し、その加算結果
をシフト回路５４に入力する。シフト回路５４は、入力
された信号を１ビット右方向にシフトし、予測値ｙを求
め、それを減算器３０へ送る。
号Ｓi を蓄えた図２のシフトレジスタ２−０〜２−２の
出力信号Ｘ０，Ｘ１，Ｘ２は、図１の入力端子１０，１
１，１２にそれぞれ入力される。この信号Ｘ０〜Ｘ２の
位置によってフィルタ処理が行われない場合には、入力
端子１１から入力された信号Ｘ１がスイッチ４３の端子
４３ａを通ってそのまま出力端子４４へ出力される。こ
れに対し、フィルタ処理が行われる場合には、次の処理
が行われる。即ち、入力端子１０，１２から入力された
信号Ｘ０，Ｘ２は、それぞれシフト回路５１，５２にお
いて１ビット右方向にシフトされ、加算器５３へ出力さ
れる。ここで、入力データは左端が最上位ビット（ＭＳ
Ｂ）、右端が最下位ビット（ＬＳＢ）であると仮定して
いる。加算器５３は、入力端子１１の入力信号Ｘ１と、
シフト回路５１，５２の出力とを加算し、その加算結果
をシフト回路５４に入力する。シフト回路５４は、入力
された信号を１ビット右方向にシフトし、予測値ｙを求
め、それを減算器３０へ送る。
【００１３】減算器３０は、予測値ｙから信号Ｘ１を減
算し、その減算値ｄを演算回路４０内の演算器４１へ与
える。演算器４１では、減算値ｄと、図示しない他の回
路から入力端子３１を介して入力された値Ｑとを用いて
（Ｑ＊ｄ）／（Ｑ＋｜ｄ｜）を計算し、その計算結果を
加算器４２へ与える。加算器４２は、演算器４１の出力
と信号Ｘ１とを加算し、スイッチ４３の端子４３ｂを介
して出力端子４４へ出力する。
算し、その減算値ｄを演算回路４０内の演算器４１へ与
える。演算器４１では、減算値ｄと、図示しない他の回
路から入力端子３１を介して入力された値Ｑとを用いて
（Ｑ＊ｄ）／（Ｑ＋｜ｄ｜）を計算し、その計算結果を
加算器４２へ与える。加算器４２は、演算器４１の出力
と信号Ｘ１とを加算し、スイッチ４３の端子４３ｂを介
して出力端子４４へ出力する。
【００１４】このフィルタ処理回路で行われる処理は、
数式で表現すると、次式（２）のようになる。 Ｘ１1 ＝Ｘ１＋（Ｑ* ｄ／Ｑ＋｜ｄ｜） ｄ＝（Ｘ０＋２* Ｘ１＋Ｘ２／４）−Ｘ１ ・・・（２） 本実施例では、乗算器を用いないで、シフト回路５１，
５２，５４を用いてフィルタ処理回路を構成しているの
で、比較的簡単な回路構成で、回路規模の小さな画像処
理回路を実現できる。
数式で表現すると、次式（２）のようになる。 Ｘ１1 ＝Ｘ１＋（Ｑ* ｄ／Ｑ＋｜ｄ｜） ｄ＝（Ｘ０＋２* Ｘ１＋Ｘ２／４）−Ｘ１ ・・・（２） 本実施例では、乗算器を用いないで、シフト回路５１，
５２，５４を用いてフィルタ処理回路を構成しているの
で、比較的簡単な回路構成で、回路規模の小さな画像処
理回路を実現できる。
【００１５】第２の実施例 図４は、本発明の第２の実施例を示すフィルタ処理回路
の回路図であり、第１の実施例を示す図１中の要素と共
通の要素には共通の符号が付されている。
の回路図であり、第１の実施例を示す図１中の要素と共
通の要素には共通の符号が付されている。
【００１６】このフィルタ処理回路が図１と異なる点
は、図１の予測回路５０に代えて、回路構成の異なる予
測回路６０を設けた点である。この予測回路６０は、入
力端子１０からの信号Ｘ０を２ビット右方向にシフトす
るシフト回路６１と、入力端子１１からの信号Ｘ１を１
ビット右方向にシフトするシフト回路６２と、入力端子
１２からの信号Ｘ２を２ビット右方向にシフトするシフ
ト回路６３と、該シフト回路６１〜６３の出力を加算し
て平均値ｙを求める加算器６４とで、構成されている。
他の回路構成は図１と同一である。このフィルタ処理回
路では、入力端子１０，１１，１２から入力された信号
Ｘ０，Ｘ１，Ｘ２が各シフト回路６１，６２，６３にお
いてそれぞれ１ビットあるいは２ビット右方向にシフト
される。シフト回路６１，６２，６３の出力は、加算器
６４で加算されて予測値ｙが求められ、その予測値ｙが
減算器３０へ与えられる。この減算器３０等の他の処理
は、第１の実施例と同様であり、従って第１の実施例と
同様の利点が得られる。
は、図１の予測回路５０に代えて、回路構成の異なる予
測回路６０を設けた点である。この予測回路６０は、入
力端子１０からの信号Ｘ０を２ビット右方向にシフトす
るシフト回路６１と、入力端子１１からの信号Ｘ１を１
ビット右方向にシフトするシフト回路６２と、入力端子
１２からの信号Ｘ２を２ビット右方向にシフトするシフ
ト回路６３と、該シフト回路６１〜６３の出力を加算し
て平均値ｙを求める加算器６４とで、構成されている。
他の回路構成は図１と同一である。このフィルタ処理回
路では、入力端子１０，１１，１２から入力された信号
Ｘ０，Ｘ１，Ｘ２が各シフト回路６１，６２，６３にお
いてそれぞれ１ビットあるいは２ビット右方向にシフト
される。シフト回路６１，６２，６３の出力は、加算器
６４で加算されて予測値ｙが求められ、その予測値ｙが
減算器３０へ与えられる。この減算器３０等の他の処理
は、第１の実施例と同様であり、従って第１の実施例と
同様の利点が得られる。
【００１７】第３の実施例 図５は、本発明の第３の実施例を示す画像処理回路の回
路図であり、第１の実施例を示す図１、及び従来の画像
処理回路を示す図２中の要素と共通の要素には共通の符
号が付されている。第１及び第２の実施例では、図２に
示すように、横方向と縦方向の２次元の処理を、フィル
タ処理回路３で横方向のフィルタ処理を行った後に、フ
ィルタ処理回路５で縦方向のフィルタ処理を行う構成で
あるのに対し、本実施例では２次元の処理を一度に行っ
ている。本実施例の画像処理回路では、歪みを含んだ画
像信号Ｓi が入力される入力端子１を有し、それには記
憶回路であるラインメモリ７０が接続されている。ライ
ンメモリ７０は、約２ライン分の画像データを格納し、
その格納されたデータのうちの所定の位置の５つのデー
タＳ１，Ｓ２，Ｓ３，Ｓ４，Ｓ５を出力する回路であ
り、その出力側には、予測回路８０と、図１と同様の減
算器３０及び演算回路４０とが接続され、該演算回路４
０の出力側が、画像信号Ｓo を出力するための出力端子
６に接続されている。予測回路８０は、ラインメモリ７
０の出力データＳ１，Ｓ２，Ｓ４，Ｓ５から予測値ｙを
求める回路であり、該出力データＳ１，Ｓ２，Ｓ４，Ｓ
５をそれぞれ２ビット右方向にシフトするシフト回路８
１，８２，８３，８４と、該シフト回路８１〜８４の出
力を加算して予測値ｙを求める加算器８５とで、構成さ
れている。加算器８５の出力側には、減算器３０を介し
て演算回路４０が接続されている。演算回路４０は、図
１と同様に、演算器４１と加算器４２とで構成されてい
る。
路図であり、第１の実施例を示す図１、及び従来の画像
処理回路を示す図２中の要素と共通の要素には共通の符
号が付されている。第１及び第２の実施例では、図２に
示すように、横方向と縦方向の２次元の処理を、フィル
タ処理回路３で横方向のフィルタ処理を行った後に、フ
ィルタ処理回路５で縦方向のフィルタ処理を行う構成で
あるのに対し、本実施例では２次元の処理を一度に行っ
ている。本実施例の画像処理回路では、歪みを含んだ画
像信号Ｓi が入力される入力端子１を有し、それには記
憶回路であるラインメモリ７０が接続されている。ライ
ンメモリ７０は、約２ライン分の画像データを格納し、
その格納されたデータのうちの所定の位置の５つのデー
タＳ１，Ｓ２，Ｓ３，Ｓ４，Ｓ５を出力する回路であ
り、その出力側には、予測回路８０と、図１と同様の減
算器３０及び演算回路４０とが接続され、該演算回路４
０の出力側が、画像信号Ｓo を出力するための出力端子
６に接続されている。予測回路８０は、ラインメモリ７
０の出力データＳ１，Ｓ２，Ｓ４，Ｓ５から予測値ｙを
求める回路であり、該出力データＳ１，Ｓ２，Ｓ４，Ｓ
５をそれぞれ２ビット右方向にシフトするシフト回路８
１，８２，８３，８４と、該シフト回路８１〜８４の出
力を加算して予測値ｙを求める加算器８５とで、構成さ
れている。加算器８５の出力側には、減算器３０を介し
て演算回路４０が接続されている。演算回路４０は、図
１と同様に、演算器４１と加算器４２とで構成されてい
る。
【００１８】次に、動作を説明する。入力端子１から入
力された歪みを含んだ画像信号Ｓi は、ラインメモリ７
０に入力されて順次格納される。ラインメモリ７０に蓄
積されたデータのうち、所定の位置の４つのデータＳ
１，Ｓ２，Ｓ４，Ｓ５が、予測回路８０内のシフト回路
８１，８２，８３，８４においてそれぞれ右方向に２ビ
ットシフトされる。シフト回路８１〜８４の出力は、加
算器８５において加算されて予測値ｙが求められ、それ
が減算器３０へ与えられる。
力された歪みを含んだ画像信号Ｓi は、ラインメモリ７
０に入力されて順次格納される。ラインメモリ７０に蓄
積されたデータのうち、所定の位置の４つのデータＳ
１，Ｓ２，Ｓ４，Ｓ５が、予測回路８０内のシフト回路
８１，８２，８３，８４においてそれぞれ右方向に２ビ
ットシフトされる。シフト回路８１〜８４の出力は、加
算器８５において加算されて予測値ｙが求められ、それ
が減算器３０へ与えられる。
【００１９】減算器３０は、予測値ｙからラインメモリ
７０の出力データＳ３を減算し、その減算値ｄを演算回
路４０内の演算器４１に与える。演算器４１は、入力端
子３１から入力された値Ｑを用いて（Ｑ＊ｄ）／（Ｑ＋
｜ｄ｜）の演算を行い、その演算結果がラインメモリ７
０の出力データＳ３と、加算器４２で加算され、歪みを
除去した画像信号Ｓo が出力端子６から出力される。こ
の画像処理回路では、横方向と縦方向のフィルタ処理を
１度に行っているので、簡単な回路構成で、しかも処理
速度が速いという利点を有している。その上、乗算器を
用いずにシフト回路８１〜８４で予測回路８０を構成し
ているので、回路規模のより小さな画像処理回路を実現
できる。
７０の出力データＳ３を減算し、その減算値ｄを演算回
路４０内の演算器４１に与える。演算器４１は、入力端
子３１から入力された値Ｑを用いて（Ｑ＊ｄ）／（Ｑ＋
｜ｄ｜）の演算を行い、その演算結果がラインメモリ７
０の出力データＳ３と、加算器４２で加算され、歪みを
除去した画像信号Ｓo が出力端子６から出力される。こ
の画像処理回路では、横方向と縦方向のフィルタ処理を
１度に行っているので、簡単な回路構成で、しかも処理
速度が速いという利点を有している。その上、乗算器を
用いずにシフト回路８１〜８４で予測回路８０を構成し
ているので、回路規模のより小さな画像処理回路を実現
できる。
【００２０】なお、本発明は上記実施例に限定されず、
例えば、図１、図２、及び図４のシフトレジスタ２−０
〜２−２及び入力端子１０〜１２を３個以外の数に変更
し、それに応じてシフト回路５１，５２，５４あるいは
６１，６２，６３を任意の数に変更してもよい。同様
に、図５のラインメモリ７０の出力データＳ１，Ｓ２，
Ｓ４，Ｓ５を他の数に変更し、それに応じて予測回路８
０内のシフト回路８１〜８４を他の任意の数に変更して
もよい。また、図４及び図５の演算回路４０は、図示以
外の他の回路構成に変更する等、種々の変形が可能であ
る。
例えば、図１、図２、及び図４のシフトレジスタ２−０
〜２−２及び入力端子１０〜１２を３個以外の数に変更
し、それに応じてシフト回路５１，５２，５４あるいは
６１，６２，６３を任意の数に変更してもよい。同様
に、図５のラインメモリ７０の出力データＳ１，Ｓ２，
Ｓ４，Ｓ５を他の数に変更し、それに応じて予測回路８
０内のシフト回路８１〜８４を他の任意の数に変更して
もよい。また、図４及び図５の演算回路４０は、図示以
外の他の回路構成に変更する等、種々の変形が可能であ
る。
【００２１】
【発明の効果】以上詳細に説明したように、本発明によ
れば、複数の記憶回路の出力から予測値を演算する演算
回路を、入力信号をビットシフトするシフト回路と加算
回路により構成したので、従来のような乗算器を用いた
回路に比べ、回路構成が簡単で、回路規模を大幅に削減
できる。
れば、複数の記憶回路の出力から予測値を演算する演算
回路を、入力信号をビットシフトするシフト回路と加算
回路により構成したので、従来のような乗算器を用いた
回路に比べ、回路構成が簡単で、回路規模を大幅に削減
できる。
【図１】本発明の第１の実施例を示すフィルタ処理回路
の回路図である。
の回路図である。
【図２】従来の画像処理回路の構成ブロック図である。
【図３】図２のフィルタ処理回路の回路図である。
【図４】本発明の第２の実施例を示すフィルタ処理回路
の回路図である。
の回路図である。
【図５】本発明の第３の実施例を示す画像処理回路の回
路図である。
路図である。
２−０〜２−２ シフトレジスタ ３，５ フィルタ処理回路 ３０ 減算器 ４０ 演算回路 ５０ 予測回路 ５１，５２，５４，６１〜６３，８１〜８４ シフト
回路 ５３，６４，８５ 加算器 ７０ ラインメモリ
回路 ５３，６４，８５ 加算器 ７０ ラインメモリ
Claims (1)
- 【請求項１】 周辺画像信号を記憶する複数の記憶回路
と、前記複数の記憶回路の全部あるいは１部の出力から
予測値を演算する予測回路と、前記予測回路の出力から
前記複数の記憶回路のうちの１つの記憶回路の出力を減
算する減算回路と、前記減算回路の出力と前記複数の記
憶回路のうちの１つの記憶回路の出力から出力画像信号
を生成する演算回路とを、備えた画像処理回路におい
て、 前記予測回路は、前記記憶回路の出力をビットシフトす
るシフト回路と、前記シフト回路の出力を加算しまたは
加算した後にビットシフトする回路とで、構成したこと
を特徴とする画像処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4231124A JPH0686075A (ja) | 1992-08-31 | 1992-08-31 | 画像処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4231124A JPH0686075A (ja) | 1992-08-31 | 1992-08-31 | 画像処理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0686075A true JPH0686075A (ja) | 1994-03-25 |
Family
ID=16918665
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4231124A Withdrawn JPH0686075A (ja) | 1992-08-31 | 1992-08-31 | 画像処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0686075A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09163183A (ja) * | 1995-08-31 | 1997-06-20 | General Instr Corp Of Delaware | 二次元ビデオ・コンボルビングを実行するための方法および装置 |
| KR100389082B1 (ko) * | 1995-04-24 | 2004-09-04 | 삼성전자주식회사 | 가산기와감산기의조합을이용한승산기 |
-
1992
- 1992-08-31 JP JP4231124A patent/JPH0686075A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100389082B1 (ko) * | 1995-04-24 | 2004-09-04 | 삼성전자주식회사 | 가산기와감산기의조합을이용한승산기 |
| JPH09163183A (ja) * | 1995-08-31 | 1997-06-20 | General Instr Corp Of Delaware | 二次元ビデオ・コンボルビングを実行するための方法および装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991102 |