JPH0652215A - 行列演算プロセッサ - Google Patents
行列演算プロセッサInfo
- Publication number
- JPH0652215A JPH0652215A JP22213892A JP22213892A JPH0652215A JP H0652215 A JPH0652215 A JP H0652215A JP 22213892 A JP22213892 A JP 22213892A JP 22213892 A JP22213892 A JP 22213892A JP H0652215 A JPH0652215 A JP H0652215A
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- Japan
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- arithmetic element
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Abstract
(57)【要約】
【目的】 簡単な構造をもって行列式を高速に演算処理
することが可能な行列演算プロセッサを安価に提供す
る。 【構成】 行列式の各要素を記憶するための複数のレジ
スタと、LU分解に於ける各演算を独立して行うのに必
要な数だけ設けられた演算素子と、各レジスタと各演算
素子及び各演算素子同士を演算の流れに沿って所定の規
則をもって接続する複数の接続ラインとを有し、各レジ
スタに記憶された各要素を前記各演算素子にて演算し、
その演算結果を各演算素子の出力部、接続ライン上若し
くは各演算素子の入力部で一時的に保持し、次の演算素
子による演算に用いることにより、複数の演算が並列に
進行すると共に演算結果が次の演算に使用されるまで待
機してリード/ライト処理が省略されることから、行列
式を高速に演算処理することが可能になる。
することが可能な行列演算プロセッサを安価に提供す
る。 【構成】 行列式の各要素を記憶するための複数のレジ
スタと、LU分解に於ける各演算を独立して行うのに必
要な数だけ設けられた演算素子と、各レジスタと各演算
素子及び各演算素子同士を演算の流れに沿って所定の規
則をもって接続する複数の接続ラインとを有し、各レジ
スタに記憶された各要素を前記各演算素子にて演算し、
その演算結果を各演算素子の出力部、接続ライン上若し
くは各演算素子の入力部で一時的に保持し、次の演算素
子による演算に用いることにより、複数の演算が並列に
進行すると共に演算結果が次の演算に使用されるまで待
機してリード/ライト処理が省略されることから、行列
式を高速に演算処理することが可能になる。
Description
【0001】
【産業上の利用分野】本発明は、回路シミュレータの行
列演算のような大規模な科学技術計算を高速で行うため
の行列演算プロセッサに関し、特に行列式をLU分解に
より高速に演算処理するための行列演算プロセッサに関
するものである。
列演算のような大規模な科学技術計算を高速で行うため
の行列演算プロセッサに関し、特に行列式をLU分解に
より高速に演算処理するための行列演算プロセッサに関
するものである。
【0002】
【従来の技術】従来から回路シミュレータの行列演算の
ような大規模な科学技術計算を高速で行うために様々な
方法が講じられており、その一例が特開昭52−135
638号公報や特開平1−204177号公報に開示さ
れている。また、例えば行列式を順番に計算して解く
と、要素数をnとして通常n2程度の回数の計算を行わ
なければならないが、要素が0の場合には最初からその
要素についての計算を行わない所謂スパース処理手法を
採用すれば、問題によっては計算数が減り、或る程度の
高速化が図れる。
ような大規模な科学技術計算を高速で行うために様々な
方法が講じられており、その一例が特開昭52−135
638号公報や特開平1−204177号公報に開示さ
れている。また、例えば行列式を順番に計算して解く
と、要素数をnとして通常n2程度の回数の計算を行わ
なければならないが、要素が0の場合には最初からその
要素についての計算を行わない所謂スパース処理手法を
採用すれば、問題によっては計算数が減り、或る程度の
高速化が図れる。
【0003】
【発明が解決しようとする課題】しかしながら、上記し
たような手法を用いても従来形式の行列演算では、直接
法を用いた場合でも反復法を用いた場合でも、基本的に
はメモリに記憶された行列式の各要素をレジスタに取り
出し、1つの演算プロセッサで計算を行い、その計算結
果を再びメモリに格納する作業を要素の数(または要素
の数から0要素の数を減じた数)だけ行わなければなら
ず、その演算時間及びリード/ライト時間が全体の処理
時間に大きく影響していた。従って、全体の処理時間を
短縮するためには高速なコンピュータを用いなければな
らず、そのコストが高騰化しがちになる問題があった。
たような手法を用いても従来形式の行列演算では、直接
法を用いた場合でも反復法を用いた場合でも、基本的に
はメモリに記憶された行列式の各要素をレジスタに取り
出し、1つの演算プロセッサで計算を行い、その計算結
果を再びメモリに格納する作業を要素の数(または要素
の数から0要素の数を減じた数)だけ行わなければなら
ず、その演算時間及びリード/ライト時間が全体の処理
時間に大きく影響していた。従って、全体の処理時間を
短縮するためには高速なコンピュータを用いなければな
らず、そのコストが高騰化しがちになる問題があった。
【0004】本発明は、上記したような従来技術の問題
点に鑑みなされたものであり、その主な目的は、簡単な
構造をもって行列式を高速に演算処理することが可能な
行列演算プロセッサを安価に提供することにある。
点に鑑みなされたものであり、その主な目的は、簡単な
構造をもって行列式を高速に演算処理することが可能な
行列演算プロセッサを安価に提供することにある。
【0005】
【課題を解決するための手段】上述した目的は本発明に
よれば、行列式をLU分解により演算処理するための行
列演算プロセッサであって、行列式の各要素を記憶する
ための複数のレジスタと、前記LU分解に於ける各演算
を独立して行うのに必要な数だけ設けられた演算素子
と、前記各レジスタと前記各演算素子及び前記各演算素
子同士を演算の流れに沿って所定の規則をもって接続す
る複数の接続ラインとを有し、前記演算素子による演算
結果を次の演算素子による演算に用いるまで、両演算素
子及び前記接続ライン上のいずれかに一時的に保持可能
となっており、前記各レジスタに記憶された各要素を前
記各演算素子にて演算し、その演算結果を待機させ、次
の演算素子による演算に用いることを特徴とする行列演
算プロセッサを提供することにより達成される。
よれば、行列式をLU分解により演算処理するための行
列演算プロセッサであって、行列式の各要素を記憶する
ための複数のレジスタと、前記LU分解に於ける各演算
を独立して行うのに必要な数だけ設けられた演算素子
と、前記各レジスタと前記各演算素子及び前記各演算素
子同士を演算の流れに沿って所定の規則をもって接続す
る複数の接続ラインとを有し、前記演算素子による演算
結果を次の演算素子による演算に用いるまで、両演算素
子及び前記接続ライン上のいずれかに一時的に保持可能
となっており、前記各レジスタに記憶された各要素を前
記各演算素子にて演算し、その演算結果を待機させ、次
の演算素子による演算に用いることを特徴とする行列演
算プロセッサを提供することにより達成される。
【0006】
【作用】このようにすれば、複数の演算が並列に進行す
ると共に演算結果が次の演算に使用されるまで各演算素
子の出力部、接続ライン上若しくは各演算素子の入力部
で待機することから、リード/ライト処理が省略され
る。
ると共に演算結果が次の演算に使用されるまで各演算素
子の出力部、接続ライン上若しくは各演算素子の入力部
で待機することから、リード/ライト処理が省略され
る。
【0007】
【実施例】以下、本発明の好適実施例を添付の図面につ
いて詳しく説明する。
いて詳しく説明する。
【0008】図1は、本発明が適用された行列演算プロ
セッサの回路構成図である。本実施例では数1に示す行
列式を数2〜数5に示すようにLU分解法により解き、
x1、x2、x3を求める構成となっている。
セッサの回路構成図である。本実施例では数1に示す行
列式を数2〜数5に示すようにLU分解法により解き、
x1、x2、x3を求める構成となっている。
【0009】
【数1】
【0010】
【数2】
【0011】
【数3】
【0012】
【数4】
【0013】
【数5】
【0014】3×3=9個のレジスタ1〜9には要素a
11〜a33が各々図示されないメモリから読み出されて記
憶されている。また、1×3=3個のレジスタ10〜1
2には要素b1〜b3が各々記憶されている。
11〜a33が各々図示されないメモリから読み出されて記
憶されている。また、1×3=3個のレジスタ10〜1
2には要素b1〜b3が各々記憶されている。
【0015】要素a11を記憶するレジスタ1は除算を行
う演算素子21、22、35の入力側にライン接続され
ている。演算素子21の入力側には要素a21を記憶する
レジスタ4もライン接続され、演算素子22の入力側に
は要素a31を記憶するレジスタ7もライン接続されてい
る。要素a12を記憶するレジスタ2は乗算を行う演算素
子23、25、36の入力側にライン接続されている。
また、要素a13を記憶するレジスタ3は乗算を行う演算
素子28、30、33の乗算部の入力側にライン接続さ
れている。
う演算素子21、22、35の入力側にライン接続され
ている。演算素子21の入力側には要素a21を記憶する
レジスタ4もライン接続され、演算素子22の入力側に
は要素a31を記憶するレジスタ7もライン接続されてい
る。要素a12を記憶するレジスタ2は乗算を行う演算素
子23、25、36の入力側にライン接続されている。
また、要素a13を記憶するレジスタ3は乗算を行う演算
素子28、30、33の乗算部の入力側にライン接続さ
れている。
【0016】演算素子21の出力側は演算素子23の入
力側と、乗算を行う演算素子28、43の入力側とに各
々ライン接続されている。また、演算素子22の出力側
は演算素子25の入力側と、乗算を行う演算素子30、
45の入力側とに各々ライン接続されている。
力側と、乗算を行う演算素子28、43の入力側とに各
々ライン接続されている。また、演算素子22の出力側
は演算素子25の入力側と、乗算を行う演算素子30、
45の入力側とに各々ライン接続されている。
【0017】演算素子23の出力側は減算を行う演算素
子24の−入力側にライン接続されている。この演算素
子24の+入力側には要素a22を記憶するレジスタ5が
ライン接続されている。演算素子24の出力側は除算を
行う演算素子27、39の入力側にライン接続されてい
る。
子24の−入力側にライン接続されている。この演算素
子24の+入力側には要素a22を記憶するレジスタ5が
ライン接続されている。演算素子24の出力側は除算を
行う演算素子27、39の入力側にライン接続されてい
る。
【0018】演算素子25の出力側は減算を行う演算素
子26の−入力側にライン接続されている。この演算素
子26の+入力側には要素a32を記憶するレジスタ8が
ライン接続されている。演算素子26の出力側は演算素
子27の入力側にライン接続されている。更に演算素子
27の出力側は乗算を行う演算素子32、40の入力側
にライン接続されている。
子26の−入力側にライン接続されている。この演算素
子26の+入力側には要素a32を記憶するレジスタ8が
ライン接続されている。演算素子26の出力側は演算素
子27の入力側にライン接続されている。更に演算素子
27の出力側は乗算を行う演算素子32、40の入力側
にライン接続されている。
【0019】演算素子28の出力側は減算を行う演算素
子29の入力側にライン接続されている。この演算素子
29の入力側には要素a23を記憶するレジスタ6もライ
ン接続されている。演算素子29の出力側は乗算を行う
演算素子32、37の乗算部の入力側にライン接続され
ている。
子29の入力側にライン接続されている。この演算素子
29の入力側には要素a23を記憶するレジスタ6もライ
ン接続されている。演算素子29の出力側は乗算を行う
演算素子32、37の乗算部の入力側にライン接続され
ている。
【0020】演算素子30、32の出力側は減算を行う
演算素子31の−入力側にライン接続されている。この
演算素子31の+入力側には要素a33を記憶するレジス
タ9がライン接続されている。演算素子31の出力側は
除算を行う演算素子42の入力側にライン接続されてい
る。
演算素子31の−入力側にライン接続されている。この
演算素子31の+入力側には要素a33を記憶するレジス
タ9がライン接続されている。演算素子31の出力側は
除算を行う演算素子42の入力側にライン接続されてい
る。
【0021】一方、演算素子43、45の入力側には要
素b1を記憶するレジスタ10もライン接続されてい
る。演算素子43の出力側は減算を行う演算素子44の
−入力側にライン接続されている。この演算素子44の
+入力側には要素b2を記憶するレジスタ11がライン
接続されている。また、演算素子45の出力側は減算を
行う演算素子46の−入力側にライン接続されている。
この演算素子46の+入力側には要素b3を記憶するレ
ジスタ12がライン接続されている。
素b1を記憶するレジスタ10もライン接続されてい
る。演算素子43の出力側は減算を行う演算素子44の
−入力側にライン接続されている。この演算素子44の
+入力側には要素b2を記憶するレジスタ11がライン
接続されている。また、演算素子45の出力側は減算を
行う演算素子46の−入力側にライン接続されている。
この演算素子46の+入力側には要素b3を記憶するレ
ジスタ12がライン接続されている。
【0022】演算素子44の出力側は、減算を行う演算
素子38の+入力側にライン接続されると共に演算素子
40の入力側にもライン接続されている。演算素子40
の出力側は減算を行う演算素子41の−入力側にライン
接続されている。また、演算素子41の+入力側には演
算素子46の出力側がライン接続されている。この演算
素子41の出力側は演算素子42の入力側にライン接続
され、そして、演算素子42の出力側は演算素子33、
37の入力側にライン接続されると共に解x3を記憶す
るためのレジスタ52に接続されている。
素子38の+入力側にライン接続されると共に演算素子
40の入力側にもライン接続されている。演算素子40
の出力側は減算を行う演算素子41の−入力側にライン
接続されている。また、演算素子41の+入力側には演
算素子46の出力側がライン接続されている。この演算
素子41の出力側は演算素子42の入力側にライン接続
され、そして、演算素子42の出力側は演算素子33、
37の入力側にライン接続されると共に解x3を記憶す
るためのレジスタ52に接続されている。
【0023】演算素子37の出力側は演算素子38の−
入力側にライン接続されている。この演算素子38の出
力側は演算素子39の入力側にライン接続されている。
そして、演算素子39の出力側は演算素子36の入力側
にライン接続されると共に解x2を記憶するためのレジ
スタ51に接続されている。
入力側にライン接続されている。この演算素子38の出
力側は演算素子39の入力側にライン接続されている。
そして、演算素子39の出力側は演算素子36の入力側
にライン接続されると共に解x2を記憶するためのレジ
スタ51に接続されている。
【0024】演算素子36の出力側は演算素子47の−
入力側にライン接続されている。そして、演算素子33
の出力側は減算を行う演算素子34の−入力側にライン
接続され、演算素子47の出力側はこの演算素子34の
+入力側にライン接続されている。演算素子34の出力
側は演算素子35の入力側にライン接続されている。そ
して、演算素子35の出力側は解x1を記憶するための
レジスタ50に接続されている。
入力側にライン接続されている。そして、演算素子33
の出力側は減算を行う演算素子34の−入力側にライン
接続され、演算素子47の出力側はこの演算素子34の
+入力側にライン接続されている。演算素子34の出力
側は演算素子35の入力側にライン接続されている。そ
して、演算素子35の出力側は解x1を記憶するための
レジスタ50に接続されている。
【0025】尚、各レジスタ1〜12と各演算素子2
1、22、23、24〜26、29〜31、33、3
5、36との間及び各演算素子21〜47間の接続ライ
ンに於て、次の演算が行われる演算素子に他の演算素子
からの出力値が入力されるまで値がライン上で待機する
ようになっている。従って、別途各演算素子からの出力
値を記憶するためのレジスタなどを必要としない。実際
には各演算素子の出力部若しくは入力部にラッチまたは
バッファ等を設けたり、各演算素子が、リセットされる
まで同期クロック信号などをトリガとして出力値を出力
し続ける構成とすることにより上記出力値の保持(待
機)を行うようにして良い。
1、22、23、24〜26、29〜31、33、3
5、36との間及び各演算素子21〜47間の接続ライ
ンに於て、次の演算が行われる演算素子に他の演算素子
からの出力値が入力されるまで値がライン上で待機する
ようになっている。従って、別途各演算素子からの出力
値を記憶するためのレジスタなどを必要としない。実際
には各演算素子の出力部若しくは入力部にラッチまたは
バッファ等を設けたり、各演算素子が、リセットされる
まで同期クロック信号などをトリガとして出力値を出力
し続ける構成とすることにより上記出力値の保持(待
機)を行うようにして良い。
【0026】次に、本実施例の作動要領について説明す
る。
る。
【0027】まず、数2、数3に示す式により要素a11
〜a33を要素l21、l31、l32、u11、u12、u13、u
22、u23、u33に分解する。実際には、演算素子21の
出力値が要素l21となり、同様にして演算素子22の出
力値が要素l31、演算素子27の出力値が要素ll32、
各レジスタ1〜3の出力値がそのままu11、u12、
u13、演算素子24の出力値が要素u22、演算素子29
の出力値がu23、演算素子31の出力値がu33を表すよ
うになる。そして、これら出力値(要素)l21、l31、
l32、u11、u12、u13、u22、u23、u33及びy1、
y2、y3と出力値(要素)b1〜b3とから、数4、数5
に示す式により解x1、x2、x3を求める。
〜a33を要素l21、l31、l32、u11、u12、u13、u
22、u23、u33に分解する。実際には、演算素子21の
出力値が要素l21となり、同様にして演算素子22の出
力値が要素l31、演算素子27の出力値が要素ll32、
各レジスタ1〜3の出力値がそのままu11、u12、
u13、演算素子24の出力値が要素u22、演算素子29
の出力値がu23、演算素子31の出力値がu33を表すよ
うになる。そして、これら出力値(要素)l21、l31、
l32、u11、u12、u13、u22、u23、u33及びy1、
y2、y3と出力値(要素)b1〜b3とから、数4、数5
に示す式により解x1、x2、x3を求める。
【0028】上記手順で演算を行う場合の各レジスタ1
〜12と各演算素子21〜46の出力値a11〜a33、l
21、l31、l32、u11、u12、u13、u22、u23、
u33、b1〜b3、y1、y2、y3、x1、x2、x3の出力
タイミングを図2に示す。このタイムチャートによって
も明らかなように、解x3、x2、x1がこの順に出力さ
れる。また、各段階の演算が並列に行われ、高速化が達
成されていることがわかる。
〜12と各演算素子21〜46の出力値a11〜a33、l
21、l31、l32、u11、u12、u13、u22、u23、
u33、b1〜b3、y1、y2、y3、x1、x2、x3の出力
タイミングを図2に示す。このタイムチャートによって
も明らかなように、解x3、x2、x1がこの順に出力さ
れる。また、各段階の演算が並列に行われ、高速化が達
成されていることがわかる。
【0029】
【発明の効果】以上の説明により明らかなように、本発
明による行列演算プロセッサによれば、行列式の各要素
を記憶するための複数のレジスタと、LU分解に於ける
各演算を独立して行うのに必要な数だけ設けられた演算
素子と、各レジスタと各演算素子及び各演算素子同士を
演算の流れに沿って所定の規則をもって接続する複数の
接続ラインとを有し、各レジスタに記憶された各要素を
前記各演算素子にて演算し、その演算結果を各演算素子
の出力部、接続ライン上若しくは各演算素子の入力部で
一時的に保持し、次の演算素子による演算に用いること
により、複数の演算が並列に進行すると共に演算結果が
次の演算に使用されるまで待機してリード/ライト処理
が省略されることから、行列式を高速に演算処理するこ
とが可能になる。
明による行列演算プロセッサによれば、行列式の各要素
を記憶するための複数のレジスタと、LU分解に於ける
各演算を独立して行うのに必要な数だけ設けられた演算
素子と、各レジスタと各演算素子及び各演算素子同士を
演算の流れに沿って所定の規則をもって接続する複数の
接続ラインとを有し、各レジスタに記憶された各要素を
前記各演算素子にて演算し、その演算結果を各演算素子
の出力部、接続ライン上若しくは各演算素子の入力部で
一時的に保持し、次の演算素子による演算に用いること
により、複数の演算が並列に進行すると共に演算結果が
次の演算に使用されるまで待機してリード/ライト処理
が省略されることから、行列式を高速に演算処理するこ
とが可能になる。
【図1】本発明が適用された行列演算プロセッサの構成
を示す回路ブロック図である。
を示す回路ブロック図である。
【図2】図1の行列演算プロセッサによる行列式の演算
に於ける各演算素子の出力値の流れを示すタイムチャー
トである。
に於ける各演算素子の出力値の流れを示すタイムチャー
トである。
1〜12 レジスタ 21〜46 演算素子 50〜52 レジスタ
Claims (1)
- 【請求項1】 行列式をLU分解により演算処理する
ための行列演算プロセッサであって、 行列式の各要素を記憶するための複数のレジスタと、前
記LU分解に於ける各演算を独立して行うのに必要な数
だけ設けられた演算素子と、前記各レジスタと前記各演
算素子及び前記各演算素子同士を演算の流れに沿って所
定の規則をもって接続する複数の接続ラインとを有し、 前記演算素子による演算結果を次の演算素子による演算
に用いるまで、両演算素子及び前記接続ライン上のいず
れかに一時的に保持可能となっており、 前記各レジスタに記憶された各要素を前記各演算素子に
て演算し、その演算結果を待機させ、次の演算素子によ
る演算に用いることを特徴とする行列演算プロセッサ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22213892A JPH0652215A (ja) | 1992-07-28 | 1992-07-28 | 行列演算プロセッサ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22213892A JPH0652215A (ja) | 1992-07-28 | 1992-07-28 | 行列演算プロセッサ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0652215A true JPH0652215A (ja) | 1994-02-25 |
Family
ID=16777773
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP22213892A Withdrawn JPH0652215A (ja) | 1992-07-28 | 1992-07-28 | 行列演算プロセッサ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0652215A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7324049B2 (en) | 2004-01-05 | 2008-01-29 | Samsung Electronics Co., Ltd. | Miniaturized ultra-wideband microstrip antenna |
WO2010092733A1 (ja) | 2009-02-10 | 2010-08-19 | 株式会社コガネイ | 圧力計 |
WO2012011291A1 (ja) | 2010-07-23 | 2012-01-26 | 株式会社コガネイ | 圧力計 |
-
1992
- 1992-07-28 JP JP22213892A patent/JPH0652215A/ja not_active Withdrawn
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
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