JP3312317B2 - 補間プロセツサ - Google Patents
補間プロセツサInfo
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- JP3312317B2 JP3312317B2 JP02623190A JP2623190A JP3312317B2 JP 3312317 B2 JP3312317 B2 JP 3312317B2 JP 02623190 A JP02623190 A JP 02623190A JP 2623190 A JP2623190 A JP 2623190A JP 3312317 B2 JP3312317 B2 JP 3312317B2
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F17/00—Digital computing or data processing equipment or methods, specially adapted for specific functions
- G06F17/10—Complex mathematical operations
- G06F17/17—Function evaluation by approximation methods, e.g. inter- or extrapolation, smoothing, least mean square method
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- General Engineering & Computer Science (AREA)
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- Complex Calculations (AREA)
- Controls And Circuits For Display Device (AREA)
- Image Processing (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、カラーラスター走査表示装置に適用可能で
あるシエージング技術に関し、特に、色の強さが各々の
線の端点における強さから補間されると共に、そのよう
な補間の演算が本発明によつてスピードアツプされるよ
うなGourandシエージングを実行する装置に関する。
あるシエージング技術に関し、特に、色の強さが各々の
線の端点における強さから補間されると共に、そのよう
な補間の演算が本発明によつてスピードアツプされるよ
うなGourandシエージングを実行する装置に関する。
デカルト空間の中にある任意の２点P1＝（x1,y1）及
びP2＝（x2,y2）は直線上に位置している。これら２つ
の点の間の、同一線上にある任意の点Ｐ＝（x,y）の座
標を求めるための補間は、下記の線の方程式を使用して
実行されれば良い。
びP2＝（x2,y2）は直線上に位置している。これら２つ
の点の間の、同一線上にある任意の点Ｐ＝（x,y）の座
標を求めるための補間は、下記の線の方程式を使用して
実行されれば良い。
補間が３つの減算演算〔（ｘ−x1），（x2−x1），
（y2−y1）〕と、それに続く除算、その後の乗算及び最
終的な加算とにより実行されれば良いことは式（１）か
ら自明である。２進除算と２進乗算は、一般に、桁送り
及び加算／減算演算、あるいは桁送り及び加算演算によ
り実行される。スループツトを向上させるために、演算
ステツプをパイプライン化するのが普通であり、演算ス
テツプ相互の間にはラツチが設けられる。
（y2−y1）〕と、それに続く除算、その後の乗算及び最
終的な加算とにより実行されれば良いことは式（１）か
ら自明である。２進除算と２進乗算は、一般に、桁送り
及び加算／減算演算、あるいは桁送り及び加算演算によ
り実行される。スループツトを向上させるために、演算
ステツプをパイプライン化するのが普通であり、演算ス
テツプ相互の間にはラツチが設けられる。
本発明では除算演算と乗算演算との組合せを行い、そ
の結果、除算パイプラインの後に乗算パイプラインを続
ける場合と比べて性能を改善している。組合せ除算／乗
算演算子の特定の１段階で、除算部は商ビツトを発生
し、このビツトは、乗算部において被乗数ビツトとして
直ちに使用される。
の結果、除算パイプラインの後に乗算パイプラインを続
ける場合と比べて性能を改善している。組合せ除算／乗
算演算子の特定の１段階で、除算部は商ビツトを発生
し、このビツトは、乗算部において被乗数ビツトとして
直ちに使用される。
カラーラスター走査表示装置で適用可能な技術である
Gourandシエージングにおいては、多角形の辺に沿つた
色の強さを端点の強さから補間する。多角形の内側にあ
る画素の強さは、１つの辺から別の辺へ走る水平線の端
部の強さ値から補間される。本発明は上記の双線形補間
器の動作をスピードアツプする。
Gourandシエージングにおいては、多角形の辺に沿つた
色の強さを端点の強さから補間する。多角形の内側にあ
る画素の強さは、１つの辺から別の辺へ走る水平線の端
部の強さ値から補間される。本発明は上記の双線形補間
器の動作をスピードアツプする。
１例として、Ａ×（B/C）という演算を考える。
まず、この演算を処理するために従来採用されていた
方法を第１図に示す。従来のプロセスでは、ＢとＣの除
算は連続して処理され、商の各ビツトd0,d1…dnは一時
的にブロツクＤ＝B/Cに記憶される。商がＤに記憶され
た後、Ａ×Ｄの演算は同様に１ステツプずつ実行され
る。すなわち、商Ｄのそれぞれのビツト「ｄ」とＡとを
乗算して、最終結果Ａ×B/Cを求める。
方法を第１図に示す。従来のプロセスでは、ＢとＣの除
算は連続して処理され、商の各ビツトd0,d1…dnは一時
的にブロツクＤ＝B/Cに記憶される。商がＤに記憶され
た後、Ａ×Ｄの演算は同様に１ステツプずつ実行され
る。すなわち、商Ｄのそれぞれのビツト「ｄ」とＡとを
乗算して、最終結果Ａ×B/Cを求める。
第１図に示す上述のような手順を、第２図との比較に
より、本発明の原理を適用した方法と対比する。第２図
は、乗算と除算とを同時に実行する本発明の方式の図解
流れ図である。第２図に示すように、除算B/Cは乗算Ａ
×（B/C）と並行して実行される。商の各ビツトd0〜dn
は、除算の各段階で発生されるたびに乗算される。商を
一次記憶する必要はない。そのため、補間値の計算は従
来の方法に比べてきわめて速く実行される。
より、本発明の原理を適用した方法と対比する。第２図
は、乗算と除算とを同時に実行する本発明の方式の図解
流れ図である。第２図に示すように、除算B/Cは乗算Ａ
×（B/C）と並行して実行される。商の各ビツトd0〜dn
は、除算の各段階で発生されるたびに乗算される。商を
一次記憶する必要はない。そのため、補間値の計算は従
来の方法に比べてきわめて速く実行される。
本発明の目的は、点P1＝（x1,y1）から点P2＝（x2,y
2）に至る線上のラスター点についてパイプライン化線
形補間計算を実行する補間プロセッサであって、線形補
間式を計算するための乗算演算と除算演算とを組み合わ
せることにより、従来技術のように除算（B/C）の商（d
0,d1,…,dn）を一度記憶した後で商（d0,d1,…,dn）の
各ビットとＡとの乗算を行う場合に比べて、商を一時的
に記憶する必要をなくし、もって、補間計算を高速で実
行できる補間プロセツサを提供することにある。
2）に至る線上のラスター点についてパイプライン化線
形補間計算を実行する補間プロセッサであって、線形補
間式を計算するための乗算演算と除算演算とを組み合わ
せることにより、従来技術のように除算（B/C）の商（d
0,d1,…,dn）を一度記憶した後で商（d0,d1,…,dn）の
各ビットとＡとの乗算を行う場合に比べて、商を一時的
に記憶する必要をなくし、もって、補間計算を高速で実
行できる補間プロセツサを提供することにある。
さらに、補間プロセッサは複数の同一構成の計算段を含
み、ある計算段から次の計算段へと送る通信量を減少さ
せて効率向上を図ることにある。
み、ある計算段から次の計算段へと送る通信量を減少さ
せて効率向上を図ることにある。
本発明により、一般的な補間用のパイプラインプロセ
ッサ（GIPP,Generic Interpolation Pipeline Processo
r）に適する補間プロセッサが提供される。この補間プ
ロセッサは、実時間ビデオ表示システムにおいて使用さ
れる多角形描出動作及び充填動作の速度アップに寄与で
きるものである。
ッサ（GIPP,Generic Interpolation Pipeline Processo
r）に適する補間プロセッサが提供される。この補間プ
ロセッサは、実時間ビデオ表示システムにおいて使用さ
れる多角形描出動作及び充填動作の速度アップに寄与で
きるものである。
補間プロセッサにより実行される演算は、式 ｙ＝y1＋（y2−y1）・｛（ｘ−x1）／（x2−x1）｝ （ここで、ｘはx1とx2との間でのｎビットの独立変数で
あり、ｙはｎビットの従属変数である。なお、独立変数
ｘのためには、実施例においては、クロックサイクル毎
に増分または減分をする内部カウンタから、abs（ｘ−x
1）すなわち|x−x1|として発生される値が用いられ
る。） により表わされる。
あり、ｙはｎビットの従属変数である。なお、独立変数
ｘのためには、実施例においては、クロックサイクル毎
に増分または減分をする内部カウンタから、abs（ｘ−x
1）すなわち|x−x1|として発生される値が用いられ
る。） により表わされる。
補間値ｙの計算には除算と乗算が必要であり、補間プ
ロセッサには複数（１番目，・・・ｉ番目，・・・ｎ番
目,n＋１番目）の回路手段が含まれ、各回路手段には除
算用の減算手段と乗算用の加算手段とが含まれる。
ロセッサには複数（１番目，・・・ｉ番目，・・・ｎ番
目,n＋１番目）の回路手段が含まれ、各回路手段には除
算用の減算手段と乗算用の加算手段とが含まれる。
１番目（ｉ＝１）の回路手段では、|x−x1|をCX値と
し且つy1をCY値として減算手段によりCX−RXが求められ
る。そして、この減算手段から得られた値（CX−RX）の
符号に応じて動作が分かれる。
し且つy1をCY値として減算手段によりCX−RXが求められ
る。そして、この減算手段から得られた値（CX−RX）の
符号に応じて動作が分かれる。
符号が負である場合には、受けたCX値（＝|x−x1|）
に２を乗じた値2CXが、ｉ＋１番目（すなわち２番目）
の回路手段のCX値として送られ、且つ、受けたCY値（＝
y1）に２を乗じた値2CYが、ｉ＋１番目（すなわち２番
目）の回路手段の回路手段のCY値として送られる。
に２を乗じた値2CXが、ｉ＋１番目（すなわち２番目）
の回路手段のCX値として送られ、且つ、受けたCY値（＝
y1）に２を乗じた値2CYが、ｉ＋１番目（すなわち２番
目）の回路手段の回路手段のCY値として送られる。
符号が正である場合には、その得られた値（CX−RX）
に２を乗じた値２（CX−RX）が、ｉ＋１番目（すなわち
２番目）の回路手段のCX値として送られ、且つ、受けた
CY値（＝y1）およびRY＝y2−y1に基づいて加算手段によ
り得られた値（CY＋RY）が、ｉ＋１番目（すなわち２番
目）の回路手段のCY値として送られる。
に２を乗じた値２（CX−RX）が、ｉ＋１番目（すなわち
２番目）の回路手段のCX値として送られ、且つ、受けた
CY値（＝y1）およびRY＝y2−y1に基づいて加算手段によ
り得られた値（CY＋RY）が、ｉ＋１番目（すなわち２番
目）の回路手段のCY値として送られる。
このように、除算は（CX−RX）を与える減算手段で、
乗算は（CY＋RY）を与える加算手段で行われる。１番目
の回路手段は、その前段には回路手段がないので、CX値
として|x−x1|を受け且つCY値としてy1を受けるように
される。（なおy1は、１番目の回路手段の加算手段を用
いて取り込まれる。） ２番目以降（ｉ＝２〜ｎ＋１）の回路手段では、受け
たCX値およびRX値＝|x2−x1|に基づき減算手段で得られ
た値（CX−RX）の符号に応じて動作が分かれる。
乗算は（CY＋RY）を与える加算手段で行われる。１番目
の回路手段は、その前段には回路手段がないので、CX値
として|x−x1|を受け且つCY値としてy1を受けるように
される。（なおy1は、１番目の回路手段の加算手段を用
いて取り込まれる。） ２番目以降（ｉ＝２〜ｎ＋１）の回路手段では、受け
たCX値およびRX値＝|x2−x1|に基づき減算手段で得られ
た値（CX−RX）の符号に応じて動作が分かれる。
符号が負である場合には、受けたCX値に２を乗じた値
2CXが、（ｉ＋１番目の回路手段があれば）ｉ＋１番目
の回路手段のCX値として送られ、且つ、受けたCY値に２
を乗じた値2CYが、（ｉ＋１番目の回路手段があれば）
ｉ＋１番目の回路手段のCY値として送られる。
2CXが、（ｉ＋１番目の回路手段があれば）ｉ＋１番目
の回路手段のCX値として送られ、且つ、受けたCY値に２
を乗じた値2CYが、（ｉ＋１番目の回路手段があれば）
ｉ＋１番目の回路手段のCY値として送られる。
符号が正である場合には、その得られた値（CX−RX）
に２を乗じた値２（CX−RX）が、（ｉ＋１番目の回路手
段があれば）ｉ＋１番目の回路手段のCX値として送ら
れ、かつ、受けたCY値およびRY＝y2−y1に基づいて加算
手段により得られた値（CY＋RY）が、（ｉ＋１番目の回
路手段があれば）ｉ＋１番目の回路手段のCY値として送
られる。
に２を乗じた値２（CX−RX）が、（ｉ＋１番目の回路手
段があれば）ｉ＋１番目の回路手段のCX値として送ら
れ、かつ、受けたCY値およびRY＝y2−y1に基づいて加算
手段により得られた値（CY＋RY）が、（ｉ＋１番目の回
路手段があれば）ｉ＋１番目の回路手段のCY値として送
られる。
最後に、ｎ＋１番目の回路手段の加算手段により得ら
れた値（CY＋RY）の位取りを1/2nだけ補正すると求める
ｙ値が得られる。
れた値（CY＋RY）の位取りを1/2nだけ補正すると求める
ｙ値が得られる。
このように本発明によれば、除算の結果得られる実際
の商は保持されず、部分商（ビット）が発生される度
に、その部分商を利用して、同じ回路手段の中で１×
（ｎビット）の乗算が加算手段で実行される。このよう
にすることにより、商を一時的に記憶する必要がなく補
間計算を高速で実行できる。また、回路手段から回路手
段へ送る通信量の低減も図れる。
の商は保持されず、部分商（ビット）が発生される度
に、その部分商を利用して、同じ回路手段の中で１×
（ｎビット）の乗算が加算手段で実行される。このよう
にすることにより、商を一時的に記憶する必要がなく補
間計算を高速で実行できる。また、回路手段から回路手
段へ送る通信量の低減も図れる。
本発明のその他の目的，利点及び特徴は、好ましい実
施例の詳細な説明，特許請求の範囲及び図面を通して当
業者には明白となるであろう。尚、図面中、同じ図中符
号は同じ要素を指す。
施例の詳細な説明，特許請求の範囲及び図面を通して当
業者には明白となるであろう。尚、図面中、同じ図中符
号は同じ要素を指す。
また、図面中、第９図を除いて、０〜32の数は、当該
技術において慣例となつているようにビツト分離記号及
びビツト組合せ記号を示すと共に、当業者が好ましい実
施例をより明瞭に理解するのを助けるために、あらかじ
め指定されている。第９図の数字は、全て、好ましい実
施例に関するピンの指定を表わす。
技術において慣例となつているようにビツト分離記号及
びビツト組合せ記号を示すと共に、当業者が好ましい実
施例をより明瞭に理解するのを助けるために、あらかじ
め指定されている。第９図の数字は、全て、好ましい実
施例に関するピンの指定を表わす。
第３図は、チップ内に格納されているコンピュータア
ルゴリズムを説明するものである。実際の補間計算は、
複数の計算段（計算ステージ）を経て行われる。第３図
に示す例は、独立変数ｘと従属変数ｙの双方について、
５ビットのワードを使用する。各計算段（計算ステー
ジ）を２つの部分に分割できる。一方の部分は、第３図
（ａ）に示されるように専らｘ値を扱い、除算演算の１
ビット分を計算する。他方の部分は、第３図（ｂ）に示
されるように、ｙ値を扱い、乗算を行う。各計算段の２
の部分を統合する信号は１つである。
ルゴリズムを説明するものである。実際の補間計算は、
複数の計算段（計算ステージ）を経て行われる。第３図
に示す例は、独立変数ｘと従属変数ｙの双方について、
５ビットのワードを使用する。各計算段（計算ステー
ジ）を２つの部分に分割できる。一方の部分は、第３図
（ａ）に示されるように専らｘ値を扱い、除算演算の１
ビット分を計算する。他方の部分は、第３図（ｂ）に示
されるように、ｙ値を扱い、乗算を行う。各計算段の２
の部分を統合する信号は１つである。
各計算段のｘ部分では、幾つかの演算が実行される。
値CX（１番目の計算段ではCX＝ｘ−x1であって第３図
（ａ）にXcXcXcXcで示されている）から、値RX＝x2−x1
（第３図（ａ）にXdXdXdXdで示されている）が減算され
る。減算結果の符号が負であれば、商ビットはゼロであ
るので、元のCX値は、２を乗じられた後で（すなわちス
ケーリングされた後で）、次の計算段へそれのCX値とし
て送られる。減算結果の符号が正であれば、除算（ｘ−
x1）／（x2−x1）の商ビットは１であり、減算結果（除
算（ｘ−x1）／（x2−x1）の余り）は、同様にスケーリ
ングされた後、次の計算段へそれのCX値として送られ
る。CXは、定義からしてRXに等しいか小さく、RXはすべ
ての計算段においてRX＝x2−x1であり、CX/RXの商は１
以下であり、従って、補間の開始時にはワードは同じ桁
に整列される。第３図（ａ）では、２番目以降の計算段
において、直前の計算段から受けたCX値はSSS0で示され
ている。
値CX（１番目の計算段ではCX＝ｘ−x1であって第３図
（ａ）にXcXcXcXcで示されている）から、値RX＝x2−x1
（第３図（ａ）にXdXdXdXdで示されている）が減算され
る。減算結果の符号が負であれば、商ビットはゼロであ
るので、元のCX値は、２を乗じられた後で（すなわちス
ケーリングされた後で）、次の計算段へそれのCX値とし
て送られる。減算結果の符号が正であれば、除算（ｘ−
x1）／（x2−x1）の商ビットは１であり、減算結果（除
算（ｘ−x1）／（x2−x1）の余り）は、同様にスケーリ
ングされた後、次の計算段へそれのCX値として送られ
る。CXは、定義からしてRXに等しいか小さく、RXはすべ
ての計算段においてRX＝x2−x1であり、CX/RXの商は１
以下であり、従って、補間の開始時にはワードは同じ桁
に整列される。第３図（ａ）では、２番目以降の計算段
において、直前の計算段から受けたCX値はSSS0で示され
ている。
各計算段のｙ部分でも、同様の演算が行われる。RY＝
y2−y1（第３図（ｂ）にYdYdYdYdで示されている）が、
CY（１番目の計算段ではCY＝y1であって第３図（ｂ）に
Y1Y1Y1Y1で示されている）に加算される。当該の計算段
のｘ部分における減算結果の符号が、次の計算段へ、元
のCY値を送るか、新たな値を送るかの選択に使用され
る。ｘ部分における減算結果の符号が正であれば（すな
わち、商ビットが１であれば）、新たな値（＝CY＋RY）
が、その最下位桁の次に０を付加すると言う拡張をして
から、次の計算段へとそれのCY値として送られる。減算
結果の符号が負であれば（すなわち、商ビットが０であ
れば）、元のCY値が、同様に最下位桁の次の０を付加す
ると言う拡張をしてから、次の計算段へとそのCY値とし
て送られる。各計算段ごとに、小数点位置は左へ１ビッ
ト分だけ移動することになる。第３図（ｂ）では、２番
目以降の計算段において、受けたCY値がYYYY0ないしYYY
YYYY0で示されている。
y2−y1（第３図（ｂ）にYdYdYdYdで示されている）が、
CY（１番目の計算段ではCY＝y1であって第３図（ｂ）に
Y1Y1Y1Y1で示されている）に加算される。当該の計算段
のｘ部分における減算結果の符号が、次の計算段へ、元
のCY値を送るか、新たな値を送るかの選択に使用され
る。ｘ部分における減算結果の符号が正であれば（すな
わち、商ビットが１であれば）、新たな値（＝CY＋RY）
が、その最下位桁の次に０を付加すると言う拡張をして
から、次の計算段へとそれのCY値として送られる。減算
結果の符号が負であれば（すなわち、商ビットが０であ
れば）、元のCY値が、同様に最下位桁の次の０を付加す
ると言う拡張をしてから、次の計算段へとそのCY値とし
て送られる。各計算段ごとに、小数点位置は左へ１ビッ
ト分だけ移動することになる。第３図（ｂ）では、２番
目以降の計算段において、受けたCY値がYYYY0ないしYYY
YYYY0で示されている。
データが適正の数の計算段を通過した後、除算の結果
は検査され、不偏統計誤差を得る必要があれば、補間結
果を調整する。まるめを使用して整数出力を形成する。
まるめは、ワードに1/2 LSBを追加し、続いて切捨てる
ことにより実行される。
は検査され、不偏統計誤差を得る必要があれば、補間結
果を調整する。まるめを使用して整数出力を形成する。
まるめは、ワードに1/2 LSBを追加し、続いて切捨てる
ことにより実行される。
流れの実例 第１表は、第11図に示される問題例についての補間ア
ルゴリズムにおける計算の流れを示す。この問題例で
は、点P1＝（0,3）と点P2＝（27,22）との間において、
独立変数ｘ＝６に対する従属変数ｙの値を求める。第１
表において、右側は除算（ｘ部分）における一連のステ
ップを示し、左側は乗算およびそれに続く加算（ｙ部
分）のステップを示す。ｘ部分の数は、理解容易にため
に２進表記の左側に10進表記が付記されている。10進表
記によるCX値は、１ビット循環桁送りをエミュレートす
るために各計算段で２を乗算されている。
ルゴリズムにおける計算の流れを示す。この問題例で
は、点P1＝（0,3）と点P2＝（27,22）との間において、
独立変数ｘ＝６に対する従属変数ｙの値を求める。第１
表において、右側は除算（ｘ部分）における一連のステ
ップを示し、左側は乗算およびそれに続く加算（ｙ部
分）のステップを示す。ｘ部分の数は、理解容易にため
に２進表記の左側に10進表記が付記されている。10進表
記によるCX値は、１ビット循環桁送りをエミュレートす
るために各計算段で２を乗算されている。
計算の誤差 Ｋ番目の計算段階の後、商（ｘ−x1）／（x2−x1）の
誤差は（−21-K,0）の間隔にある。誤差間隔は、商に2
-Kを加算することにより対称にされても良い。このよう
にすると、誤差は間隔（−2-K,2-K）へ移動するが、正
しい結果がゼロでない誤差値をとることになる。この問
題を修正するために、Ｋ番目の段階の後の余りがゼロで
ないときにのみ、特別に加算を行う。この特別の量の加
算は、必要に応じて、以下に説明するように、まるめ演
算と関連して実行される。
誤差は（−21-K,0）の間隔にある。誤差間隔は、商に2
-Kを加算することにより対称にされても良い。このよう
にすると、誤差は間隔（−2-K,2-K）へ移動するが、正
しい結果がゼロでない誤差値をとることになる。この問
題を修正するために、Ｋ番目の段階の後の余りがゼロで
ないときにのみ、特別に加算を行う。この特別の量の加
算は、必要に応じて、以下に説明するように、まるめ演
算と関連して実行される。
１つのｎビツト軸ワードの最大値は2n−１である。こ
の最大値と、最大絶対商誤差2-Kとを乗算すると、補間
結果における最大誤差は2n-K−2-Kとなる。GIPPの誤差
はLSBの二分の一未満であることが必要である。出力値
は整数であるので、最大誤差は2-1未満でなければなら
ない。この仕様を上記の最大誤差と比較すると、最小段
階数はｎ＋１段階である。１つの16ビツトワードと、１
つの８ビツトワードとを伴なうGIPPの場合、段階数は、
まるめに先立つ誤差基準に適合するように、17に設定さ
れている。
の最大値と、最大絶対商誤差2-Kとを乗算すると、補間
結果における最大誤差は2n-K−2-Kとなる。GIPPの誤差
はLSBの二分の一未満であることが必要である。出力値
は整数であるので、最大誤差は2-1未満でなければなら
ない。この仕様を上記の最大誤差と比較すると、最小段
階数はｎ＋１段階である。１つの16ビツトワードと、１
つの８ビツトワードとを伴なうGIPPの場合、段階数は、
まるめに先立つ誤差基準に適合するように、17に設定さ
れている。
以上指定した精度をもつてしても、出力の誤差が現わ
れることもある。正しい結果が切り上げられる二分の一
より大きい小数部を有し、計算値は切り下げられる二分
の一より小さい小数部を有する場合、あるいは、それと
は逆の場合が常に見られるであろう。しかしながら、そ
のような状態は稀にしか起こらない。考えうるあらゆる
ｘ入力値についてGIPPコンピユータアルゴリズムをシミ
ユレーシヨンすると、正しい解答は他のどの解答より高
い頻度で起こることがわかる。
れることもある。正しい結果が切り上げられる二分の一
より大きい小数部を有し、計算値は切り下げられる二分
の一より小さい小数部を有する場合、あるいは、それと
は逆の場合が常に見られるであろう。しかしながら、そ
のような状態は稀にしか起こらない。考えうるあらゆる
ｘ入力値についてGIPPコンピユータアルゴリズムをシミ
ユレーシヨンすると、正しい解答は他のどの解答より高
い頻度で起こることがわかる。
しかしながら、先に述べたように、誤差は商の誤差の
みならず、被乗数RY＝y2−y1の大きさの影響をも受け
る。RYが大きいとき、補間値の誤差は大きくなり、まる
めが不適正になる確率ははるかに高い。利用される最大
語長をＫとしたとき、RYの値は０からほぼ2Kまでに不均
一に分散しているものと仮定するのが妥当である。適用
用途の全てで、利用可能な全語長が使用されるとは限ら
ない。商とRYとの積の密度関数は、単に、それぞれの密
度関数のコンボルーシヨンである。
みならず、被乗数RY＝y2−y1の大きさの影響をも受け
る。RYが大きいとき、補間値の誤差は大きくなり、まる
めが不適正になる確率ははるかに高い。利用される最大
語長をＫとしたとき、RYの値は０からほぼ2Kまでに不均
一に分散しているものと仮定するのが妥当である。適用
用途の全てで、利用可能な全語長が使用されるとは限ら
ない。商とRYとの積の密度関数は、単に、それぞれの密
度関数のコンボルーシヨンである。
最後に、不正確な値にまるめる確率は、GIPPにより解
くべく問題に対する正しい解答の小数部の密度関数によ
つて決まる。これは、積の誤差を確定するために使用さ
れるのと同様の方法で求められるであろう。これは、入
力線長の密度関数と、RYの密度関数の双方によつて決ま
る。
くべく問題に対する正しい解答の小数部の密度関数によ
つて決まる。これは、積の誤差を確定するために使用さ
れるのと同様の方法で求められるであろう。これは、入
力線長の密度関数と、RYの密度関数の双方によつて決ま
る。
アーキテクチヤ 以上、本発明の基礎を成す原理を説明したが、ここで
は、GIPPチツプのアーキテクチヤを詳細に説明する。チ
ツプアーキテクチヤ全体のブロツク線図を第４図に示
す。
は、GIPPチツプのアーキテクチヤを詳細に説明する。チ
ツプアーキテクチヤ全体のブロツク線図を第４図に示
す。
チツプへの入力は12ビツト座標値（独立変数）と、16
ビツト軸値（従属変数）と、８ビツト軸値（従属変数）
とから構成される。これらの入力はそれぞれ時分割多重
化されて、チツプが結びモードにない限り、まずP1に関
して値を読込み、次にP2に関して値を読込む。結びモー
ドと、いくつかの制御入力については後述する。
ビツト軸値（従属変数）と、８ビツト軸値（従属変数）
とから構成される。これらの入力はそれぞれ時分割多重
化されて、チツプが結びモードにない限り、まずP1に関
して値を読込み、次にP2に関して値を読込む。結びモー
ドと、いくつかの制御入力については後述する。
入力は入力レジスタ部に読込まれる。これは、チツプ
のプロローグ部分の一部として考えられれば良い。プロ
ローグのアーキテクチヤは第５図（ａ）及び第５図
（ｂ）に示されている。
のプロローグ部分の一部として考えられれば良い。プロ
ローグのアーキテクチヤは第５図（ａ）及び第５図
（ｂ）に示されている。
プロローグとエピローグとの間には17の計算段があ
る。各段は１つのＸ部分と、２つのＹ部分YA及びYBとか
ら構成される。尚、図面及び説明本文を通して、「Ａ」
の文字は16ビツト軸値に関する段を表わし、「Ｂ」の文
字は８ビツト軸値に関する段を表わす。段ごとに、それ
ぞれのＸ部分とＹ部分は全く同じである。ここで、８ビ
ツト部分と16ビツト部分との相違点については、議論を
進める上で適切と思われるところで明確にする。
る。各段は１つのＸ部分と、２つのＹ部分YA及びYBとか
ら構成される。尚、図面及び説明本文を通して、「Ａ」
の文字は16ビツト軸値に関する段を表わし、「Ｂ」の文
字は８ビツト軸値に関する段を表わす。段ごとに、それ
ぞれのＸ部分とＹ部分は全く同じである。ここで、８ビ
ツト部分と16ビツト部分との相違点については、議論を
進める上で適切と思われるところで明確にする。
エピローグのアーキテクチヤは第７図に示されてい
る。エピローグが実行するまるめ演算に関しては後述す
る。
る。エピローグが実行するまるめ演算に関しては後述す
る。
チツプからのデータ出力は、入力に直接対応する３つ
である。Ｘ出力値は座標であり、Ya及びYbはＸ出力ピン
における座標に対応する軸値である。また、データと関
連する２つの状態フラグもあるが、それらの動作につい
ては以下に説明する。
である。Ｘ出力値は座標であり、Ya及びYbはＸ出力ピン
における座標に対応する軸値である。また、データと関
連する２つの状態フラグもあるが、それらの動作につい
ては以下に説明する。
動 作 以下、それぞれのモードにおけるGIPPの動作を説明す
る。入力制御回路及び補間回路の機能を、モードごと
に、別個に論じる。
る。入力制御回路及び補間回路の機能を、モードごと
に、別個に論じる。
通常モード GIPPの通常モードは、何らかの外部供給源から線の端
点のデータを受取り、端点の間にシエージングされた線
を描出するモードである。
点のデータを受取り、端点の間にシエージングされた線
を描出するモードである。
入力制御回路 入力回路の動作は、第８図に示す状態機械により制御
される。状態機械は外界と、チツプの内部のポイントの
双方から入力を受取る。外部からの入力は入力データ１
有効（IDV1），入力データ２有効（IDV2），チツプ選択
（CSEL），カウンタ・ロードのデイスエーブル（DISCN
T），保留（HLD）及び端点結び（JOIN）である。唯一つ
の内部入力は、カウント・イコール・カウント終り（E
Q）である。状態機械の出力は入力レジスタのイネーブ
ル（ENIR）と、カウンタ・ロードのイネーブル（ENCN
T）である。状態機械の変数は入力レジスタは一杯（IR
F）と、２点ロード（TPL）である。
される。状態機械は外界と、チツプの内部のポイントの
双方から入力を受取る。外部からの入力は入力データ１
有効（IDV1），入力データ２有効（IDV2），チツプ選択
（CSEL），カウンタ・ロードのデイスエーブル（DISCN
T），保留（HLD）及び端点結び（JOIN）である。唯一つ
の内部入力は、カウント・イコール・カウント終り（E
Q）である。状態機械の出力は入力レジスタのイネーブ
ル（ENIR）と、カウンタ・ロードのイネーブル（ENCN
T）である。状態機械の変数は入力レジスタは一杯（IR
F）と、２点ロード（TPL）である。
CSELが非活動状態である場合、GIPPは選択されず、保
留出力EGH1及びEGH2は高インピーダンス状態に置かれ
る。CSELが非活動状態であるとき、GIPPにデータをロー
ドすることはできない。
留出力EGH1及びEGH2は高インピーダンス状態に置かれ
る。CSELが非活動状態であるとき、GIPPにデータをロー
ドすることはできない。
GIPPの入力レジスタにデータをロードするためには、
IDV1及びIDV2と、CSELとが活動状態でなければならな
い。JOINが非活動状態であり且つ入力レジスタが空であ
る場合、３つの信号が現われた直後の２つのクロツク端
でP1及びP2がロードされる。JOINが活動状態であり且つ
入力レジスタが空であるならば、３つの信号が現われた
のに続いて、第１のクロツク端で１つの点（P2）がロー
ドされる。入力レジスタは、IRFが非活動状態であると
き、あるいは、IRFは活動状態であるが、ENCNTは活動状
態であり且つDISCNTと、HOLDとが共に非活動状態である
ときに空であると考えられる。
IDV1及びIDV2と、CSELとが活動状態でなければならな
い。JOINが非活動状態であり且つ入力レジスタが空であ
る場合、３つの信号が現われた直後の２つのクロツク端
でP1及びP2がロードされる。JOINが活動状態であり且つ
入力レジスタが空であるならば、３つの信号が現われた
のに続いて、第１のクロツク端で１つの点（P2）がロー
ドされる。入力レジスタは、IRFが非活動状態であると
き、あるいは、IRFは活動状態であるが、ENCNTは活動状
態であり且つDISCNTと、HOLDとが共に非活動状態である
ときに空であると考えられる。
入力レジスタが一杯で、３つの信号が現われないとき
は、JOINの状態にかかわらず、データをロードすること
はできない。この場合、EGH1とEGH2は、共に、１クロツ
クサイクルの遅延をもつて、現われる。入力レジスタ
は、IRFが活動状態であり且つENCNTが非活動状態である
か、あるいはIRFが活動状態であり且つDISCNT又はHLDが
活動状態であるときにのみ一杯になると考えられる。
は、JOINの状態にかかわらず、データをロードすること
はできない。この場合、EGH1とEGH2は、共に、１クロツ
クサイクルの遅延をもつて、現われる。入力レジスタ
は、IRFが活動状態であり且つENCNTが非活動状態である
か、あるいはIRFが活動状態であり且つDISCNT又はHLDが
活動状態であるときにのみ一杯になると考えられる。
IDV1とIDV2が共に非活動状態であり且つCSELが活動状
態であるとき、保留出力EGH1及びEGH2は、入力レジスタ
の状態にかかわらず、１クロツクサイクルの遅延をもつ
て、非活動状態になる。
態であるとき、保留出力EGH1及びEGH2は、入力レジスタ
の状態にかかわらず、１クロツクサイクルの遅延をもつ
て、非活動状態になる。
IDV2とIDVとが異なり且つCSELが活動状態であるとき
は、同様に入力レジスタの状態にかかわらず保留出力の
一方が活動状態になる。IDV1が非活動状態で、IDV2が活
動状態であれば、１クロツクサイクルの遅延をもつて、
EGH2出力が現われる。IDV2が非活動状態で、IDV1は活動
状態であるならば、１クロツクサイクルの遅延をもつ
て、EGH1出力が現われる。
は、同様に入力レジスタの状態にかかわらず保留出力の
一方が活動状態になる。IDV1が非活動状態で、IDV2が活
動状態であれば、１クロツクサイクルの遅延をもつて、
EGH2出力が現われる。IDV2が非活動状態で、IDV1は活動
状態であるならば、１クロツクサイクルの遅延をもつ
て、EGH1出力が現われる。
入力レジスタ一杯フラグIRFは、JOINが活動状態であ
るときは、第１のデータ点をロードするクロツク端でセ
ツトされ、JOINが非活動状態である場合には、第２のデ
ータ点をロードするクロツク端でセツトされる。IRFフ
ラグが真であり且つEQフラグが真になつたとき、補間回
路にデータをロードするために、ENCNTはセツトされ
る。ENCNTが活動状態になり且つHLDとDISCNTが共に非活
動状態であるとき、入力端子で待機している有効データ
が存在しない場合、あるいは有効データは利用可能であ
り且つJOINが非活動状態である場合に、IRFは非活動状
態にセツトされる。有効データが利用可能であり且つJO
INが活動状態である場合には、IRFは活動状態のままで
ある。補間回路へのデータの転送は、DISCNTとHLDの双
方が非活動状態である場合は、ENCNTが現われたのに続
くクロツク端でイネーブルされる。これに対し、DISCNT
が活動状態である場合には、ENCNTは禁止されるので、
補間回路へのデータの転送はデイスエーブルされる。HL
Dが活動状態であるときにも、状態機械におけるEQレジ
スタへのクロツクと、カウンタへのクロツクは共にデイ
スエーブルされるので、補間回路へのデータの転送は阻
止される。
るときは、第１のデータ点をロードするクロツク端でセ
ツトされ、JOINが非活動状態である場合には、第２のデ
ータ点をロードするクロツク端でセツトされる。IRFフ
ラグが真であり且つEQフラグが真になつたとき、補間回
路にデータをロードするために、ENCNTはセツトされ
る。ENCNTが活動状態になり且つHLDとDISCNTが共に非活
動状態であるとき、入力端子で待機している有効データ
が存在しない場合、あるいは有効データは利用可能であ
り且つJOINが非活動状態である場合に、IRFは非活動状
態にセツトされる。有効データが利用可能であり且つJO
INが活動状態である場合には、IRFは活動状態のままで
ある。補間回路へのデータの転送は、DISCNTとHLDの双
方が非活動状態である場合は、ENCNTが現われたのに続
くクロツク端でイネーブルされる。これに対し、DISCNT
が活動状態である場合には、ENCNTは禁止されるので、
補間回路へのデータの転送はデイスエーブルされる。HL
Dが活動状態であるときにも、状態機械におけるEQレジ
スタへのクロツクと、カウンタへのクロツクは共にデイ
スエーブルされるので、補間回路へのデータの転送は阻
止される。
補間回路 内部カウンタ（CXカウンタCXCNTおよびＸカウンタXCN
T）が動作を終了し且つ入力レジスタ（X2,X1,YA1,YA2,Y
B1,YB2）が一杯であるとき、入力レジスタのデータは補
間回路へ転送される。補間の開始前に、データに関して
いくつかの演算が実行される。
T）が動作を終了し且つ入力レジスタ（X2,X1,YA1,YA2,Y
B1,YB2）が一杯であるとき、入力レジスタのデータは補
間回路へ転送される。補間の開始前に、データに関して
いくつかの演算が実行される。
再びプロローグのｙ部分を示す第５図（ｂ）に戻つて
説明する。Ｙ部分においては、y2からy1を減算し、その
結果をRYレジスタRYA及びRYBに記憶する。演算の符号も
（RYSGNとして）RYSGNA及びRYSGNBにセーブされ、後
に、補間段で使用される。量y1自体は、連続して実行さ
れる近似計算の開始点として、CYLと呼ばれるレジスタ
（図示せず）にセーブされる。CYMと呼ばれるレジスタ
（図示せず）はゼロで充満されて、y1の当初のワードサ
イズを２倍にするために、y1を有効に符号拡張する。
説明する。Ｙ部分においては、y2からy1を減算し、その
結果をRYレジスタRYA及びRYBに記憶する。演算の符号も
（RYSGNとして）RYSGNA及びRYSGNBにセーブされ、後
に、補間段で使用される。量y1自体は、連続して実行さ
れる近似計算の開始点として、CYLと呼ばれるレジスタ
（図示せず）にセーブされる。CYMと呼ばれるレジスタ
（図示せず）はゼロで充満されて、y1の当初のワードサ
イズを２倍にするために、y1を有効に符号拡張する。
次に、プロローグのｘ部分を示す第５図（ａ）に関し
て説明する。Ｘ部分では、x2からx1を減算する。その結
果の符号は検査され、符号が正であれば、減算結果の１
の補数がSVRXレジスタに記憶される。符号が負であれ
ば、減算の結果は変更されないままSVRXレジスタに記憶
される。減算の符号もセーブされ、後に利用される。
て説明する。Ｘ部分では、x2からx1を減算する。その結
果の符号は検査され、符号が正であれば、減算結果の１
の補数がSVRXレジスタに記憶される。符号が負であれ
ば、減算の結果は変更されないままSVRXレジスタに記憶
される。減算の符号もセーブされ、後に利用される。
カウンタに与えられる値は、入力データがロードされ
たときのJOINの状態と、データの値とによつて異なる。
JOINが活動状態であつた場合、Ｘカウンタは、x2−x1演
算の符号に従つてx1＋１を受取る。CXカウンタは１にプ
リセツトされる。しかしながら、入力データがx2に等し
いx1を有する場合には、DVOフラグはセツトされ、JOIN
はオーバーライドされる。データがロードされた時点で
JOINが非活動状態であつたか、あるいは、それが活動状
態であり、DVOによりオーバーライドされた場合には、
Ｘカウンタはx1の値を受取り、CXカウンタはゼロにプリ
セツトされる。
たときのJOINの状態と、データの値とによつて異なる。
JOINが活動状態であつた場合、Ｘカウンタは、x2−x1演
算の符号に従つてx1＋１を受取る。CXカウンタは１にプ
リセツトされる。しかしながら、入力データがx2に等し
いx1を有する場合には、DVOフラグはセツトされ、JOIN
はオーバーライドされる。データがロードされた時点で
JOINが非活動状態であつたか、あるいは、それが活動状
態であり、DVOによりオーバーライドされた場合には、
Ｘカウンタはx1の値を受取り、CXカウンタはゼロにプリ
セツトされる。
入力データがロードされた直後に、カウンタはカウン
トを開始する。Ｘカウンタは、（x2−x1）の符号が正で
あればカウントアツプし、負であればカウントダウンす
る。CXカウンタは、常に、そのスタート点からカウント
アツプする。どのサイクルにおいても、カウントの終り
が後続するクロツク端に達するか否かを判定するため
に、カウンタのカウントペンデイング出力はSVX2レジス
タの内容と比較される。その条件を満たしていれば、制
御状態機械は、次のデータのセツトがある場合には、そ
のデータを入力レジスタから補間回路へ転送するための
準備ができるように通告される。
トを開始する。Ｘカウンタは、（x2−x1）の符号が正で
あればカウントアツプし、負であればカウントダウンす
る。CXカウンタは、常に、そのスタート点からカウント
アツプする。どのサイクルにおいても、カウントの終り
が後続するクロツク端に達するか否かを判定するため
に、カウンタのカウントペンデイング出力はSVX2レジス
タの内容と比較される。その条件を満たしていれば、制
御状態機械は、次のデータのセツトがある場合には、そ
のデータを入力レジスタから補間回路へ転送するための
準備ができるように通告される。
カウンタが動作を終了し且つ出力レジスタに、補間回
路へ転送すべきデータが存在していない場合、DAVフラ
グは無効データを指示するようにセツトされる。このフ
ラグはデータと共に各段を通過し、データと並行して出
力される。データがカウンタへ出力されると、ゼロによ
る除算という条件が存在するか、又は第１の点が先の点
の繰返しであるとしても、DAVフラグは有効データを指
示するようにセツトされる。
路へ転送すべきデータが存在していない場合、DAVフラ
グは無効データを指示するようにセツトされる。このフ
ラグはデータと共に各段を通過し、データと並行して出
力される。データがカウンタへ出力されると、ゼロによ
る除算という条件が存在するか、又は第１の点が先の点
の繰返しであるとしても、DAVフラグは有効データを指
示するようにセツトされる。
カウンタがカウントを続けるにつれて、データは補間
段へ送られてゆく。16ビツト部分にある17の段はそれぞ
れ同一のものであるが、誤差条件の関係から、８ビツト
部分は９段分の長さしかない。８ビツト部分の残る段
は、データについて演算を実行せず、ただデータを通過
させるだけである。
段へ送られてゆく。16ビツト部分にある17の段はそれぞ
れ同一のものであるが、誤差条件の関係から、８ビツト
部分は９段分の長さしかない。８ビツト部分の残る段
は、データについて演算を実行せず、ただデータを通過
させるだけである。
ある計算段のＸ部分315（第６図）においては、プロ
ローグのｘ部分（第５図（ａ））で記憶されたRX値の符
号の補数を桁上げ入力として使用して、その記憶された
RX値をCX値に加算器321において加算する。前述のよう
に、x2−x1が負であった場合には、減算結果は変更なし
に記憶（セーブ）されてしいる。それ故、RX値とCX値と
の加算は、（ｘ−x1）から（x2−x1）を減算することと
同等である。これが補間アルゴリズムにおける第１のス
テップである。しかし、x2−x1が正であった場合には、
その差の１の補数がセーブ（記憶）されている。その場
合にも、桁上げ入力を伴う加算は、（ｘ−x1）から（x2
−x1）を減算することと同等である。
ローグのｘ部分（第５図（ａ））で記憶されたRX値の符
号の補数を桁上げ入力として使用して、その記憶された
RX値をCX値に加算器321において加算する。前述のよう
に、x2−x1が負であった場合には、減算結果は変更なし
に記憶（セーブ）されてしいる。それ故、RX値とCX値と
の加算は、（ｘ−x1）から（x2−x1）を減算することと
同等である。これが補間アルゴリズムにおける第１のス
テップである。しかし、x2−x1が正であった場合には、
その差の１の補数がセーブ（記憶）されている。その場
合にも、桁上げ入力を伴う加算は、（ｘ−x1）から（x2
−x1）を減算することと同等である。
RX＋CX（RXおよびRXの和）の符号LSは、CXの旧値（CX
I）を保持すべきか、又は前記和を保持すべきかを選択
するために使用される。これはマルチプレクサ313で行
われる。符号LSが正であれば、除数は被除数より小さ
く、前記和が選択される。符号LSが負であれば、旧値が
保持される。どちらが選択されたにせよ、次の計算段の
CX入力としては、左へ１ビットだけ桁送りされ且つゼロ
が充填される。このようにして、次の計算段へデータを
送る際に必要な２を乗じる乗算（スケーリング）が実行
される。各計算段のRX値およびＸ値は、次の計算段へ
と、変更を受けることなく単に送られるだけである。
I）を保持すべきか、又は前記和を保持すべきかを選択
するために使用される。これはマルチプレクサ313で行
われる。符号LSが正であれば、除数は被除数より小さ
く、前記和が選択される。符号LSが負であれば、旧値が
保持される。どちらが選択されたにせよ、次の計算段の
CX入力としては、左へ１ビットだけ桁送りされ且つゼロ
が充填される。このようにして、次の計算段へデータを
送る際に必要な２を乗じる乗算（スケーリング）が実行
される。各計算段のRX値およびＸ値は、次の計算段へ
と、変更を受けることなく単に送られるだけである。
Ｙ部分でも、RXおよびCXの和の符号LSが、Ｘ部分で一
使用されるのと全く同様に使用される。RY値をCY値に加
算し、このRY値およびCY値の和、または旧CY値を、Ｘ部
分からの和の符号LSに応じて、次の計算段へ送る。ここ
でも、次の計算段に対応させるために、値は左へ１ビッ
トだけ桁送りされ、ゼロを充填される。
使用されるのと全く同様に使用される。RY値をCY値に加
算し、このRY値およびCY値の和、または旧CY値を、Ｘ部
分からの和の符号LSに応じて、次の計算段へ送る。ここ
でも、次の計算段に対応させるために、値は左へ１ビッ
トだけ桁送りされ、ゼロを充填される。
各段でＹ値が左へ桁送りされるにつれて、結果の整数
部はCYMへ転送され、小数部はレジスタCYLに記憶され
る。
部はCYMへ転送され、小数部はレジスタCYLに記憶され
る。
まるめ回路 次に、第４図及び第７図に関して説明する。データが
必要な全ての補間段を通過した後、必要に応じて統計的
偏りが取除かれ、Ｙ結果のまるめが実行される。Ｘ部分
で実行される唯一の動作は、CXワードの中に、ゼロの余
りを示すゼロがあるか否かを検出することである。余り
がゼロであれば、偏りの除去は行われない。偏りの除去
が必要である場合には、データは、新たな和を選択する
ためにハードワイヤードされた選択ビツトと共に、２つ
以上の段を通過する。
必要な全ての補間段を通過した後、必要に応じて統計的
偏りが取除かれ、Ｙ結果のまるめが実行される。Ｘ部分
で実行される唯一の動作は、CXワードの中に、ゼロの余
りを示すゼロがあるか否かを検出することである。余り
がゼロであれば、偏りの除去は行われない。偏りの除去
が必要である場合には、データは、新たな和を選択する
ためにハードワイヤードされた選択ビツトと共に、２つ
以上の段を通過する。
偏りの除去が実行された後、まるめ演算を行つても良
い。まるめを実行するためには、CYワードの小数部の最
上位ビツトを整数部の最下位ビツトに加算する。しかし
ながら、YMD入力が活動状態であれば、８ビツトの結果
又は16ビツトの結果のいずれかで、まるめは実行されな
い。その代わりに、16ビツトの結果の小数部の最上位８
ビツトが８ビツト出力ピンから出力される。
い。まるめを実行するためには、CYワードの小数部の最
上位ビツトを整数部の最下位ビツトに加算する。しかし
ながら、YMD入力が活動状態であれば、８ビツトの結果
又は16ビツトの結果のいずれかで、まるめは実行されな
い。その代わりに、16ビツトの結果の小数部の最上位８
ビツトが８ビツト出力ピンから出力される。
XMDピンが活動状態である場合には、データ有効フラ
グDAVと、Ｘの２つの最下位ビツトとが、対応するYAワ
ード及びYBワードの１サイクル前に、出力端子に現われ
る。Ｘ出力ワードの最上位10ビツトは、XMDの状態によ
り影響を受けない。
グDAVと、Ｘの２つの最下位ビツトとが、対応するYAワ
ード及びYBワードの１サイクル前に、出力端子に現われ
る。Ｘ出力ワードの最上位10ビツトは、XMDの状態によ
り影響を受けない。
保留モード HLDピンが動作されると、GIPPは、オンチツプ動作の
大半が一時停止となる保留状態に入る。チツプは、HLD
ピンが動作状態を維持している間、保留状態のままであ
る。
大半が一時停止となる保留状態に入る。チツプは、HLD
ピンが動作状態を維持している間、保留状態のままであ
る。
入力制御回路 保留モードの間、入力制御回路は、TSTピンが動作さ
れない限り、通常モードのときと全く同様に機能する。
TSTが動作されると、入力制御回路はチツプの残りの部
分と共に保留状態となる。この原則に対する唯一の例外
は、どのような状況でも保留されないEGH1レジスタ及び
EGH2レジスタである。
れない限り、通常モードのときと全く同様に機能する。
TSTが動作されると、入力制御回路はチツプの残りの部
分と共に保留状態となる。この原則に対する唯一の例外
は、どのような状況でも保留されないEGH1レジスタ及び
EGH2レジスタである。
補間回路 保留モードにある間、内部レジスタへの全てのクロツ
クは一時停止し、また、状態機械のカウンタとEQレジス
タも一時停止する。保留モードにある間、出力イネーブ
ルピンOENは動作状態のままである。
クは一時停止し、また、状態機械のカウンタとEQレジス
タも一時停止する。保留モードにある間、出力イネーブ
ルピンOENは動作状態のままである。
試験モード TESTピンが動作されると、GIPPは、チツプを回路内で
十分に試験することができる試験状態に入る。そのよう
な試験は当業者には良く知られており、通常、ビツトパ
ターンを導入し且つ所期のシグナチユア値に関して出力
を検査することにより実行される。チツプは、TSTが非
動作状態となるまで、試験状態のままである。
十分に試験することができる試験状態に入る。そのよう
な試験は当業者には良く知られており、通常、ビツトパ
ターンを導入し且つ所期のシグナチユア値に関して出力
を検査することにより実行される。チツプは、TSTが非
動作状態となるまで、試験状態のままである。
インタフエースの説明 GIPPダイの一実施例は104個のピンを有する。これは1
00ピンパツケージと、104ピンパツケージの双方に適合
するように設計されている。
00ピンパツケージと、104ピンパツケージの双方に適合
するように設計されている。
入力端子 特に第９図を参照して、また、第４図，第５図
（ａ），第５図（ｂ），第６図，第７図及び第８図をも
参照して、GIPPの入力端子を説明する。入力端子はCMOS
論理レベル入力信号との間に両立性を有する。各入力ピ
ン又はバスについて別個に説明する。
（ａ），第５図（ｂ），第６図，第７図及び第８図をも
参照して、GIPPの入力端子を説明する。入力端子はCMOS
論理レベル入力信号との間に両立性を有する。各入力ピ
ン又はバスについて別個に説明する。
Ya入力バスYAI（15:0） Ya入力バスは、時分割多重化された16ビツトで符号の
ない整数である初期座標軸値及び最終座標軸値をYa入力
レジスタに読込むために使用される。バスは16個の活動
ハイ入力ピンから構成される。IRFが偽であり且つIDV及
びCSELが真であるとき、CLKの立上り端で、ya1が第１の
入力レジスタに読込まれる。次のクロツク端で、ya2が
第２の入力レジスタに読込まれる。JOINが活動状態であ
る場合、IRFが活動状態であり且つIDV及びCSELが真であ
るときに、ya2は読込まれる。また、ya1は第２の入力レ
ジスタから第１の入力レジスタへ転送される。
ない整数である初期座標軸値及び最終座標軸値をYa入力
レジスタに読込むために使用される。バスは16個の活動
ハイ入力ピンから構成される。IRFが偽であり且つIDV及
びCSELが真であるとき、CLKの立上り端で、ya1が第１の
入力レジスタに読込まれる。次のクロツク端で、ya2が
第２の入力レジスタに読込まれる。JOINが活動状態であ
る場合、IRFが活動状態であり且つIDV及びCSELが真であ
るときに、ya2は読込まれる。また、ya1は第２の入力レ
ジスタから第１の入力レジスタへ転送される。
Yb入力バスYBI（7:0） Yb入力バスは、時分割多重化された８ビツトの符号の
ない整数である初期座標軸値及び最終座標軸値をYb入力
レジスタに読込むために使用される。バスは８個の活動
ハイ入力ピンから構成される。このバスの最上位ビツト
には、GIPPを100ピンパツケージに挿入できるようにす
るために、プルダウン抵抗器が付されている。100ピン
パツケージに実装される場合、このピンは接続されな
い。IRFが偽であり且つIDV及びCSELが真であるとき、y
b1は、CLKの立上り端で、第１の入力レジスタに読込ま
れる。次のクロツク端で、yb2が第２の入力レジスタに
読込まれる。JOINが活動状態である場合、IRFが活動状
態であり且つIDV及びC SELが真であるときに、yb2は読
込まれる。また、yb2は第２の入力レジスタから第１の
入力レジスタへ転送される。
ない整数である初期座標軸値及び最終座標軸値をYb入力
レジスタに読込むために使用される。バスは８個の活動
ハイ入力ピンから構成される。このバスの最上位ビツト
には、GIPPを100ピンパツケージに挿入できるようにす
るために、プルダウン抵抗器が付されている。100ピン
パツケージに実装される場合、このピンは接続されな
い。IRFが偽であり且つIDV及びCSELが真であるとき、y
b1は、CLKの立上り端で、第１の入力レジスタに読込ま
れる。次のクロツク端で、yb2が第２の入力レジスタに
読込まれる。JOINが活動状態である場合、IRFが活動状
態であり且つIDV及びC SELが真であるときに、yb2は読
込まれる。また、yb2は第２の入力レジスタから第１の
入力レジスタへ転送される。
Ｘ入力バスXI（11:0） Ｘ入力バスは、時分割多重化された12ビツトの符号の
ない整数である初期座標軸値及び最終座標軸値をＸ入力
レジスタに読込むために使用される。バスは12個の活動
ハイ入力ピンから構成される。IRFが偽であり且つIDV及
びC SELが真であるとき、x1は、CLKの立上り端で第１の
入力レジスタに読込まれる。次のクロツク端で、x2が第
２の入力レジスタに読込まれる。JOINが活動状態である
場合、IRFが活動状態であり且つIDV及びC SELが真であ
るときに、x2は読込まれる。また、x1は第２の入力レジ
スタから第１の入力レジスタへ転送される。
ない整数である初期座標軸値及び最終座標軸値をＸ入力
レジスタに読込むために使用される。バスは12個の活動
ハイ入力ピンから構成される。IRFが偽であり且つIDV及
びC SELが真であるとき、x1は、CLKの立上り端で第１の
入力レジスタに読込まれる。次のクロツク端で、x2が第
２の入力レジスタに読込まれる。JOINが活動状態である
場合、IRFが活動状態であり且つIDV及びC SELが真であ
るときに、x2は読込まれる。また、x1は第２の入力レジ
スタから第１の入力レジスタへ転送される。
保留ピンHLD 保留ピンはチツプ上の動作を停止させるために使用さ
れる。信号はハイで活動する。HLDが真であるとき、補
間回路を介するデータ転送は禁止される。通常動作の
間、HLDが活動中であるときにIRFが偽であれば、チツプ
へのデータのロードはそれでもイネーブルされる。
れる。信号はハイで活動する。HLDが真であるとき、補
間回路を介するデータ転送は禁止される。通常動作の
間、HLDが活動中であるときにIRFが偽であれば、チツプ
へのデータのロードはそれでもイネーブルされる。
試験ピンTST TSTピンはGIPPを試験状態に置くために使用される。
信号はハイで活動する。TSTが真であるとき、プロロー
グ，エピローグ及び補間段は複数の互いに独立した逐次
シフト経路に再分割される。チツプに組込むことができ
ると考えられる試験パターンは数多く知られている。
信号はハイで活動する。TSTが真であるとき、プロロー
グ，エピローグ及び補間段は複数の互いに独立した逐次
シフト経路に再分割される。チツプに組込むことができ
ると考えられる試験パターンは数多く知られている。
Ｙ出力モードピンYMD YMDピンは、Ya軸出力値の小数部をYb軸値出力ピンに
置かれるために使用される。信号は活動ハイである。YM
Dが真であるとき、Ya軸値の小数部は切捨てられ、最上
位８ビツトがYb軸値出力ピンへ出力される。ワードは２
での補数フオーマツトをとつている。YMDが活動状態で
あるとき、Yaワードはまるめられない。GIPPを100ピン
パツケージに挿入できるようにするため、YMD入力端子
はプルダウン抵抗器を有する。100ピンパツケージに実
装される場合、このピンは接続されない。
置かれるために使用される。信号は活動ハイである。YM
Dが真であるとき、Ya軸値の小数部は切捨てられ、最上
位８ビツトがYb軸値出力ピンへ出力される。ワードは２
での補数フオーマツトをとつている。YMDが活動状態で
あるとき、Yaワードはまるめられない。GIPPを100ピン
パツケージに挿入できるようにするため、YMD入力端子
はプルダウン抵抗器を有する。100ピンパツケージに実
装される場合、このピンは接続されない。
Ｘ出力モードピンXMD XMDピンは、Ｘ出力ワードの２つの最下位ビツトと、
データ有効フラグDAVとを、通常動作のときより１クロ
ツクサイクルだけ早く得るために使用される。
データ有効フラグDAVとを、通常動作のときより１クロ
ツクサイクルだけ早く得るために使用される。
入力データ有効ピンIDV1及びIDV2 IDVピンは、ハードウエアハンドシエーキングプロト
コルにおいて、C SELと関連して、GIPPにデータを読込
むために使用される。ピンはハイで活動する。２つのID
V信号が共に現われているとき、それは、GIPPにロード
すべき有効データが入力ピンに存在することを示す。通
常動作中、IRFが非活動状態であり且つC SELが活動状態
であるときに、データは第１組の入力レジスタに読込ま
れる。第２組の入力レジスタは、その直後のクロツクサ
イクルでロードされる。ユーザーは、ロード動作の第２
のサイクルの間に有効データの存在を確保しなければな
らない。しかしながら、JOINが活動状態であるときに
は、第１組の入力レジスタは第２組の入力レジスタから
ロードされ、第２組の入力レジスタは外部ピンからロー
ドされるので、１組の有効データのみが要求される。
コルにおいて、C SELと関連して、GIPPにデータを読込
むために使用される。ピンはハイで活動する。２つのID
V信号が共に現われているとき、それは、GIPPにロード
すべき有効データが入力ピンに存在することを示す。通
常動作中、IRFが非活動状態であり且つC SELが活動状態
であるときに、データは第１組の入力レジスタに読込ま
れる。第２組の入力レジスタは、その直後のクロツクサ
イクルでロードされる。ユーザーは、ロード動作の第２
のサイクルの間に有効データの存在を確保しなければな
らない。しかしながら、JOINが活動状態であるときに
は、第１組の入力レジスタは第２組の入力レジスタから
ロードされ、第２組の入力レジスタは外部ピンからロー
ドされるので、１組の有効データのみが要求される。
線端点結びピンJOIN JOINピンは、現在の線の端点を次に続く線の開始点と
して使用することにより、複数の接続した線分を描出さ
せることができる。ピンはハイで活動する。JOINが活動
状態であるとき、第１組の入力レジスタのためのデータ
は第２組の入力レジスタからロードされ、第２組の入力
レジスタは外部入力ピンからロードされる。データが補
間回路にロードされると、新たな線の開始点は既に先の
線の一部として描出されているので、内部カウンタには
ゼロでなく、１がロードされる。
して使用することにより、複数の接続した線分を描出さ
せることができる。ピンはハイで活動する。JOINが活動
状態であるとき、第１組の入力レジスタのためのデータ
は第２組の入力レジスタからロードされ、第２組の入力
レジスタは外部入力ピンからロードされる。データが補
間回路にロードされると、新たな線の開始点は既に先の
線の一部として描出されているので、内部カウンタには
ゼロでなく、１がロードされる。
JOINは、第１組の入力データと並行して、独自の入力
レジスタにロードされる。このセーブ値は、データが補
間回路へ転送されるときにカウンタを制御するために使
用される。２サイクルから成るロードの第２のサイクル
で、JOINの状態を変化させないように注意を払うべきで
ある。このようにすると、線の第１の点が補間回路へ転
送されたときに、GIPPはその点をスキツプする。
レジスタにロードされる。このセーブ値は、データが補
間回路へ転送されるときにカウンタを制御するために使
用される。２サイクルから成るロードの第２のサイクル
で、JOINの状態を変化させないように注意を払うべきで
ある。このようにすると、線の第１の点が補間回路へ転
送されたときに、GIPPはその点をスキツプする。
出力イネーブルピンOEN OENピンは３状態出力バスＸ（11:0）,YA（15:0）及び
YB（7:0）の状態を制御する。ピンはハイで活動する。O
ENが活動状態であるとき、ピンは適正値をチツプから送
り出す。OENが非活動状態であるときには、全ての出力
ピンは高インピーダンス状態に戻る。
YB（7:0）の状態を制御する。ピンはハイで活動する。O
ENが活動状態であるとき、ピンは適正値をチツプから送
り出す。OENが非活動状態であるときには、全ての出力
ピンは高インピーダンス状態に戻る。
チツプ選択ピンC SEL C SELは、ハードウエアハンドシエーキングプロトコ
ルにおいて、IDV1及びIDV2と関連して、データをGIPPに
読込むために使用される。ピンはローで活動する。C SE
Lが動作されたとき、それは、GIPPにデータをロードし
ても良いことを示す。通常動作の間、IRFが非活動状態
であり且つIDV1及びIDV2が共に活動状態であるとき、デ
ータは第１組の入力レジスタに読込まれる。第２組の入
力レジスタは、その直後のクロツクサイクルでロードさ
れる。ユーザーは、ロード動作の第２のサイクルの間に
有効データの存在を確保しなければならない。しかしな
がら、JOINが活動状態であるときには、第１組の入力レ
ジスタは第２組の入力レジスタからロードされ、第２組
の入力レジスタは外部ピンからロードされるので、１組
の有効データのみが要求される。
ルにおいて、IDV1及びIDV2と関連して、データをGIPPに
読込むために使用される。ピンはローで活動する。C SE
Lが動作されたとき、それは、GIPPにデータをロードし
ても良いことを示す。通常動作の間、IRFが非活動状態
であり且つIDV1及びIDV2が共に活動状態であるとき、デ
ータは第１組の入力レジスタに読込まれる。第２組の入
力レジスタは、その直後のクロツクサイクルでロードさ
れる。ユーザーは、ロード動作の第２のサイクルの間に
有効データの存在を確保しなければならない。しかしな
がら、JOINが活動状態であるときには、第１組の入力レ
ジスタは第２組の入力レジスタからロードされ、第２組
の入力レジスタは外部ピンからロードされるので、１組
の有効データのみが要求される。
C SELは、エツジGIPP保留信号EGH1及びEGH2に対する
入力イネーブル信号としても作用する。C SELが活動状
態であるとき、出力端子はイネーブルされる。C SELが
非活動状態であるときには、出力端子は高インピーダン
ス状態に戻る。
入力イネーブル信号としても作用する。C SELが活動状
態であるとき、出力端子はイネーブルされる。C SELが
非活動状態であるときには、出力端子は高インピーダン
ス状態に戻る。
外部リセツトピンRST RSTピンは、GIPPの内部制御信号及び外部状態信号を
制御下で非同期的にリセツトさせることができる。ピン
はローで活動する。RSTが動作されると、DAV制御シフト
レジスタ全体は無効データを示すためにリセツトされ
る。内部カウンタとRXレジスタはリセツトされ、制御状
態機械はWAIT_DATA状態に入り、このとき、IRF,ENIR及
びENCNTは全て非活動状態である。計算段では、レジス
タについてのリセツトは実行されない。
制御下で非同期的にリセツトさせることができる。ピン
はローで活動する。RSTが動作されると、DAV制御シフト
レジスタ全体は無効データを示すためにリセツトされ
る。内部カウンタとRXレジスタはリセツトされ、制御状
態機械はWAIT_DATA状態に入り、このとき、IRF,ENIR及
びENCNTは全て非活動状態である。計算段では、レジス
タについてのリセツトは実行されない。
カウンタ・ロードのデイスエーブルピンDISCNT DISCNTが活動状態であるとき、ENCNTは禁止されるの
で、入力レジスタから補間回路へのデータの転送は禁止
される。ピンは活動ハイである。
で、入力レジスタから補間回路へのデータの転送は禁止
される。ピンは活動ハイである。
DISCNTは、HLDが活動状態であるときには、チツプの
動作に影響を与えない。
動作に影響を与えない。
外部クロツクCP CPピンは、チツプに与えられる唯一の外部クロツクで
ある。CPはハイで活動し、公称周波数が25MHzの入力ク
ロツクであり、そのデユーテイサイクルは50％である。
ある。CPはハイで活動し、公称周波数が25MHzの入力ク
ロツクであり、そのデユーテイサイクルは50％である。
出力端子 GIPPの出力端子はCMOS入力信号との間に両立性を有
し、同様のインタフエース特性をもつ12個までの他のチ
ツプを最大フアンアウトして、それらを支援することが
できる。以下、各出力ピン又は出力バスを別個に説明す
る。
し、同様のインタフエース特性をもつ12個までの他のチ
ツプを最大フアンアウトして、それらを支援することが
できる。以下、各出力ピン又は出力バスを別個に説明す
る。
Ya出力バスYA（15:0） Ya出力バスは、最も近い整数にまるめられた軸Ａに関
する符号のない補間出力値である。このバスは３状態バ
スである。１本の線に関する補間値は、その線の端点が
補間回路にロードされてから20クロツクサイクル後に始
まつて、ピンに順次現われる。
する符号のない補間出力値である。このバスは３状態バ
スである。１本の線に関する補間値は、その線の端点が
補間回路にロードされてから20クロツクサイクル後に始
まつて、ピンに順次現われる。
Yb出力バスYB（7:0） Yb出力バスは、最も近い整数にまるめられた軸Ｂに関
する符号のない補間出力値である。YMDピンが動作され
た場合、このバスは、軸Ａに関する出力値の小数部の最
上位ビツトを２での補数のフオーマツトで出力する。こ
のバスは３状態バスである。１本の線に関する補間値
は、その線の端点が補間回路にロードされてから20クロ
ツクサイクル後に始まつて、ピンに順次現われる。
する符号のない補間出力値である。YMDピンが動作され
た場合、このバスは、軸Ａに関する出力値の小数部の最
上位ビツトを２での補数のフオーマツトで出力する。こ
のバスは３状態バスである。１本の線に関する補間値
は、その線の端点が補間回路にロードされてから20クロ
ツクサイクル後に始まつて、ピンに順次現われる。
100ピンパツケージに実装されるときには、このバス
の最上位ビツトは接続されない。
の最上位ビツトは接続されない。
Ｘ出力バスＸ（11:0） Ｘ出力バスは、Ａ軸補間出力値及びＢ軸補間出力値に
対応する符号のない整数出力座標である。このバスは３
状態バスである。１本の線に関する座標値は、その線の
端点が補間回路にロードされてから20クロツクサイクル
後から始まつて、ピンに順次現われる。しかしながら、
XMDが動作された場合には、ワードの２つの最下位ビツ
トが、そのワードの残り部分より１クロツクサイクル前
に、出力端子に現われる。
対応する符号のない整数出力座標である。このバスは３
状態バスである。１本の線に関する座標値は、その線の
端点が補間回路にロードされてから20クロツクサイクル
後から始まつて、ピンに順次現われる。しかしながら、
XMDが動作された場合には、ワードの２つの最下位ビツ
トが、そのワードの残り部分より１クロツクサイクル前
に、出力端子に現われる。
ゼロによる除算フラグDVO このフラグは、補間におけるゼロによる除算の条件を
示す。このピンはハイで活動する。DVOが真であると
き、線の端点は同じＸ座標を有するので、ゼロによる除
算が実行される結果となる。この場合、軸バスに出力さ
れる値はya1及びyb1である。座標バスに出力される値は
x1である。ゼロによる除算を実行させる結果をもたらし
たデータが出力端子に現われている限り、DVOは活動状
態のままである。
示す。このピンはハイで活動する。DVOが真であると
き、線の端点は同じＸ座標を有するので、ゼロによる除
算が実行される結果となる。この場合、軸バスに出力さ
れる値はya1及びyb1である。座標バスに出力される値は
x1である。ゼロによる除算を実行させる結果をもたらし
たデータが出力端子に現われている限り、DVOは活動状
態のままである。
100ピンパツケージに実装されるとき、このピンは接
続されない。
続されない。
端GIPP保留ピンEGH1及びEGH2 これらの保留出力ピンは、GIPPのデータ源が新たなデ
ータを発生していてはならないことを示す。２つの信号
はハイで活動し、且つ３状態である。CSELはこれらの信
号をイネーブルする出力である。
ータを発生していてはならないことを示す。２つの信号
はハイで活動し、且つ３状態である。CSELはこれらの信
号をイネーブルする出力である。
CSELが非活動状態である場合、これらの出力端子は共
に高インピーダンス状態に置かれる。CSELと、２つの入
力データ有効信号IDV1及びIDV2とは活動状態であるが、
入力レジスタが一杯である場合は、EGH1及びEGH2は、共
に、１クロツクサイクルの遅延をもつて動作される。CS
ELが活動状態であるが、IDV1及びIDV2は共に非活動状態
である場合には、２つの出力端子は１クロツクサイクル
の遅延をもつて非活動状態となる。CSELが活動状態であ
り且つ入力データ有効信号が互いに異なる場合には、こ
れらの出力端子の一方が、同様に１クロツクサイクルの
遅延をもつて、活動状態になり、他方は非活動状態にな
る。IDV1が非活動状態であるならば、EGH2が動作され、
IDV2が非活動状態であるならば、EGH1が動作される。
に高インピーダンス状態に置かれる。CSELと、２つの入
力データ有効信号IDV1及びIDV2とは活動状態であるが、
入力レジスタが一杯である場合は、EGH1及びEGH2は、共
に、１クロツクサイクルの遅延をもつて動作される。CS
ELが活動状態であるが、IDV1及びIDV2は共に非活動状態
である場合には、２つの出力端子は１クロツクサイクル
の遅延をもつて非活動状態となる。CSELが活動状態であ
り且つ入力データ有効信号が互いに異なる場合には、こ
れらの出力端子の一方が、同様に１クロツクサイクルの
遅延をもつて、活動状態になり、他方は非活動状態にな
る。IDV1が非活動状態であるならば、EGH2が動作され、
IDV2が非活動状態であるならば、EGH1が動作される。
データ有効フラグDAV データ有効フラグは、GIPP出力が有用なデータを表わ
すことを示す。このピンはローで活動する。DAVが真で
あるとき、現在データは有効である。DAVが偽であると
きには、出力バスのデータは直前の値の繰返しである。
XMDが活動状態であるとき、信号は、それが有効性を示
しているデータより１クロツクサイクル前に出力端子に
現われる。DAVは、チツプに線が入力されるたびに、そ
の入力の少なくとも第１のサイクルについては常に活動
状態である。
すことを示す。このピンはローで活動する。DAVが真で
あるとき、現在データは有効である。DAVが偽であると
きには、出力バスのデータは直前の値の繰返しである。
XMDが活動状態であるとき、信号は、それが有効性を示
しているデータより１クロツクサイクル前に出力端子に
現われる。DAVは、チツプに線が入力されるたびに、そ
の入力の少なくとも第１のサイクルについては常に活動
状態である。
内部タイミング GIPPの一実施例は、25MHzの最高外部クロツク速度で
動作するように設計されている。
動作するように設計されている。
ハンドリングの例外 GIPPチツプで起こる唯一の例外はゼロによる除算と、
無効データである。これらの条件を共に指示するための
状態フラグが利用可能である。
無効データである。これらの条件を共に指示するための
状態フラグが利用可能である。
ゼロによる除算 ゼロによる除算は、入力データ点P1及びP2が共に同じ
Ｘ座標を有するときに行われる。そのような場合、DVO
フラグは、結果データがチツプから出力されるときに真
となる。ゼロによる除算のための出力データは、任意
に、点P1に設定されている。内部パイプライン段は、こ
の条件が発生したときに、出力ピンへ適正なデータを転
送するようにセツトアツプされる。このフラグは侵犯デ
ータと共に計算段を通過し、データと同時に出力され
る。
Ｘ座標を有するときに行われる。そのような場合、DVO
フラグは、結果データがチツプから出力されるときに真
となる。ゼロによる除算のための出力データは、任意
に、点P1に設定されている。内部パイプライン段は、こ
の条件が発生したときに、出力ピンへ適正なデータを転
送するようにセツトアツプされる。このフラグは侵犯デ
ータと共に計算段を通過し、データと同時に出力され
る。
無効データ 無効出力データは、先行するクロツクサイクルの出力
データが有効であれ、無効であれ、そのデータの即時繰
返しであるデータとして定義される。この条件は、入力
レジスタが再び一杯になる前に内部カウンタが最終値に
達し、そのために、カウンタがその最終値で一時停止す
るようになつたときに起こる。カウンタが最終値に達し
た後の第１のクロツクサイクルで、DAVフラグは偽にセ
ツトされる。フラグは補間データと共に計算パイプライ
ンを介して伝播し、補間データと同時に出力される。DA
Vフラグは、チツプに線がロードされるたびに、その線
の第１の点に関して常に有効データを指示する。
データが有効であれ、無効であれ、そのデータの即時繰
返しであるデータとして定義される。この条件は、入力
レジスタが再び一杯になる前に内部カウンタが最終値に
達し、そのために、カウンタがその最終値で一時停止す
るようになつたときに起こる。カウンタが最終値に達し
た後の第１のクロツクサイクルで、DAVフラグは偽にセ
ツトされる。フラグは補間データと共に計算パイプライ
ンを介して伝播し、補間データと同時に出力される。DA
Vフラグは、チツプに線がロードされるたびに、その線
の第１の点に関して常に有効データを指示する。
重要な用語の定義 以下、図面を通して使用されている重要な要語の定義
を示す。下記の定義は本発明を理解する上で有用であ
る。
を示す。下記の定義は本発明を理解する上で有用であ
る。
システムの応用 本発明は、第１に、シエージングを判なう多角形描出
動作を支援するに際して線補間機能を実行するために設
計された。しかしながら、本発明を別の用途に適用する
こともでき、それらの用途がどのようなものであるか
は、この詳細な説明、図面及び特許請求の範囲を通して
当業者には明白であろう。
動作を支援するに際して線補間機能を実行するために設
計された。しかしながら、本発明を別の用途に適用する
こともでき、それらの用途がどのようなものであるか
は、この詳細な説明、図面及び特許請求の範囲を通して
当業者には明白であろう。
多角形の描出と充填 第10図に示す本発明の応用例では、任意の大きさと形
状をもつ多角形を描出し且つ充填するために３つのGIPP
チツプ110,120及び130を使用する。そのうち２つのGIPP
チツプは多角形の辺を描出するために使用され、第３の
GIPPチツプは辺から辺へ多角形を充填するために使用さ
れる。各GIPPで利用できる従属変数は２つのみであるの
で、この構成を使用した場合には、グレースケールの多
角形を描出することしかできない。
状をもつ多角形を描出し且つ充填するために３つのGIPP
チツプ110,120及び130を使用する。そのうち２つのGIPP
チツプは多角形の辺を描出するために使用され、第３の
GIPPチツプは辺から辺へ多角形を充填するために使用さ
れる。各GIPPで利用できる従属変数は２つのみであるの
で、この構成を使用した場合には、グレースケールの多
角形を描出することしかできない。
充填用GIPP130におけるチツプ選択信号は活動状態に
束縛されているものとし、GIPPの保留出力端子は２つの
辺用GIPP110及び120のHOLDピンに直接結合されるものと
する。２つの辺用GIPPにおけるXMDピンは、辺用GIPPか
ら、Ｘの２つの最下位ビツトと、データ有効フラグとを
１クロツクサイクルだけ早く得るために、活動状態に束
縛されているものとする。それらの信号は記録され、出
力は、反転されたデータ有効フラグと共に、充填用GIPP
へ直接送られるものとする。
束縛されているものとし、GIPPの保留出力端子は２つの
辺用GIPP110及び120のHOLDピンに直接結合されるものと
する。２つの辺用GIPPにおけるXMDピンは、辺用GIPPか
ら、Ｘの２つの最下位ビツトと、データ有効フラグとを
１クロツクサイクルだけ早く得るために、活動状態に束
縛されているものとする。それらの信号は記録され、出
力は、反転されたデータ有効フラグと共に、充填用GIPP
へ直接送られるものとする。
充填用GIPPに適正にデータをロードするためには、辺
用GIPPは充填用GIPPのクロツク速度の二分の一に等しい
クロツク速度で動作されるものとする。２つの辺用GIPP
の出力イネーブルは、第１のデータが二分の一速度のク
ロツクサイクルの第１の半分でGIPP内部バスに送られ、
第２のデータはサイクルの第２の半分で送られるよう
に、二分の一速度のクロツクとその補数に束縛されるも
のとする。充填用GIPPのIDV信号に対しては、さらにゲ
ーテイングが必要である。充填用GIPPに無関係な点をロ
ーデイングするのを避けるために、IDV信号は二分の一
速度クロツクサイクルの第１の半分でのみ活動状態にな
り、第２の半分では非活動状態になるものとする。
用GIPPは充填用GIPPのクロツク速度の二分の一に等しい
クロツク速度で動作されるものとする。２つの辺用GIPP
の出力イネーブルは、第１のデータが二分の一速度のク
ロツクサイクルの第１の半分でGIPP内部バスに送られ、
第２のデータはサイクルの第２の半分で送られるよう
に、二分の一速度のクロツクとその補数に束縛されるも
のとする。充填用GIPPのIDV信号に対しては、さらにゲ
ーテイングが必要である。充填用GIPPに無関係な点をロ
ーデイングするのを避けるために、IDV信号は二分の一
速度クロツクサイクルの第１の半分でのみ活動状態にな
り、第２の半分では非活動状態になるものとする。
全24ビツトカラー及び奥行キユーイングを可能にする
ためのこのアーキテクチヤの拡張は簡単である。すなわ
ち、第10図の単純なアーキテクチヤを、従属変数のうち
２つについて補間を実行するGIPPの各層と重ね合わせれ
ば良い。各スタツクの全てのGIPPは同じ独立変数を受取
る。
ためのこのアーキテクチヤの拡張は簡単である。すなわ
ち、第10図の単純なアーキテクチヤを、従属変数のうち
２つについて補間を実行するGIPPの各層と重ね合わせれ
ば良い。各スタツクの全てのGIPPは同じ独立変数を受取
る。
そのようなスタツク構造では、GIPP内部のコントロー
ラ（図示せず）が必要である。GIPP内部コントローラ
は、大型システムへの拡張の影響を受けない。１つのス
タツクの中の各GIPPは同じ独立変数及び同じ制御信号を
受取るので、スタツク中のGIPPの数にはかかわらず、今
１つ全く同じコントローラがあれば良い。
ラ（図示せず）が必要である。GIPP内部コントローラ
は、大型システムへの拡張の影響を受けない。１つのス
タツクの中の各GIPPは同じ独立変数及び同じ制御信号を
受取るので、スタツク中のGIPPの数にはかかわらず、今
１つ全く同じコントローラがあれば良い。
描出・充填システムの能力をさらに拡張するために、
辺値の間で多角形を充填するように２つ以上のスタツク
を使用しても良い。辺描出用GIPPのＸ出力の最下位ビツ
トを復号して、４つまでの充填用GIPPに対するチツプ選
択信号を発生させることができる。充填用GIPPの保留出
力端子は、他のシステムの場合と同様に、１つにまとめ
られると共に、辺用GIPPのHLDピンに接続されるものと
する。先の場合と同様に、GIPPスタツクの厚さにかかわ
らず、１つのGIPP内部コントローラのみがあれば良い。
辺値の間で多角形を充填するように２つ以上のスタツク
を使用しても良い。辺描出用GIPPのＸ出力の最下位ビツ
トを復号して、４つまでの充填用GIPPに対するチツプ選
択信号を発生させることができる。充填用GIPPの保留出
力端子は、他のシステムの場合と同様に、１つにまとめ
られると共に、辺用GIPPのHLDピンに接続されるものと
する。先の場合と同様に、GIPPスタツクの厚さにかかわ
らず、１つのGIPP内部コントローラのみがあれば良い。
以上、特許法に従い且つ当業者に、新規な原理を応用
すると共に、そのような特殊化された構成要素を必要に
応じて構成し、使用するために必要な情報を提供するよ
うに、本発明をはかり詳細に説明した。しかしながら、
特定の点で異なる装置により本発明を実施できること
と、装置の詳細及び動作手順の双方に関して様々な変形
を本発明の範囲自体から逸脱せずに実現できることを了
解しておくべきである。
すると共に、そのような特殊化された構成要素を必要に
応じて構成し、使用するために必要な情報を提供するよ
うに、本発明をはかり詳細に説明した。しかしながら、
特定の点で異なる装置により本発明を実施できること
と、装置の詳細及び動作手順の双方に関して様々な変形
を本発明の範囲自体から逸脱せずに実現できることを了
解しておくべきである。
第１図は、乗算演算及び除算演算を計算する従来の方法
の流れ図、第２図は、本発明の原理を利用する乗算及び
除算を含む計算を示す流れ図、第３図は、除算と乗算と
の組合せを介して補間を実行する本発明による手段を示
す流れ図、第４図は、本発明のGIPPのアーキテクチヤ全
体を概略的に示すブロツク線図、第５図（ａ）は、ｘ部
分に関して本発明のプロローグのアーキテクチヤを概略
的に示すブロツク線図、第５図（ｂ）は、ｙ部分に関し
て本発明のプロローグのアーキテクチヤを概略的に示す
ブロツク線図、第６図は、本発明の一実施例の計算段の
アーキテクチヤを概略的に示すブロツク線図、第７図
は、本発明の一実施例のエピローグのアーキテクチヤを
概略的に示すブロツク線図、第８図は、本発明の一実施
例のGIPP制御状態機械を概略的に示す図、第９図は、本
発明のGIPPの100ピンパツケージ用ピンアウト構成の一
実施例を示す平面図、第10図は、多角形描出・充填サブ
システムへの３つのGIPPチツプの応用を概略的に示すブ
ロツク線図、第11図は、本発明の補間方式の１例を示す
図である。
の流れ図、第２図は、本発明の原理を利用する乗算及び
除算を含む計算を示す流れ図、第３図は、除算と乗算と
の組合せを介して補間を実行する本発明による手段を示
す流れ図、第４図は、本発明のGIPPのアーキテクチヤ全
体を概略的に示すブロツク線図、第５図（ａ）は、ｘ部
分に関して本発明のプロローグのアーキテクチヤを概略
的に示すブロツク線図、第５図（ｂ）は、ｙ部分に関し
て本発明のプロローグのアーキテクチヤを概略的に示す
ブロツク線図、第６図は、本発明の一実施例の計算段の
アーキテクチヤを概略的に示すブロツク線図、第７図
は、本発明の一実施例のエピローグのアーキテクチヤを
概略的に示すブロツク線図、第８図は、本発明の一実施
例のGIPP制御状態機械を概略的に示す図、第９図は、本
発明のGIPPの100ピンパツケージ用ピンアウト構成の一
実施例を示す平面図、第10図は、多角形描出・充填サブ
システムへの３つのGIPPチツプの応用を概略的に示すブ
ロツク線図、第11図は、本発明の補間方式の１例を示す
図である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ヘンドリツク・エイ・イー・スパーネン バーグ アメリカ合衆国 55405 ミネソタ州・ ミネアポリス・ウエスト 26テイエイチ ストリート・1632
Claims (1)
- 【請求項１】ビデオ表示装置において、点Ｐ（x1,y1）
及び点Ｐ（x2,y2）の間の点Ｐ（x,y）の座標を、式 ｙ＝y1＋（y2−y1）・｛（ｘ−x1）／（x2−x1）｝ （ここで、ｘはx1とx2との間でのｎビットの独立変数で
あり、ｙはｎビットの従属変数である。） に従って補間するため、独立変数ｘに対する従属変数ｙ
の値を求める補間プロセッサであって、 （ａ） （CX−RX）を与える減算手段と（CY＋RY）を与
える加算手段とをそれぞれ有している、１番目，・・・
ｉ番目，・・・ｎ番目,n＋１番目の回路手段を備え、 （ｂ） |x−x1|をCX値として、且つ、値y1をCY値とし
て、それぞれ１番目の回路手段へ送る手段が備えられ、 （ｃ） ｉ番目の回路手段について（ｉ＝1,2,‥‥,n＋
１）、 受けたCX値およびRX値＝|x2−x1|に基づき減算手段で得
られた値（CX−RX）の符号が負である場合には、受けた
CX値に２を乗じた値2CXを、ｉ＋１番目の回路手段があ
れば、そのｉ＋１番目の回路手段のCX値として送り、且
つ、受けたCY値に２を乗じた値2CYを、ｉ＋１番目の回
路手段があれば、そのｉ＋１番目の回路手段のCY値とし
て送る手段が備えられ、 受けたCX値およびRX値＝|x2−x1|に基づき減算手段で得
られた値（CX−RX）の符号が正である場合には、その得
られた値（CX−RX）に２を乗じた値２（CX−RX）を、ｉ
＋１番目の回路手段があれば、そのｉ＋１番目の回路手
段のCX値として送り、且つ、受けたCY値およびRY＝y2−
y1に基づいて加算手段により得られた値（CY＋RY）を、
ｉ＋１番目の回路手段があれば、そのｉ＋１番目の回路
手段のCY値として送る手段が設けられ、 （ｄ） ｎ＋１番目の回路手段の加算手段により得られ
た値（CY＋RY）の位取りを1/2nだけ補正して求めるｙ値
とするための手段が備えられている、ことを特徴とする
補間プロセツサ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/307,354 US5020014A (en) | 1989-02-07 | 1989-02-07 | Generic interpolation pipeline processor |
| US307,354 | 1994-09-14 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02245796A JPH02245796A (ja) | 1990-10-01 |
| JP3312317B2 true JP3312317B2 (ja) | 2002-08-05 |
Family
ID=23189379
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02623190A Expired - Lifetime JP3312317B2 (ja) | 1989-02-07 | 1990-02-07 | 補間プロセツサ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5020014A (ja) |
| EP (1) | EP0382139A3 (ja) |
| JP (1) | JP3312317B2 (ja) |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5170475A (en) * | 1989-03-06 | 1992-12-08 | Motorola, Inc. | Data processor having instructions for interpolating between memory-resident data values respectively |
| US5179638A (en) * | 1990-04-26 | 1993-01-12 | Honeywell Inc. | Method and apparatus for generating a texture mapped perspective view |
| US5113362A (en) * | 1990-05-11 | 1992-05-12 | Analog Devices, Inc. | Integrated interpolator and method of operation |
| US5177698A (en) * | 1990-07-09 | 1993-01-05 | Eastman Kodak Company | Selectable power of two coefficient signal combining circuit |
| US5148381A (en) * | 1991-02-07 | 1992-09-15 | Intel Corporation | One-dimensional interpolation circuit and method based on modification of a parallel multiplier |
| US5502795A (en) * | 1993-08-31 | 1996-03-26 | Matsushita Electric Industrial Co., Ltd. | Antialias line generating method and antialias line generator |
| US5640578A (en) * | 1993-11-30 | 1997-06-17 | Texas Instruments Incorporated | Arithmetic logic unit having plural independent sections and register storing resultant indicator bit from every section |
| DE4406300C2 (de) * | 1994-02-26 | 1997-10-30 | Itt Ind Gmbh Deutsche | Lineares Interpolationsverfahren |
| US5748176A (en) * | 1995-07-20 | 1998-05-05 | Hewlett-Packard Company | Multi-variable colorimetric data access by iterative interpolation and subdivision |
| US5982990A (en) * | 1995-07-20 | 1999-11-09 | Hewlett-Packard Company | Method and apparatus for converting color space |
| US5862063A (en) * | 1996-12-20 | 1999-01-19 | Compaq Computer Corporation | Enhanced wavetable processing technique on a vector processor having operand routing and slot selectable operations |
| US6215504B1 (en) | 1996-12-20 | 2001-04-10 | Compaq Computer Corporation | Line drawing using operand routing and operation selective multimedia extension unit |
| US6006245A (en) * | 1996-12-20 | 1999-12-21 | Compaq Computer Corporation | Enhanced fast fourier transform technique on vector processor with operand routing and slot-selectable operation |
| US5931892A (en) * | 1996-12-20 | 1999-08-03 | Compaq Computer Corporation | Enhanced adaptive filtering technique |
| US5850227A (en) * | 1996-12-20 | 1998-12-15 | Compaq Computer Corporation | Bit map stretching using operand routing and operation selective multimedia extension unit |
| US5991865A (en) * | 1996-12-31 | 1999-11-23 | Compaq Computer Corporation | MPEG motion compensation using operand routing and performing add and divide in a single instruction |
| US5886911A (en) * | 1997-01-29 | 1999-03-23 | Winbond Electronics Corp. | Fast calculation method and its hardware apparatus using a linear interpolation operation |
| US6321245B1 (en) * | 1997-04-02 | 2001-11-20 | International Business Machines Corporation | Method and system for performing fast division using non linear interpolation |
| US6111583A (en) * | 1997-09-29 | 2000-08-29 | Skyline Software Systems Ltd. | Apparatus and method for three-dimensional terrain rendering |
| US20030158786A1 (en) * | 1999-02-26 | 2003-08-21 | Skyline Software Systems, Inc. | Sending three-dimensional images over a network |
| US6539128B1 (en) | 1999-04-16 | 2003-03-25 | Macronix International Co., Ltd. | Method and apparatus for interpolation |
| US7840623B2 (en) * | 2005-09-26 | 2010-11-23 | Dai Nippon Printing Co., Ltd. | Interpolator and designing method thereof |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE1303692C2 (de) * | 1962-05-09 | 1973-03-01 | General Precision Inc | Binaerrechner |
| US4313173A (en) * | 1980-06-10 | 1982-01-26 | Bell Telephone Laboratories, Incorporated | Linear interpolator |
| JPS62216073A (ja) * | 1986-03-18 | 1987-09-22 | Toshiba Corp | デ−タ処理装置 |
| US4805116A (en) * | 1986-04-23 | 1989-02-14 | International Business Machines Corporation | Interpolated display characteristic value generator |
-
1989
- 1989-02-07 US US07/307,354 patent/US5020014A/en not_active Expired - Lifetime
-
1990
- 1990-02-05 EP EP19900102217 patent/EP0382139A3/en not_active Withdrawn
- 1990-02-07 JP JP02623190A patent/JP3312317B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0382139A3 (en) | 1992-12-30 |
| JPH02245796A (ja) | 1990-10-01 |
| EP0382139A2 (en) | 1990-08-16 |
| US5020014A (en) | 1991-05-28 |
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