JP2646778B2 - ディジタル信号処理装置 - Google Patents

ディジタル信号処理装置

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JP2646778B2
JP2646778B2 JP2006440A JP644090A JP2646778B2 JP 2646778 B2 JP2646778 B2 JP 2646778B2 JP 2006440 A JP2006440 A JP 2006440A JP 644090 A JP644090 A JP 644090A JP 2646778 B2 JP2646778 B2 JP 2646778B2
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ディジタル信号の１次元変換,2次元変換お
よびフィルタリングを行うディジタル信号処理装置に関
するものである。
〔従来の技術〕
一般に、Ｎ（Ｎは２のベキ乗）次のディジタル信号の
１次元変換を実行するディジタル信号処理装置は、Ｎ×
Ｎの変換行列とＮ次の入力データ列ベクトルとの乗算を
行う装置で実現され、従来、例えば第７図に示すように
Ｎを８とした場合、８次の入力データが入力される入力
端子（INPUT）700に、変換行列の行方向の変換係数と入
力データとの乗算を行う同一構成の積和演算器（MAC）7
01,702,703,…,708を複数個並列に接続し、１次元変換
結果である積和演算データを選択回路（SEL）709で順次
選択して出力端子（OUTPUT）710に出力する構成が用い
られている。
積和演算器は、第７図において代表的に積和演算器70
1に示すように、積和演算器の入力端子711から入力され
る入力データと係数メモリ（Ｍ）721から読み出された
変換係数と乗算器（MPY）731で乗算して、乗算結果をレ
ジスタ（Ｒ）741に格納し、レジスタ741の出力データと
アキュムレータ（ACC）751の出力データを加算器（AD
D）761で加算して、累算結果をアキュムレータ751に格
納する。積和演算が終了するとアキュムレータ751の積
和演算データはレジスタ（Ｒ）771に格納される。
２次元変換を実現するディジタル信号処理装置は、従
来、例えば第８図に示すように、２個の第７図に示す１
次元変換装置801,803と、入力されたデータを行列の転
置操作を受けた形式で読み出す転置メモリ802とから構
成される。入力端子800から入力された入力データは１
次元変換装置801で１次元変換され、この１次元変換デ
ータは転置メモリ802に格納される。転置メモリの出力
データは１次元変換装置803で再び１次元変換を受け
て、２次元変換データが出力端子804に出力される。
〔発明が解決しようとする課題〕
しかしながら、従来方式では、Ｎ次の変換符号化のた
めに、Ｎ×Ｎの乗算と（Ｎ−１）×Ｎ回の加算とを行う
ため、演算量が多く演算に膨大な時間が必要となるとい
う欠点があった。
本発明の目的は、従来技術のこのような欠点を解消
し、交換の機能を維持しながら演算量を減らし演算速度
を向上させたディジタル信号処理装置を提供することに
ある。
〔課題を解決するための手段〕
請求項１記載の発明は、第１の入力データをメモリに
格納された係数データにより乗算する乗算器と、この乗
算器の出力データを格納する第１のレジスタと、この第
１のレジスタの出力データと後記アキュムレータの出力
データを加算する加算器と、この加算器の出力データを
格納するアキュムレータと、このアキュムレータの出力
データを格納し出力する第２のレジスタとから構成され
る積和演算器と、入力が共通となるようにN/2（Ｎは２
のベキ乗の数）個並列に接続して並列演算を行わせるデ
ィジタル信号処理装置において、 Ｎ個の第２の入力データx0,x1,x2,…,xN-1を入力と
し、この第２の入力データを２個で１組とするN/2組の
組み合わせデータ（x0,xN-1），（x1,xN-2），（x2,x
N-3），…，（ｘN/2−１,xN/2）の系列を生成し、この
組み合わせデータ系列を２回出力するデータ組み合わせ
回路と、 このデータ組み合わせ回路から出力される前記２回の
組み合わせデータ系列に対して第１回の組み合わせデー
タ系列の各組み合わせデータに対しては各々加算してN/
2個の加算データとし、第２回の組み合わせデータ系列
の各組み合わせデータに対しては各々減算してN/2個の
減算データとする加減算器と、 前記N/2個の加算データと前記N/2個の減算データを格
納する第３のレジスタとを有し、 前記第３のレジスタの出力データである前記N/2個の
加算データ及びN/2個の減算データを、前記入力が共通
となるように接続されたN/2個の積和演算器に供給して
これを前記第１の入力データとし、 前記N/2個の加算データに対する積和演算器の出力デ
ータy0,y2,y4,…,yN-2と前記N/2個の減算データに対す
る積和演算器の出力データy1,y3,y5,…,yN-1とを順次選
択し出力する選択回路と、 この選択回路の出力データを入力としy0,y1,y2,…,y
N-1の順序に並べ変えて出力データとするデータ順序変
換回路とをさらに有することを特徴とする。
請求項２記載の発明は、第１の入力データをメモリに
格納された係数データにより乗算する乗算器と、この乗
算器の出力データを格納する第１のレジストと、この第
１のレジスタの出力データと後記アキュムレータの出力
データを加算する加算器と、この加算器の出力データを
格納するアキュムレータと、このアキュムレータの出力
データを格納し出力する第２のレジスタとから構成され
る積和演算器を、入力が共通となるようにN/2（Ｎは２
のベキ乗の数）個並列に接続して並列演算を行わせるデ
ィジタル信号処理装置において、 Ｎ個の第２の入力データy0,y1,y2,…,yN-1を入力と
し、この第２の入力データを第１の並べ変えデータy0,y
2,y4,…,yN-2と第２の並べ変えデータy1,y3,y5,…,yN-1
とに並べ変えて出力するデータ順序変換回路と、 このデータ順序変換回路の出力データを格納する第３
のレジスタとを有し、 前記第３のレジスタの出力データを前記入力が共通と
なるように接続されたN/2個の積和演算器に供給してこ
れを前記第１の入力データとし、 前記第１の並べ変えデータに対する積和演算器の出力
データz0,z2,z4,…,zN-2と前記第２の並べ変えデータに
対する積和演算器の出力データz1,z3,z5,…,zN-1を順次
選択し出力する選択回路と、 この選択回路の出力データを入力とし、選択回路の出
力データを２個で１組とするN/2組の組み合わせデータ
（z0,zN-1），（z1,zN-2），（z2,zN-3），…，（ｚ
N/2−１,zN/2）の系列を生成し、この組み合わせデータ
系列を２回出力するデータ組み合わせ回路と、 このデータ組み合わせ回路から出力される前記２回の
組み合わせデータ系列に対して第１回の組み合わせデー
タ系列の各組み合わせデータに対しては各々加算し、第
２回の組み合わせデータ系列の各組み合わせデータに対
しては各々減算して出力データとする加減算器とをさら
に有することを特徴とする。
請求項３記載の発明は、第１の入力データをメモリに
格納された係数データにより乗算する乗算器と、この乗
算器の出力データを格納する第１のレジスタと、この第
１のレジスタの出力データと後記アキュムレータの出力
データを加算する加算器と、この加算器の出力データを
格納するアキュムレータと、このアキュムレータの出力
データを格納し出力する第２のレジスタとから構成され
る積和演算器を、入力が共通となるようにN/2（Ｎは２
のベキ乗の数）個並列に接続して並列演算を行わせるデ
ィジタル信号処理装置において、 Ｎ個の第２の入力データx0,x1,x2,…,xN-1を入力と
し、この第２の入力データまたは後記選択回路の出力デ
ータy0,y2,y4,…,yN-2,y1,y3,y5,…,yN-1のどちらか一
方を選択し出力する第１のスイッチと、 この第１のスイッチの出力データを２個で１組とする
N/2組の組み合わせデータ（x0,xN-1），（x1,xN-2），
（x2,xN-3），…，（ｘN/2−１,xN/2）または（y0,
yN-1），（y1,yN-2），（y2,yN-3），…，（ｙN/2−１,
yN/2）の系列を生成し、この組み合わせデータ系列を２
回出力するデータ組み合わせ回路と、 このデータ組み合わせ回路から出力される前記２回の
組み合わせデータ系列に対して第１回の組み合わせデー
タ系列の各組み合わせデータに対しては各々加算してN/
2個の加算データとし、第２回の組み合わせデータ系列
の各組み合わせデータに対しては各々減算してN/2個の
減算データとする加減算器と、 前記N/2個の加算データと前記N/2個の減算データを格
納する第３のレジスタと、 前記第２の入力データまたは後記選択回路の出力デー
タのどちらか一方を選択し出力する第２のスイッチと、 この第２のスイッチの出力データを第１の並べ変えデ
ータx0,x2,x4,…,xN-2と第２の並べ変えデータx1,x3,
x5,…,xN-1または並べ変えデータy0,y1,y2,…,yN-1の系
列を生成するデータ順序変換回路と、 このデータ順序変換回路の出力データを格納する第４
のレジスタと、 前記第３のレジスタまたは前記第４のレジスタのどち
らか一方の出力を選択する第３のスイッチとを有し、 この第３のスイッチの出力データu0,u1,u2,…,uN-1を
前記入力が共通となるように接続されたN/2個の積和演
算器に供給してこれを前記第１の入力データとし、 前記第３のスイッチの出力データu0,u1,u2,…,u
N/2−１の積和演算データy0,y2,y4,…,yN-2と前記第３
のスイッチの出力データｕN/2,uN/2＋１,uN/2＋２，…,
uN-1の積和演算データy1,y3,y5,…,yN-1を順次選択し前
記第１のスイッチと前記第２のスイッチへ出力する選択
回路と、 前記第３のレジスタの出力データと前記第４のレジス
タの出力データのどちらか一方を選択し出力データとす
る第４のスイッチとをさらに有し、 前記第１のスイッチが前記第２の入力データを選択す
るときは、前記第２のスイッチは前記選択回路の出力デ
ータを、前記第３のスイッチは前記第３のレジスタの出
力データを、前記第４のスイッチは前記第４のレジスタ
の出力データを選択し、 前記第１のスイッチィが前記選択回路の出力データを
選択するときは、前記第２のスイッチは前記第２の入力
データを、前記第３のスイッチは前記第４のレジスタの
出力データを、前記第４のスイッチは前記第３のレジス
タの出力データを選択すること特徴とする。
請求項４記載のディジタル信号処理装置は、 各積和演算器は、アキュムレータから加算器に到る経
路に選択回路をさらに有し、この選択回路により同一積
和演算器のアキュムレータの出力データもしくは隣接す
る後段の積和演算器内のアキュムレータの出力データの
どちらか一方が選択されて乗算器の出力データと加算さ
れ、第３のスイッチを第２の入力データ、第３のレジス
タの出力データ、第４のレジスタの出力データのいずれ
かを選択する第５のスイッチで置き換え、第４のスイッ
チを最前段の積和演算器のアキュムレータ、第３のレジ
スタ、第４のレジスタの出力データのいずれかを選択し
出力する第６のスイッチで置き換えたことを特徴とす
る。
請求項５記載の発明は、画像などの２次元のデータを
２次元変換を行うディジタル信号処理装置において、 請求項1,2,3または４記載のディジタル信号処理装置
と、 行列の転置操作を行う転置メモリと、 請求項1,2,3または４の第２の入力データと前記転置
メモリのデータのいずれか選択する第１のスイッチと、 この第１のスイッチの出力データを請求項1,2,3また
は４記載の前記ディジタル信号処理装置の入力とし、請
求項1,2,3または４記載の前記ディジタル信号処理装置
の出力を切り換えて前記転置メモリの入力データまたは
出力とする第２のスイッチとを有することを特徴とす
る。
〔作用〕
説明を簡単にするために、変換として離散コサイン変
換（以下DCTと記す）と逆コサイン変換（以下IDCTと記
す）を、フィルタリングとして非巡回形フィルタ（以下
FIR フィルタと記す）を例にあげて説明する。
Ｎ（Ｎは２のベキ乗）次の１次元DCTは、入力データ
をxj、出力データをyiとすると式（１）で定義される。
但しｉ＝0,1,…,N−１ ｊ＝0,1,…,N−１ 式（１）を行列の形式で記述すると、式（２）のように
なる。
ｙ＝Cx ……（２） ここで、ｘはＮ×１の入力データベクトル、 ｙはＮ×１の入力データベクトル、 ＣはＮ×ＮのDCT係数行列で、 行列の各要素ｃi,jは、 である。DCT係数行列Ｃの各要素には、 ｃi,j＝（−１）ｉ・ｃi,（Ｎ−ｊ−１） ……（４） の関係があり、この関数を利用すると式（２）は、例え
ばＮが８の場合、式（５）のように変形できる。
式（５）より、１次元DCT演算は、Ｎ個のデータから
なる入力データ系列の対称の位置にある２個の入力デー
タを予め加減算することにより、係数行列の要素の値が
０となる部分の乗算演算を省略できるので、DCT係数と
の乗算回路を２分の１に減らすことができる。
以上より、請求項１記載のディジタル信号処理装置
は、次数Ｎの場合、Ｎ個の入力データをデータの組み
｛x0,xN-1｝，｛x1,xN-2｝，｛x2,xN-3｝，…，｛ｘ
N/2−１,xN/2｝に変換するデータ組み合わせ回路と、１
組の２個のデータを加算または減算する加減算器と、加
減算器の出力端子に並列に接続されたN/2個の積和演算
器と、積和演算器から出力されるデータを並べ変えるデ
ータ順序変換回路とにより構成し、最初に加減算器は加
算器として動作させて出力データ｛y0,y2,y4,…,yN-2｝
の演算を行い、次に前記の入力データを入力して加減算
器を減算器として動作させて出力データ｛y1,y3,y5,…,
yN-1｝の演算を行い、データ順序変換回路でデータの出
力順序を整えることにより実現できる。その結果、従来
方式に比べて演算時間は変わらずに、演算器数を半減で
きる。
Ｎ（Ｎは２のベイ乗）次の１次元IDCTは、入力データ
をyi、出力データをxjとすると式（６）で定義される。
但し、ｉ＝0,1,…,N−１ ｊ＝0,1,…,N−１ 式（６）を行列の形式で記述すると、式（７）のように
なる。
ｘ＝Dy ……（７） ここで、ｙはＮ×１の入力データベクトル、ｘはＮ×１
の出力データベクトル、ＤはＮ×ＮのIDCT係数行列で、
行列の各要素di,jは、 である。IDCT係数行列Ｃの各要素には、 di,j＝（−１）ｊ・d(N-i-1),j ……（９） の関係があり、この関係を利用すると式（７）は、Ｎが
８の場合、式（10a），（10b）のように変形できる。
式（10a），（10b）より、１次元IDCT演算は、Ｎ個の
データからなる入力データ系列を偶数番目と奇数番目に
分けてDCT係数と積和演算し、積和演算データを加減算
することにより実現でき、かつ乗算回路を２分の１に減
らすことができる。
以上より、請求項２記載のディジタル信号処理装置
は、次数Ｎの場合、Ｎ個の入力データをy0,y2,y4,…,y
N-2,y1,y3,y5,…,yN-1のように並べ変えるデータ順序変
換回路と、データ順序変換回路の出力端子に並列に接続
されたN/2個の積和演算器と、積和演算器から出力され
るデータを組｛z0,z1｝，｛z2,z3｝，…｛zN-2,zN-1｝
のように組み合わせるデータ組み合わせ回路と、１組の
２個のデータを加算または減算して出力する加減算器に
より構成され、最初に積和演算器ではデータ｛y0,y2,
y4,…,yN-2｝の積和演算を行って積和演算データ（z0,z
2,z4,…,zN-2）を出力し、次にデータ（y1,y3,y5,…y
N-1）の積和演算を行って積和演算データ（z1,z3,z5,
…,zN-1）を出力する。その結果、従来方式に比べて演
算時間は変わらずに、演算器数を半減できる。
また、請求項３記載のディジタル信号処理装置は、請
求項１および２のディジタル信号処理回路を組み合わせ
たもので、データ組み合わせ回路と、データ順序変換回
路と、積和演算回路の間のデータ転送経路とをスイッチ
で切り替えることにより、容易にDCT演算とIDCT演算と
を実現できる。
次に、請求項３記載のディジタル信号処理装置の利用
して、FIRフィルタを実現する方法について説明する。
請求項３記載のディジタル信号処理装置において、積和
演算器中のアキュムレータの出力データと加算器の入力
とを接続するデータ線に選択回路を設け、後段の積和演
算器のアキュムレータのデータを選択するようにすると
ともに、入力データを直接積和演算回路に入力する経路
を設け、積和演算回路の最前段のデータを直接出力でき
るようにすれば、転置型のFIRフィルタを容易に実現で
きる。
最後に、２次元変換を実現する場合について説明す
る。２次元変換は式（11）のように２回の１次元変換
と、行列の転置とで実現できる。
Ｙ＝TX Ｚ＝TYt ……（11） ここで、T,X,Y,ZはそれぞれＮ×Ｎの変換係数行列、
入力データ行列、１次元変換演算結果を表す行列、２次
元変換演算結果を表す行列で、Ytは行列Ｙの転置を表
す。たとえば、２次元DCTを実現するための１次元DCTの
係数行列Ｔは、前述の係数行列Ｃの通りである。行列の
転置は、データを行列方向に書き込み、行方向に読み出
す転置メモリで実現できる。１回目の１次元DCT演算
は、入力データ行列Ｘの列方向に第０列，第１列，第２
列，…の順で行い、転置メモリへ格納する。転置された
データに再び１次元の変換を行えば２次元変換が実現で
きる。
以上より、２次元DCTまたはIDCTを実現する本発明の
ディジタル信号処理装置は、１次元DCTまたはIDCTを実
現する請求項1,2,3または４記載のディジタル信号処理
装置と、このディジタル信号処理装置の出力データを列
方向に書き込み行方向に読み出す転置メモリと、転置メ
モリの出力データを入力データとし、１次元DCTまたはI
DCTを実現する請求項1,2,3または４記載のディジタル信
号処理装置により容易に構成できる。
〔実施例〕
次に本発明の実施例を図面を参照しながら説明する。
第１図は請求項１記載の発明を実現するための実施例
である。このディジタル信号処理装置はＮ（Ｎは２のベ
キ乗）を８とし、積和演算器４（＝N/2）個接続してDCT
演算を実行する場合のものである。入力データ（x0,x1,
x2,x3,x4,x5,x6,x7）は入力端子（INPUT）100に入力さ
れる。入力データは、データ組み合わせ回路101で２個
１組にされて、（｛x0,x7｝，｛x1,x6｝，｛x2,x5｝，
｛x3,x4｝，｛x0,x7｝，｛x1,x6｝，｛x2,x5｝，｛x3,x
4｝）の順番で出力される。データ組み合わせ回路の出
力は、加減算器（A/S）102で前半の４組のデータ
（｛x0,x7｝，｛x1,x6｝，｛x2,x5｝，｛x3,x4｝）は加
算、後半の４組のデータ（｛x0,x7｝，｛x1,x6｝，
｛x2,x5｝，｛x3,x4｝）は減算されて、加減算データ
（｛x0＋x7｝，｛x1＋x6｝，｛x2＋x5｝，｛x3＋x4｝，
｛x0−x7｝，｛x1−x6｝，｛x2−x5｝，｛x3−x4｝）は
順次レジスタ（Ｒ）103に格納される。レジスタ103のデ
ータは並列に接続された４個の積和演算器（MAC）111,1
12,113,114に入力される。
積和演算器の構成は、第１図において代表的に積和演
算器111に示しており、積和演算器の入力端子121から入
力される入力データと係数メモリ（Ｍ）131から読み出
された変換係数とを乗算器（MPY）141で乗算して乗算結
果をレジスタ（Ｒ）151に格納し、レジスタ151の出力デ
ータとアキュムレータ（ACC）171の出力データとを加算
器（ADD）161で加算して、累算結果をアキュムレータ17
1に格納する。積和演算が終了するとアキュムレータ171
の積和演算データはレジスタ（Ｒ）181に格納される。
積和演算器111,112,113,114では、前半の４個のデー
タ（｛x0＋x7｝，｛x1＋x6｝，｛x2＋x5｝，｛x3＋
x4｝）に対しては式（５）で示した変換係数｛C0,0,C0,
1,C0,2,C0,3｝、｛C2,0,C2,1,C2,2,C2,3｝、｛C4,0,C4,
1,C4,2,C4,3｝、｛C6,0,C6,1,C6,2,C6,3｝との積和演算
をそれぞれ行って積和演算データ（y0,y2,y4,y6）を出
力し、後半の４個のデータ（｛x0−x7｝，｛x1−x6｝，
｛x2−x5｝，｛x3−x4｝）に対しては変換係数｛c1,0,c
1,1,c1,2,c1,3｝、｛c3,0,c3,1,c3,2,c3,3｝、｛c5,0,c
5,1,c5,2,c5,3｝、｛c7,0,c7,1,c7,2,c7,3｝との積和演
算をそれぞれ行って積和演算データ（y1,y3,y5,y7）を
出力する。
データ順序変換回路191は、積和演算器111,112,113,1
14から選択回路（SEL）190を通じて入力された積和演算
データの順序を並べ変えて（y0,y1,y2,y3,y4,y5,y6,
y7）の順番で出力端子（OUTPUT）192に出力する。
第２図は請求項２記載の発明を実現するための実施例
である。このディジタル信号処理装置はＮ（Ｎは２のベ
キ乗）を８とし、積和演算器を４（＝N/2）個接続してI
DCT演算を実行する場合のものである。入力データ（y0,
y1,y2,y3,y4,y5,y6,y7）は入力端子（INPUT）200に入力
される。入力データは、データ順序変換回路201で並べ
変えられて（y0,y2,y4,y6,y1,y3,y5,y7）の順序で出力
されて一旦レジスタ（Ｒ）202に格納された後、積和演
算器（MAC）211,212,213,214に入力される。
積和演算器の構成は、第２図において代表的に積和演
算器211に示ており、積和演算器の入力端子221から入力
される入力データと係数メモリ（Ｍ）231から読み出さ
れた変換係数とを乗算器（MPY）241で乗算して、乗算結
果をレジスタ（Ｒ）251に格納し、レジスタ251の出力デ
ータとアキュムレータ（ACC）271の出力データを加算器
（ADD）261で加算して、累算結果をアキュムレータ271
に格納する。積和演算が終了するとアキュムレータ271
の積和演算データはレジスタ（Ｒ）281に格納される。
積和演算器211,212,213,214では、前半の４個のデー
タ（y0,y2,y4,y6）に対しては式（10a）で示した変換係
数｛d0,0,d0,2,d0,4,d0,6｝、｛d2,0,d2,2,d2,4,
d2,6｝、｛d4,0,d4,2,d4,4,d4,6｝、｛d6,0,d6,2,d6,4,
d6,6｝との積和演算をそれぞれ行って積和演算データ
（z0,z2,z4,z6）を出力し、後半の４個のデータ（y1,
y3,y5,y7）に対しては、変換係数｛d1,1,d1,3,d1,5,d1,
7｝、｛d3,1,d3,3,d3,5,d3,7｝、｛d5,1,d5,3,d5,5,d5,
7｝、｛d7,1,d7,3,d7,5,d7,7｝との積和演算をそれぞれ
行って積和演算データ（z1,z3,z5,z7）を出力する。
データ組み合わせ回291は、積和演算器211,212,213,2
14の積和演算データが選択回路290を通じて入力され、
入力された積和演算データの順序を変えて（｛z0,
z1｝，｛z2,z3｝，｛z4,z5｝，｛z6,z7｝，｛z0,z1｝，
｛z2,z3｝，｛z4,z5｝，｛z6,z7｝））の順番で出力す
る。データ組み合わせ回路の出力は、加減算器（A/S）2
92で前半の４組のデータ（｛z0,z1｝，｛z2,z3｝，
｛z4,z5｝，｛z6,z7｝）は加算、後半の４組のデータ
（｛z0,z1｝，｛z2,z3｝，｛z4,z5｝，｛z6,z7｝）は減
算されて、加減算器より加減算データ（x0,x1,x2,x3,
x4,x5,x6,x7）として出力端子（OUTPUT）293へ出力され
る。
第３図は請求項３記載の発明を実現するための実施例
である。このディジタル信号処理装置はＮ（Ｎは２のベ
キ乗）を８とし、積和演算器を４（＝N/2）個接続してD
CT演算またはIDCT演算を実行する場合のものである。デ
ータ組み合わせ回路301、加減算器（A/S）302、データ
順序変換回路304、積和演算器（MAC）311,312,313,314
の動作は、DCT演算を実行する場合は第１図のものと、I
DCT演算を実行する場合は第２図のものと同様である。
なお、代表的に示す積和演算器311の構成において、321
は入力端子、331は係数メモリ（Ｍ）、341は乗算器（MP
Y）、351はレジスタ、361は加算器（ADD）、371はアキ
ュムレータ（ACC）、381はレジスタである。
DCT演算を実行する場合は、スイッチ306は入力端子30
0から入力されるデータを、スイッチ307は選択回路390
のデータを、スイッチ308はレジスタ（Ｒ）303の出力デ
ータを、スイッチ309はレジスタ（Ｒ）305の出力データ
をそれぞれ選択する。
IDCT演算を実行する場合は、スイッチ306は選択回路3
90の出力データを、スイッチ307は入力端子300から入力
される入力データを、スイッチ308はレジスタ305の出力
データを、スイッチ309はレジスタ303の出力データをそ
れぞれ選択する。
なお第３図において、390は選択回路、391は出力端子
である。
第４図は請求項４記載の発明を実現するための実施例
である。このディジタル信号処理装置はＮ（Ｎは２のベ
キ乗）を８とし、積和演算器を４（＝N/2）個接続してD
CT演算,IDCT演算または４次のFIRフィルタ演算を実行す
る場合のものである。積和演算器（MAC）411,412,413,4
14の構成は同一である。例えば積和演算器411のアキュ
ムレータ471から加算器461に至るデータ経路上に選択回
路（MPX）490が設けてあり、DCT演算とIDCT演算を実行
する場合は、選択回路490は積和演算器411のアキュムレ
ータ（ACC）471の出力データを、FIRフィルタ演算を実
行する場合は積和演算器412のアキュムレータの出力デ
ータを選択する。
データ組み合わせ回路401、加減算器（A/S）402、デ
ータ順序変換回路404、積和演算器411,412,413,414の動
作は、DCT演算を実行する場合は第１図を、IDCT演算を
実行する場合は第２図を用いて説明した場合と同様であ
る。
FIRフィルタ演算を実行する場合は、例えば積和演算
器411の係数メモリ（Ｍ）431にはフィルタ係数が格納さ
れ、乗算器441で入力データとフィルタ係数の乗算を実
行する。
DCT演算を実行する場合は、スイッチ46は入力端子400
から入力されるデータを、スイッチ407は選択回路491の
データを、スイッチ408はレジスタ（Ｒ）403の出力デー
タを、スイッチ409はレジスタ（Ｒ）405の出力データを
それぞれ選択する。IDCT演算を実行する場合は、スイッ
チ406は選択回路491の出力データを、スイッチ407は入
力端子400から入力されるデータを、スイッチ408はレジ
スタ405の出力データを、スイッチ409はレジスタ403の
出力データをそれぞれ選択する。
FIRフィルタ演算を実行する場合は、スイッチ408は入
力端子400から入力されるデータを、スイッチ409はアキ
ュムレータ471の出力データをそれそれ選択する。
なお第４図において、451,481はレジスタ、491は選択
回路、492は出力端子である。
第５図は請求項５記載の発明を実現するための実施例
である。このディジタル信号処理装置は例えば２次元の
DCT演算またはIDCT演算を実行する場合のものである。
入力端子（INPUT）500から入力される入力データはスイ
ッチ501を経由して１次元変換装置502に入力される。１
次元変換装置502の構成は、DCT演算を実行する場合は第
１図，第３図または第４図のディジタル信号処理装置を
用い、IDCT演算を実行する場合は第２図，第３図または
第４図のディジタル信号処理装置を用いる。１次元変換
回路502で１次元変換されたデータはスイッチ503を経由
して転置メモリ504に入力される。転置メモリ504の出力
は入力データに行列の転置操作を加えた形式で出力さ
れ、スイッチ501を経由して再び１次元変換回路502に入
力されて、１次元変換される。２回の１次元変換操作に
より２次元変換されたデータはスイッチ503を経由し
て、出力端子（OUTPUT）505より出力される。
第６図は本発明を実現するための他の実施例である。
このディジタル信号処理装置は例えば２次元のDCT演算
またはIDCT演算を実行する場合のものである。入力端子
（INPUT）600から入力される入力データは１次元変換装
置601に入力される。１次元変換装置601の構成は、DCT
演算を実行する場合は第１図，第３図または第４図のデ
ィジタル信号処理装置を用い、IDCT演算を実行する場合
は第２図，第３図または第４図のディジタル信号処理装
置を用いる。１次元変換回路601で１次元変換されたデ
ータは転置メモリ602に入力される。転置メモリの出力
は入力データに行列の転置操作を加えた形式で出力さ
れ、１次元変換回路603に入力されて、１次元変換され
る。１次元変換回路603の構成は１次元変換回路601と同
じである。２回の１次元変換操作により２次元変換され
たデータは出力端子（OUTPUT）604より出力される。
〔発明の効果〕
本発明によれば、並列接続された積和演算器にデータ
組み合わせ回路とデータ順序変換回路と加減算回路を接
続することにより、全体の演算量を約２分の１に削減で
きるディジタル信号処理装置が容易に構成でき、かつ装
置規模の縮小が実現できる。また、積和演算器内に自段
と後段のどちらかのアキュムレータを選択する選択回路
を付加することにより、FIRフィルタ装置が容易に実現
でき、変換装置との兼用が可能となる。
【図面の簡単な説明】
第１図，第２図，第３図は本発明のディジタル信号処理
装置の構成を表すブロック図、 第４図は第３図のディジタル信号処理装置をFIRフィル
タ装置として利用する場合の本発明のディジタル信号処
理装置の構成を表すブロック図、 第５図，第６図は２次元変換を実現する本発明のディジ
タル信号処理装置の構成を表す図、 第７図は従来のディジタル信号処理装置の構成を表すブ
ロック図、 第８図は従来の２次元変換を実現するディジタル信号処
理装置の構成を表すブロック図である。 100,200,300,400,500,600……入力端子 101,291,301,401……データ組み合わせ回路 102,292,302,402……加減算器 103,151,181,202,251,281,303,305,351,381,403,405,45
1,481……レジスタ 111,112,113,114,211,212,213,214,311,312,313,314,41
1,412,413,414……積和演算器 121,221,321,421……積和演算器の入力端子 131,231,331,431……係数メモリ 141,241,341,441……乗算器 161,261,361,461……加算器 171,271,371,471……アキュムレータ 190,290,390,491……選択回路 191,201,304,404……データ順序変換回路 192,293,391,492,505,604……出力端子 306,307,308,309,406,407,408,409,501,503……スイッ
チ 502,601,603……ディジタル信号処理装置 504,602……転置メモリ

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項１】第１の入力データをメモリに格納された係
    数データにより乗算する乗算器と、この乗算器の出力デ
    ータを格納する第１のレジスタと、この第１のレジスタ
    の出力データと後記アキュムレータの出力データを加算
    する加算器と、この加算器の出力データを格納するアキ
    ュムレータと、このアキュムレータの出力データを格納
    し出力する第２のレジスタとから構成される積和演算器
    を、入力が共通となるようにN/2（Ｎは２のベキ乗の
    数）個並列に接続して並列演算を行わせるディジタル信
    号処理装置において、 Ｎ個の第２の入力データx0,x1,x2,…,xN-1を入力とし、
    この第２の入力データを２個で１組とするN/2組の組み
    合わせデータ（x0,xN-1），（x1,xN-2），（x2,
    xN-3），…，（ｘN/2−１,xN/2）の系列を生成し、この
    組み合わせデータ系列を２回出力するデータ組み合わせ
    回路と、 このデータ組み合わせ回路から出力される前記２回の組
    み合わせデータ系列に対して第１回の組み合わせデータ
    系列の各組み合わせデータに対しては各々加算してN/2
    個の加算データとし、第２回の組み合わせデータ系列の
    各組み合わせデータに対しては各々減算してN/2個の減
    算データとする加減算器と、 前記N/2個の加算データと前記N/2個の減算データを格納
    する第３のレジスタとを有し、 前記第３のレジスタの出力データである前記N/2個の加
    算データ及びN/2個の減算データを、前記入力が共通と
    なるように接続されたN/2個の積和演算器に供給してこ
    れを前記第１の入力データとし、 前記N/2個の加算データに対する積和演算器の出力デー
    タy0,y2,y4,…,yN-2と前記N/2個の減算データに対する
    積和演算器の出力データy1,y3,y5,…,yN-1とを順次選択
    し出力する選択回路と、 この選択回路の出力データを入力としy0,y1,y2,…,yN-1
    の順序に並べ変えて出力データとするデータ順序変換回
    路とをさらに有することを特徴とするディジタル信号処
    理装置。
  2. 【請求項２】第１の入力データをメモリに格納された係
    数データにより乗算する乗算器と、この乗算器の出力デ
    ータを格納する第１のレジスタと、この第１のレジスタ
    の出力データと後記アキュムレータの出力データを加算
    する加算器と、この加算器の出力データを格納するアキ
    ュムレータと、このアキュムレータの出力データを格納
    し出力する第２のレジスタとから構成される積和演算器
    を、入力が共通となるようにN/2（Ｎは２のベキ乗の
    数）個並列に接続して並列演算を行わせるディジタル信
    号処理装置において、 Ｎ個の第２の入力データy0,y1,y2,…,yN-1を入力とし、
    この第２の入力データを第１の並べ変えデータy0,y2,
    y4,…,yN-2と第２の並べ変えデータy1,y3,y5,…,yN-1と
    に並べ変えて出力するデータ順序変換回路と、 このデータ順序変換回路の出力データを格納する第３の
    レジスタとを有し、 前記第３のレジスタの出力データを前記入力が共通とな
    るように接続されたN/2個の積和演算器に供給してこれ
    を前記第１の入力データとし、 前記第１の並べ変えデータに対する積和演算器の出力デ
    ータz0,z2,z4,…,zN-2と前記第２の並べ変えデータに対
    する積和演算器の出力データz1,z3,z5,…,zN-1とを順次
    選択し出力する選択回路と、 この選択回路の出力データを入力とし、選択回路の出力
    データを２個で１組とするN/2組の組み合わせデータ（z
    0,zN-1），（z1,zN-2），（z2,zN-3），…，（ｚ
    N/2−１,zN/2）の系列を生成し、この組み合わせデータ
    系列を２回出力するデータ組み合わせ回路と、 このデータ組み合わせ回路から出力される前記２回の組
    み合わせデータ系列に対して第１回の組み合わせデータ
    系列の各組み合わせデータに対しては各々加算し、第２
    回の組み合わせデータ系列の各組み合わせデータに対し
    ては各々減算して出力データとする加減算器とをさらに
    有することを特徴とするディジタル信号処理装置。
  3. 【請求項３】第１の入力データをメモリに格納された係
    数データにより乗算する乗算器と、この乗算器の出力デ
    ータを格納する第１のレジスタと、この第１のレジスタ
    の出力データと後記アキュムレータの出力データを加算
    する加算器と、この加算器の出力データを格納するアキ
    ュムレータと、このアキュムレータの出力データを格納
    し出力する第２のレジスタとから構成される積和演算器
    を、入力が共通となるようにN/2（Ｎは２のベキ乗の
    数）個並列に接続して並列演算を行わせるディジタル信
    号処理装置において、 Ｎ個の第２の入力データx0,x1,x2,…,xN-1を入力とし、
    この第２の入力データまたは後記選択回路の出力データ
    y0,y2,y4,…,yN-2,y1,y3,y5,…,yN-1のどちらか一方を
    選択し出力する第１のスイッチと、 この第１のスイッチの出力データを２個で１組とするN/
    2組の組み合わせデータ（x0,xN-1），（x1,xN-2），（x
    2,xN-3），…，（ｘN/2−１,xN/2）または（y0,
    yN-1），（y1,yN-2），（y2,yN-3），…，（ｙN/2−１,
    yN/2）の系列を生成し、この組み合わせデータ系列を２
    回出力するデータ組み合わせ回路と、 このデータ組み合わせ回路から出力される前記２回の組
    み合わせデータ系列に対して第１回の組み合わせデータ
    系列の各組み合わせデータに対しては各々加算してN/2
    個の加算データとし、第２回の組み合わせデータ系列の
    各組み合わせデータに対しては各々減算してN/2個の減
    算データとする加減算器と、 前記N/2個の加算データと前記N/2個の減算データを格納
    する第３のレジスタと、 前記第２の入力データまたは後記選択回路の出力データ
    のどちらか一方を選択し出力する第２のスイッチと、 この第２のスイッチの出力データを第１の並べ変えデー
    タx0,x2,x4,…,xN-2と第２の並べ変えデータx1,x3,x5,
    …,xN-1または並べ変えデータy0,y1,y2,…,yN-1の系列
    を生成するデータ順所変換回路と、 このデータ順序変換回路の出力データを格納する第４の
    レジスタと、 前記第３のレジスタまたは前記第４のレジスタのどちら
    か一方の出力を選択する第３のスイッチとを有し、 この第３のスイッチの出力データu0,u1,u2,…,uN-1を前
    記入力が共通となるように接続されたN/2個の積和演算
    器に供給してこれを前記第１の入力データとし、 前記第３のスイッチの出力データu0,u1,u2,…,uN/2−１
    の積和演算データy0,y2,y4,…,yN-2と前記第３のスイッ
    チの出力データｕN/2,uN/2＋１,uN/2＋２，…,uN-1の積
    和演算データy1,y3,y5,…,yN-1を順次選択し前記第１の
    スイッチと前記第２のスイッチへ出力する選択回路と、 前記第３のレジスタの出力データと前記第４のレジスタ
    の出力データのどちらか一方を選択し出力データとする
    第４のスイッチとをさらに有し、 前記第１のスイッチが前記第２の入力データを選択する
    ときは、前記第２のスイッチは前記選択回路の出力デー
    タを、前記第３のスイッチは前記第３のレジスタの出力
    データを、前記第４のスイッチは前記第４のレジスタの
    出力データを選択し、 前記第１のスイッチが前記選択回路の出力データを選択
    するときは、前記第２のスイッチは前記第２の入力デー
    タを、前記第３のスイッチは前記第４のレジスタの出力
    データを、前記第４のスイッチは前記第３のレジスタの
    出力データを選択することを特徴とするディジタル信号
    処理装置。
  4. 【請求項４】各積和演算器は、アキュムレータから加算
    器に至る経路に選択回路をさらに有し、この選択回路に
    より同一積和演算器のアキュムレータの出力データもし
    くは隣接する後段の積和演算器内のアキュムレータの出
    力データのどちらか一方が選択されて乗算器の出力デー
    タと加算され、第３のスイッチを第２の入力データ、第
    ３のレジスタの出力データ、第４のレジスタの出力デー
    タのいずれかを選択する第５のスイッチで置き換え、第
    ４のスイッチを最前段の積和演算器のアキュムレータ、
    第３のレジスタ、第４のレジスタの出力データのいずれ
    かを選択し出力する第６のスイッチで置き換えたことを
    特徴とする請求項３記載のディジタル信号処理装置。
  5. 【請求項５】画像などの２次元のデータの２次元変換を
    行うディジタル信号処理装置において、 請求項1,2,3または４記載のディジタル信号処理装置
    と、 行列の転置操作を行う転置メモリと、 請求項1,2,3または４の第２の入力データと前記転置メ
    モリのデータのいずれかを選択する第１のスイッチと、 この第１のスイッチの出力データを請求項1,2,3または
    ４記載の前記ディジタル信号処理装置の入力として、請
    求項1,2,3または４記載の前記ディジタル信号処理装置
    の出力を切り換えて前記転置メモリの入力データまたは
    出力とする第２のスイッチとを有することを特徴とする
    ディジタル信号処理装置。
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