JPH05260313A - 離散余弦変換(dct)によるデータ処理方法、dct方法、およびdctデータ処理回路 - Google Patents
離散余弦変換(dct)によるデータ処理方法、dct方法、およびdctデータ処理回路Info
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- JPH05260313A JPH05260313A JP4259740A JP25974092A JPH05260313A JP H05260313 A JPH05260313 A JP H05260313A JP 4259740 A JP4259740 A JP 4259740A JP 25974092 A JP25974092 A JP 25974092A JP H05260313 A JPH05260313 A JP H05260313A
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Abstract
路を得る。 【構成】 次の関係によりN×Nデータの表f(x,
y)とN×N係数の表F(u,v)との対応を生じさせ
る。 この回路はデータ表を含むメモリと、積 のメモリとを含み、積メモリをアドレス指定するp
(x,u)、p(y,v)の符号ならびにn(x,
u)、(y,v)の値の表と値対(u,v)、および各
対に対して対のすべての値(x,y)を順次与える座標
発生器と、Pのデータメモリのデータ組合せとの積を計
算する乗算器と、乗算の結果のトータライザとを含む。
Description
(DCT)を達成するためのディジタル信号処理のため
の方法および回路に関する。
数のマトリックス(またはブロック)と、ディジタル入
力値のマトリックスとの間に対応を生じさせる。この変
換はもし対応する信号が変換なしに伝送されれば可能で
あろう速度より速い速度で伝送されるように画像を圧縮
するために特に有用である。
成することはなく、この圧縮は変換回路の下流に位置決
めされたエンコーダによって行なわれる。しかしなが
ら、変換回路は容易に圧縮され得る入力データをエンコ
ーダで与えることによって圧縮をより容易にする。この
変換回路は黒および白または色画像のディジタル伝送に
非常によく使用され、この例を参照することによってこ
の発明を説明することにする。したがって、ディジタル
入力値のマトリックスはピクセルマトリックスに対応す
るであろう。余弦変換を達成するために、伝送されるべ
き画像または枠はn行およびn列のブロックに配列さ
れ、各ブロック点はディジタル値、たとえば、8−ビッ
トの符号化された値によって表わされるピクセルに対応
する。この値は、たとえばピクセルの輝度またはクロミ
ナンス成分に対応する。
xn係数のブロックとの間に対応を生じさせる。ブロッ
クの座標xおよびyを有するピクセルの値をf(x,
y)と呼ぶ。F(u,v)は余弦変換に従って計算さ
れ、かつ変換されたブロックにおいて線uと列vとの交
点に位置決めされる係数を示す。最も一般的な場合にお
いて、n=8ならびにx、y、uおよびvは0から7の
範囲であろう。
のこの具体例のみを考慮することにする。当業者はnx
nピクセルブロックに対する対応する公式を容易に計算
するまたは専門文献で見つけることが可能であろう。こ
のように、考慮される具体例において、余弦変換は以下
の関係によって示される。
て表わされる標準化係数であり、x、yは開始ブロック
のピクセルの空間座標であり、uおよびvは変換された
ブロックの係数の空間座標であり、f(x,y)は開始
ブロックのピクセルの値であり、F(u,v)は余弦変
換の係数の値であり、c(u)、c(v)はu,v=0
に対して1/√2であり、u,v≠0に対して1であ
る。
秒当たりの処理されるべきブロックの数に依存する。従
来のまたは高品位テレビ画像のために、数100キロブ
ロックが秒当たり処理されなければならず、この目的を
達成するために、ビヨン・ジー・リー(Byong G
i Lee)アルゴリズムのような複素アルゴリズム関
数を実現化する専用集積回路に頼るものもある。これら
の回路は非常に速い処理動作を達成するが、様々な動作
を同時に達成するために数多くの構成要素を必要とし、
それゆえに集積回路上の大きな表面を占有するという欠
点を有する。
単純であり、かつ秒あたり少数のブロックしか処理する
必要がない、たとえばビデオホン型の画像を処理する場
合にもよく使用され、この場合約10キロブロック/秒
の処理が十分であるように思われる。
回路の形で達成され得る離散余弦変換によってデータを
処理するための方法および回路を提供することである。
は、以下の関係に従ってN×Nデータの表f(x,y)
とN×N係数の表F(u,v)との間に対応を生じさせ
るDCTデータ処理方法を提供し、
データ表のデータの座標を示し、u,vは係数表の係数
の座標を示し、 p(x,u)=c(u).cos[(2x+1)uπ/2N] p(y,v)=c(v).cos[(2y+1)vπ/2N] であり、c(u)、c(v)はu,v=0に対して1/
√2であり、u,v≠0に対して1である。この方法は
以下のステップを達成することによって1対の座標u,
vに対する各係数F(u,v)を順次決定することから
なり、そのステップは第1の対x,yに対して、係数P
=p(x,u).p(y,v)の絶対値および符号を表
でサーチするステップと、pの絶対値にf(x,y)を
乗算するステップと、加算または減算によってその乗算
の結果を符号の関数でアキュムレータに導入するステッ
プと、さらに対x,yのすべての値に対してこの動作を
再開し、かつアキュムレータによって与えられた結果を
抽出するステップとである。
するステップは以下のように達成される、つまり、xお
よびuによってアドレス指定された第1の表で、p
(x,u)の符号および項n(x,u)(1からN−1
の範囲である)をサーチするステップを含み、p(x,
u)=Sgn[p(x,u)].|cos[n(x,
u)π/2N]|であり、yおよびvによってアドレス
指定された第2の表で、p(y,v)の符号および項n
(y,v)(1からn−1の範囲である)をサーチする
ステップを含み、p(y,v)=Sgn[p(y,
v)].|cos[n(y,v)π/2N]|であり、
さらにn(x,u)およびn(y,v)によってアドレ
ス指定された第3の表で、係数Pの絶対値をサーチする
ステップとで達成される。
成することによって1対の座標u,vに対する各係数F
(u,v)を順次決定することであり、そのステップは
データ表の中心軸に対して組毎に対称的な位置に対応す
る4つの対x,yに対して、係数P=p(x,u).p
(y,v)の絶対値を表でサーチするステップと、これ
らの4つの対に対する加算および/または減算によって
対応するデータの値を結合するステップとを含み、各動
作の符号は4つのデータの相対的な位置の関数で決定さ
れ、結合された値に係数Pの値を乗算するステップと、
その乗算の結果をアキュムレータに導入するステップ
と、さらに対x,yのすべての値に対してその動作を再
開するステップとを含み、xおよびyは0から(N/
2)−1の範囲である。
ックの各ケースが座標x,yに対応するメモリにストア
されたN×Nデータのブロックのデータ(f(x,
y))をDCT処理して、係数のブロックの係数(F
(u,v))を与えるための方法を提供し、この方法は
メモリのケースをアドレス指定するステップと、そのケ
ースの内容を乗算器の第1の入力に与えるステップと、
第1の表に、1からN−1の範囲のパラメータn(x,
u)およびn(y,v)のすべての値に対して P=cos[n(x,y)π/2N].cos[n(y,v)π/2N] の値をストアするステップと、第2の表に、一方でuと
x、他方でvとyの値の関数で余弦関数の符号の値、お
よびn(x,y)とn(y,v)の値をストアし、かつ
これらの値を第1の表をアドレス指定するために使用す
るステップと、各クロックパルスでデータブロックのケ
ースの値に第1の表の値を乗算するステップと、さらに
xおよびyのすべての値に対して第2の表によって決定
された符号の関数で加算または減算によってその乗算の
結果を累積するステップとを含む。
(x,y)とN×N係数の表F(u,v)との間に対応
を生じさせるDCTデータ処理回路を提供し、データ処
理回路はデータ表メモリと、積 P=|cos[n(x,u)π/2N].cos[n(y,v)π/2N]| のメモリとを含み、 p(x,u)=Sgn[p(x,u)].|cos[n(x,u)π/2N] | p(y,v)=Sgn[p(y,v)].|cos[n(y,v)π/2N] |であり、 ここでn(x,u)およびn(y,v)は1からN−1
の範囲の整数であり、積メモリをアドレス指定するp
(x,u)およびp(y,v)の符号ならびにn(x,
u)およびn(y,v)の値の表と、値対(u,v)、
および各対(u,v)に対して、対のすべての値(x,
y)を順次与える座標発生器と、Pのデータメモリのデ
ータ組合せとの積を計算する乗算器と、さらに符号表に
よって与えられる符号の関数でその乗算の結果を以前の
結果で減算するまたは加算するトータライザとを含む。
N×N係数(F(u,v))の表とN×Nデータ(f
(x,y))の表との間に対応を生じさせる逆離散余弦
変換によって係数を処理するための回路を提供し、
データ表のデータの座標を示し、u,vは係数表の係数
の座標を示し、c(u)、c(v)はu,v=0に対し
て1/√2であり、u,v≠0に対して1である。
v)は1から(N/2)−1の範囲の整数であり、co
s[n(x,u)π/2N]およびcos[n(y,
v)π/2N]ならびにn(x,u)およびn(y,
v)の符号の表と、データ表の第1の象限およびuとv
とが偶数であるか奇数であるかに依存して+1または−
1に等しい信号par(u)およびpar(v)に対応
する値の対(x,y)、ならびに各対(x,y)に対し
て対のすべての値(u,v)を順次与える座標発生器
と、pの係数メモリの係数組合せとの積を計算する乗算
器と、さらに符号表ならびにpar(u)およびpar
(v)の値によって与えられる符号の関数で、以前の結
果からその乗算の結果を減算して、または以前の結果に
その乗算の結果を加算して、それぞれf(x,y)、f
(x′,y)、f(x,y′)およびf(x′,y′)
を与える4つのトータライザとを含み、ここでx′=N
−1−xおよびy′=N−1−yである。
面および利点は添付の図面に関連して考えられるこの発
明の以下の詳細な説明から明らかになるであろう。
のDCT公式(1)の分析に基づく。先行技術におい
て、これらの方法を実現化するために使用される方法お
よび回路は、本質的に益々多くなる電子構成要素の数を
犠牲にして、最大可能数の動作を同時に達成することを
目標としているが、この発明の目的は可能な最も単純な
方法で一連にこれらの機能を達成し、かつ可能な限り少
ない電子構成要素を使用する一方で、秒当たり約2、3
0キロブロックの画像シーケンスを処理するために十分
な計算力を与えることである。
が可能であり、
いし7であり、さらにSgn[p(x,u)]またはS
gn[p(y,v)]=±1はpの符号を示す。
ば、余弦は1に等しく、かつp(x,u)=c(u)=
1/√2=cos4π/16であり、もしu≠0であれ
ば、c(u)=1であり、かつp(x,u)=cos
[(2x+1)uπ/16]である。
に当てはまる。これはp(x,u)またはp(y,v)
が正または負の符号を有するπ/16の第1の象限倍数
の弧の余弦の絶対値に常に等しいことを意味する。した
がって、F(u,v)の各値はf(x,y)の正または
負の符号を有する型|cos[n(x,u)π/1
6].cos[n(y,v)π/16]|の係数Pとの
64の積の和に対応する。一方、|P|は49の異なる
値をとる。
の基礎となるべき各積cos[n(x,u)π/1
6].cos[n(y,v)π/16]の一方で符号お
よび他方で絶対値を表にストアすることを提供する。よ
り特定的に、この発明は第1のメモリで2つの表を使用
することを提供し、そのうちの一方はxおよびuの現在
値を受け、かつn(x,u)およびSgn(x,u)を
与え、第2の表はyおよびvの現在値を受け、かつn
(y,v)およびSgn(y,v)を与える。n(x,
u)およびn(y,v)の値は双方ともPの絶対値(余
弦積)を含む第2のメモリのためのアドレスして機能す
る。上の公式に戻って、8x8のブロックの具体例にお
いて、表は相対的に小さなサイズ(第1の表の各々に対
して64の4−ビットワード、および第2のメモリに対
して典型的に12のビットの49のワード)を有するこ
とが認められるであろう。
施例を表わすブロック図である。処理されるべきブロッ
クx,yのピクセルは処理されるべき8x8のブロック
の64のピクセルを最初に含むメモリ1にストアされ
る。実務において、次のブロックの記憶の間の時間の浪
費を回避するために、メモリのサイズを二倍にし、かつ
それに二重接続ポートを与えることが賢明である。1つ
のブロックが処理されている間に、次のブロックが先行
技術に従って同時に獲得されるであろう。
の積 P=|P(x,u,y,v)|=|cos[n(x,u)π/16].cos [n(y,v)π/16]|、 つまり49の係数を含む。座標発生器y、x、u、vは
uおよびvの値の64の組合せを与え、かつ各対(u,
v)に対して、64のクロックパルス内でx,yの64
の可能性のある値、つまりブロック1の64のメモリピ
クセルを走査する。座標x,yはランダムに走査される
が、対(u,v)の走査順序は回路出力で入手されるべ
き順序の関数で選択されることが認められるであろう。
たとえば、もしCCITT H261標準要求に応じる
出力を与えることが所望されれば、マトリックスu,v
の走査はジグザグ型で達成されるであろう。
u)の符号の対応する値(以下Sgn[p(x,u)]
またはより単純にSgn(x,u)と呼ぶ)を与える。
この表はまたメモリ3のアドレスの半割りn(x,u)
を与える。表9はyおよびvに対して類似の機能を達成
する。
ピクセルの値f(x,y)のPとの積を与える。この積
はトータライザ13に与えられ、トータライザは64の
クロックパルス毎に対u,vに対して対応する係数F
(u,v)の値を与える。トータライザ13は加算器−
減算器15およびアキュムレータ17を含む。アキュム
レータ17は64のクロックパルスの間加算器15の出
力の代数和をストアする。加算器は第1の入力でアキュ
ムレータ17に累積された部分結果を受け、かつその第
2の入力で表7および表9の出力で入手されたSgn
(x,u)およびSgn(y,v)の代数積を与える符
号判別回路19の出力に依存する符号(+)または
(−)を有する現在積P.f(x,y)を受ける。
スは各係数F(u,v)を計算するために必要であり、
かつ故にブロックの64のDCT係数を計算するために
64.64=4096クロックパルスが必要である。図
1の回路で最も遅い動作速度を有する要素は乗算器11
である。16−MHzクロックパルス内で1つの乗算を
行なうことを可能にする技術は4キロブロック/秒の計
算ベキを可能にする。
似値を有するために、8x8ブロックに対して座標発生
器は3ビットで各座標を与え、かつもしブロックメモリ
のピクセルが鮮明度を損なわないように8ビットで規定
されれば、Pの値は12ビットで実質的に規定されなけ
ればならないことが認められるであろう。
(u,v)が16−MHzクロックパルス内で11−ビ
ット数に12−ビット数を乗算する単一の乗算器を使用
することによって伝えられる速度を増大することが工夫
される。この目的を達成するために、係数pのより正確
な分析が考慮に入れられる。したがって、これらの係数
が以下の特徴を満たすことを認めることが可能である。
uが偶数であればp(x′,u)=+p(x,u)であ
り、もしuが奇数であればp(x′,u)=−p(x,
u)である。
(u)を使用することによって、この式は以下のように
書くことが可能であり、 p(x′,u)=par(u).p(x,u) ここで、par(u)はもしuが偶数であれば+1であ
り、もしuが奇数であれば−1である。
の見解を考慮に入れることによって、以下のように書く
ことが可能である。
x,yの表の中心軸に対して対称的な4組のピクセル、
つまりピクセル(x,y)(x′,y)(x,y′)
(x′,y′)に対して、乗算係数Pはピクセルに対応
するデータがその位置の関数で正または負の符号を与え
られるとすれば同一であろうことを意味する。しかしな
がら、二重和は上に示されたように、8x8=64の代
わりに4x4=16項のみに関する。2つの結論が引出
される、つまり一方で図1のメモリ7および9のサイズ
は減少されることが可能であり、他方で係数F(u,
v)は64の代わりにわずか16のクロックパルス内で
計算することが可能である。このように、計算速度は4
倍速くなりかつ約16キロブロック/秒の速度、つまり
上に示したようにビデオホンデータを処理するのに十分
速い速度を与える。
る回路を概略的に示す。図1の回路と同様に、図3の回
路はブロックメモリ1、係数Pのメモリ3、データ発生
器5、ROM3をアドレス指定するためにそれぞれ値n
(x,u)およびn(y,v)を与え、かつまたPの符
号を与える回路19にp(x,u)およびp(y,v)
の符号を与える表7および9を含む。Pの絶対値は乗算
器11に与えられ、その出力は周期的に連続値F(u,
v)を与えるトータライザ13に接続される。
がメモリ1の4つのピクセル、つまりピクセルf(x,
y)、f(x′,y)、f(x,y′)およびf
(x′,y′)を同時にアドレス指定することである。
総和回路21は、 f(x,y)+par(u)f(x′,y)+par(v)[(f(x,y′ )+par(u)f(x′,y′)] の値を与える。
に与えられる。説明された実施例において、総和回路2
1は3つの加算器/減算器を含む。第1のもの23はf
(x,y)+par(u).f(x′,y)を与え、か
つ座標発生器5から入力par(u)を受ける。 同様
に、第2のもの24はf(x,y′)+par(u).
f(x′,y′)を与え、かつ座標発生器5から入力p
ar(u)を受ける。第3のもの25は最終結果を与
え、かつ座標発生器5から信号par(v)を受ける。
して、yの4つの値およびxの4つの値のみが走査さ
れ、それは上述のように総和回路21を付加することを
犠牲にして動作持続期間を減少させる。回路21のみが
加算器を含むので、それは製造するのが特に単純であり
かつ集積回路上の小さな表面を占有するであろう。
はuの8つの値およびxの4つの走査された値の各々に
対応するn(x,u)およびSgn(x,u)の値の表
を示す(nは公式(2)および(3)で規定されたこと
が思い出されなければならない)。
に書かれる。
式(1)と同一の形式を有する。したがって、図1の回
路は修正することなくf(x,y)およびF(u,v)
を交換することによって逆DCTを計算することが可能
である。
る図3の回路は可逆的ではない。しかし、図1の回路に
対して回路の動作を因数4だけ加速するための対応する
構造は逆DCTの計算に適合可能である。
れることが認められる。言換えれば、逆離散余弦変換の
作用素は直接DCT計算機と同一の性能を有するよう
に、64のクロックパルス内で4つのピクセルを同時に
計算することが可能である。前のようにx′=7−xお
よびy′=7−yを考慮すると、以下の関係(5)が得
られる。
れる。図5において、前の図面の要素に類似する要素は
同一の参照番号で示される。この回路はブロックメモリ
1を含むが、ピクセルf(x,y)のブロックの代わり
に、それらはここで係数F(u,v)のブロックであ
る。前のように、ROM3はPの値、つまりcos(n
π16)の積の絶対値を含み、かつ座標発生器5ならび
に項n(x,u)およびn(y,v)の値を決定する表
7および9に関連する。乗算器11は一方でブロックメ
モリ1から値F(u,v)を直接受け、かつ他方でRO
M3から値Pを受ける。乗算の結果は4つのトータライ
ザ31、32、33、34に同時に与えられ、それらに
対して加算または減算選択が回路19からの出力Sg
n、および座標発生器5の出力で供給されるようなuお
よびvのパリティ値の関数で決定される。4つのトータ
ライザの出力は同時に与えられるので、それらは適当な
速度で出力線40に与えられる前にレジスタ35、3
6、37、38で一時的にストアされる。
等式(5)の要求によって課せられたシーケンスで与え
られる。つまり、ピクセルマトリックスの中心軸に対し
て対称的な組に配列された4つの位置に対応するピクセ
ルは順次与えられる。これはピクセルマトリックスの所
望の走査シーケンスに一般に対応しない。したがって、
出力42上の所望の順序でピクセルを再配列するために
出力順列回路41を与えることが時として必要であろ
う。
T動作は最も高い振幅を有する係数のみを伝送するよう
に係数を後に定量化するために一般に達成されることが
認められるであろう。したがって、逆変換動作が行なわ
れなればならないとき、項の大半がゼロである係数F
(u,v)のマトリックスが一般に入手される。したが
って、様々な方法が図1または図5に示されるような回
路による計算サイクルにゼロ係数をさらすことを回避す
るために使用され得る。これはたとえばブロックメモリ
および座標発生器を以下のように修正することによって
達成され得る。
モリになる。同一のブロックの非ゼロ係数は変数長のリ
ストの形式で連続メモリアドレスでそこにストアされ
る。このメモリの各ワードは一方でF(u,v)、つま
り係数の値を、かつ他方でこの係数(各3ビット)の座
標u,vを含み、最後にリスト終端ビットfbを含む。
るが、uおよびvの値はブロックメモリの出力によって
与えられる。最後に、ブロックメモリは次のリストを処
理する前に64回(図1の例において)、または16回
(図5の例において)リストを走査するようにアドレス
指定されなければならない。
理解するために有用な例証的なブロック図である。
す図である。
である。
Claims (10)
- 【請求項1】 以下の関係 【数1】 に従ってN×Nデータの表f(x,y)とN×N係数の
表F(u,v)との間に対応を生じさせる離散余弦変換
(DCT)によるデータ処理方法であって、ここでKは
2の定数ベキであり、 x,yはデータ表のデータの座標を示し、 u,vは係数表の係数の座標を示し、 p(x,u)=c(u).cos[(2x+1)uπ/2N] p(y,v)=c(v).cos[(2y+1)vπ/2N] であり、 c(u)、c(v)はu,v=0に対して1/√2であ
り、かつu,v≠0に対して1であり、前記方法は以下
のステップを達成することによって1対の座標u,vに
対して各係数F(u,v)を順次決定することからな
り、そのステップは第1の対x,yに対して、係数P=
p(x,u).p(y,v)の絶対値および符号を表で
サーチするステップと、 Pの絶対値にf(x,y)を乗算するステップと、 前記符号の関数で加算または減算によって乗算の結果を
アキュムレータ(17)に導入するステップと、さらに
対x,yのすべての値に対して動作を再開し、かつアキ
ュムレータによって与えられた結果を抽出するステップ
とである、データ処理方法。 - 【請求項2】 サーチするステップが以下のように、つ
まりxおよびuによってアドレス指定される第1の表で
p(x,u)の符号および項n(x,u)(1からN−
1の範囲である)をサーチするステップであって、 p(x,u)=Sgn[p(x,u)].|cos[n(x,u)π/2N] |であり、 yおよびvによってアドレス指定される第2の表でp
(y,v)の符号および項n(y,v)(1からN−1
の範囲である)をサーチするステップであって、 p(y,v)=Sgn[p(y,v)].|cos[n(y,v)π/2N] | であり、さらにn(x,u)およびn(y,v)によっ
てアドレス指定される第3の表で係数Pの絶対値をサー
チするステップによって達成される、請求項1に記載の
データ処理方法。 - 【請求項3】 以下の関係 【数2】 に従ってN×Nデータの表f(x,y)とN×N係数の
表F(u,v)との間に対応を生じさせる離散余弦変換
(DCT)によるデータ処理方法であって、ここでKは
2の定数ベキであり、 x,yはデータ表のデータの座標を示し、 u,vは係数表の係数の座標を示し、 p(x,u)=c(u).cos[(2x+1)uπ/2N] p(y,v)=c(v).cos[(2y+1)vπ/2N] であり、 c(u),c(v)はu,v=0に対して1/√2であ
り、u,v≠0に対して1であり、前記方法は以下のス
テップを達成することによって1対の座標u,vに対す
る各係数F(u,v)を順次決定することからなり、そ
のステップは、 データ表の中心軸に対して対称的な値の組によって配列
される位置に対応する4つの対x,yに対して、係数P
=p(x,u).p(y,v)の絶対値を表でサーチす
るステップと、 対応するデータの値をこれらの4つの対に対する加算お
よび/または減算によって組合せるステップとを含み、
各動作の符号は4つのデータの相対的位置の関数で決定
され、 組合された値に係数Pの前記値を乗算するステップと、 前記乗算の結果をアキュムレータ(17)に導入するス
テップと、さらに対x,yのすべての値に対して上のス
テップを再開するステップとを含み、xおよびyは0か
ら(N/2)−1の範囲である、データ処理方法。 - 【請求項4】 メモリ(1)にストアされたN×Nデー
タのブロックのデータ(f(x,y))を処理するため
のDCT方法であって、ブロックの各ケースは係数のブ
ロックの係数(F(u,v))を与えるために座標x,
yに対応し、前記DCT方法はメモリ(1)のケースを
アドレス指定するステップと、 前記ケースの内容を乗算器(11)の第1の入力に与え
るステップと、 1からN−1の範囲のパラメータn(x,u)およびn
(y,v)のすべての値に対して、 P=cos[n(x,y)π/2N]・cos[n(y,v)π/2N] の絶対値を第1の表(3)にストアするステップと、 一方でuとxの値、および他方でvとyの値ならびにn
(x,u)とn(y,v)との値の関数で余弦関数の符
号の値を第2の表(7,9)にストアし、かつ前記第1
の表をアドレス指定するために前記値を使用するステッ
プと、 各クロックパルスでデータブロックのケースの値に前記
表の値を乗算するステップと、さらにxおよびyのすべ
ての値に対して第2の表によって決定された符号の関数
で加算または減算によって乗算の結果を累積するステッ
プとを含む、DCT方法。 - 【請求項5】 以下の関係 【数3】 に従ってN×Nデータの表f(x,y)とN×N係数の
表F(u,v)との間に対応を生じさせるDCTデータ
処理回路であって、ここでKは2の定数ベキであり、 x,yはデータ表のデータの座標を示し、 u,vは係数表の係数の座標を示し、 p(x,u)=c(u).cos[(2x+1)uπ/2N] p(y,v)=c(v).cos[(2y+1)vπ/2N] であり、 c(u)、c(v)はu,v=0に対して1/√2であ
り、かつu,v≠0に対して1であり、前記回路はデー
タ表メモリ(1)と、積 P=|cos[n(x,y)π/2N].cos[n(y,v)π/2N]| のメモリ(3)とを含み、 p(x,u)=Sgn[p(x,u)].|cos[n(x,u)π/2N] |、 p(y,v)=Sgn[p(y,v)].|cos[n(y,v)π/2N] ,|であり、 ここでn(x,u)およびn(y,v)は1からN−1
の範囲の整数であり、 前記積メモリ(3)をアドレス指定するp(x,u)お
よびp(y,v)の符号ならびにn(x,u)およびn
(y,v)の値の表(7、9、19)と、 値対(u,v)および各対(u,v)に対して、対のす
べての値(x,y)を順次与える座標発生器(5)と、 Pのデータメモリからのデータの組合せとの積を計算す
る乗算器(11)と、さらに符号表によって与えられる
符号の関数で前の結果を乗算の結果から減算するまたは
それに加算するトータライザ(13)とを含む、回路。 - 【請求項6】 前記組合せはデータ値f(x,y)に対
応する、請求項5に記載の回路。 - 【請求項7】 前記組合せは {f(x,y)+par(u)f(x′,y)+par(v)[(f(x,y ′)+par(u)f(x′,y′)]} に対応し、ここで x′=N−1−xであり、 y′=N−1−yであり、 par(u)およびpar(v)はuまたはvが偶数で
あるか奇数であるかに依存して+1または−1である、
請求項5に記載の回路。 - 【請求項8】 前記組合せは、f(x,y)、f
(x′,y)およびpar(u)を受け、かつf(x,
y)+par(u)f(x′,y)を与える第1の加算
器/減算器(23)、f(x,y′)、f(x′,
y′)およびpar(u)を受け、かつf(x,y′)
+par(u)f(x′,y′)を与える第2の加算器
/減算器(24)、および前記第1の2つの加算器の出
力を受け、かつ第1の結果プラスpar(v)を乗算さ
れた第2の結果を与える第3の加算器/減算器(25)
を含む回路(21)によって与えられる、請求項7に記
載の回路。 - 【請求項9】 以下の関係 【数4】 に従ってN×N係数(F(u,v))の表とN×Nデー
タ(f(x,y))の表との間に対応を生じさせる逆離
散余弦変換によってデータを処理するための回路であっ
て、ここでKは2の定数ベキであり、 x,yはデータ表のデータの座標を示し、 u,vは係数表の係数の座標を示し、 c(u),c(v)はu,v=0に対して1/√2であ
り、かつu,v≠0に対して1であり、前記回路は、 係数表のメモリ(1)と、 積 P=cos[n(x,y)π/2N].cos[n(y,v)π/2N] のメモリ(3)とを含み、ここでn(x,u)およびn
(y,v)は1から(N/2)−1の範囲の整数であ
り、 cos[n(x,u)π/2N]およびcos[n
(y,v)π/2N]ならびにn(x,u)およびn
(y,v)の符号の表(7、9、19)と、 データ表の第1の象限と同様にuおよびvが偶数である
か奇数であるかに依存して+1または−1に等しい信号
par(u)およびpar(v)に対応する値の対
(x,y)、ならびに各対(x,y)に対して、対のす
べての値(u,v)を順次与える座標発生器(5)と、 Pの係数メモリの係数組合せとの積を計算する乗算器
(11)と、さらに前記符号表によって与えられた符号
ならびにpar(u)およびpar(v)の値の関数で
前の結果から乗算の結果を減算して、または前の結果に
乗算の結果を加算して、それぞれf(x,y)、f
(x′,y)、f(x,y′)およびf(x′,y′)
を与える4つのトータライザ(13)とを含み、ここで x′=N−1−xであり、かつ y′=N−1−yである、回路。 - 【請求項10】 前記係数表メモリ(1)は非ゼロ係数
のみを含み、前記メモリの各ワードは前記係数の座標
u,vが後に続く非ゼロ係数値を含む、請求項9に記載
の回路。
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