JPH05181896A - 離散コサイン変換処理装置 - Google Patents
離散コサイン変換処理装置Info
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- JPH05181896A JPH05181896A JP36028791A JP36028791A JPH05181896A JP H05181896 A JPH05181896 A JP H05181896A JP 36028791 A JP36028791 A JP 36028791A JP 36028791 A JP36028791 A JP 36028791A JP H05181896 A JPH05181896 A JP H05181896A
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Abstract
高速の離散コサイン変換(DCT)処理を行える離散コ
サイン変換処理装置を提供することにある。 【構成】 本発明は、所定の入力データから離散コサイ
ン変換係数及び逆コサイン変換係数を求める離散コサイ
ン変換処理装置において、8つの入力データ(a0〜a
7)から1つを選択信号として選択する8つの独立の選
択回路(140〜147)と、選択回路の出力に接続さ
れ、選択信号(b0〜b7)に各々異なる係数(P1〜
P7)を乗算する7つの係数乗算器(150〜156)
と、係数乗算器の出力を各々異なる組合せで加,減算す
る5種類の加減算器(161〜165)とを備え、5種
類の加減算手段のうち161〜163をコサイン変換時
に用い、残りの2種類164,165を逆変換時に用
い、選択回路におけるデータの選択方法及び加減手段に
おける加算か減算かの選択を4回切り換えて8個のコサ
イン変換係数を算出するように構成している。
Description
置に関し、特に、静止画処理に利用される離散コサイン
変換処理装置に関する。
nsformation:以下「DCT」と略称する)処理装置とし
ては、積和演算器を用いるものと、高速アルゴリズムを
利用したものがある。図4には、1個の積和演算器を用
いた従来のDCT処理装置の構成が示されている。この
DCT処理装置は、入力データを数個のデータからなる
ブロックに分割し、ブロック単位に変換を行うものであ
る。ここでは、1ブロックが8個のデータから成る場合
について説明する。
数生成部410と、積和演算器420と、出力端子43
0とから構成されている。選択回路401は、供給され
た8個の入力データ(f0〜f7)を積和演算器420
に供給する。係数生成部410は、係数P1〜P7の中
の1つに符号(+,−)を付加して、これを積和演算器
420に供給する。なお、係数生成部410の右横に示
された数値は、1クロック毎に選択される係数とその符
号であり、例えば、「−4」は−P4を出力することを
表している。積和演算器420は、乗算器441と加算
器442とラッチ回路443とから構成されている。乗
算器441には、選択回路401及び係数生成器410
からの信号がそれぞれ供給される。乗算器441の出力
は、加算器442に供給され、加算器442の出力はラ
ッチ回路443に供給される。ラッチ回路443の出力
は、加算器442及び出力端子430に供給される。
T処理装置の動作について簡単に説明する。選択回路4
01は、入力されたデータをf0,f1,f2,f3,
f4,f5,f6,f7の順で1クロック毎に乗算器4
41に供給する。係数生成部410は、係数P1〜P7
の1つを選択し符号を付加して変換係数として乗算器4
41にこれを送る。乗算器441では、入力データ(f
0〜f7)と変換係数(P1〜P7)との積を算出し、
これを積和演算器420に供給する。積和演算器420
においては、乗算器441からの信号を加算器442と
ラッチ回路443によって累算して出力端子430に供
給する。そして、8クロックおきにDCT係数F0〜F
7が順に出力端子430から出力される。なお、図中、
「*」は計算途中の値で無意味であることを示す。逆D
CT演算は、係数生成器410において選択される係数
の順序が異なるだけで、上記DCT演算の場合と同じ動
作によって実現される。
CT係数(F0〜F7)を算出するのに8クロックを必
要とし、従って、8個のDCT係数を求めるには64ク
ロックが必要となる。
来のDCT処理装置が示されている。このDCT処理装
置は、8個の積和演算器470〜477と、これらの積
和演算器に対して変換係数(P1〜P7)を供給する8
個の係数生成器460〜467と、積和演算器470〜
477に対して入力データ(f0〜f7)を供給する選
択回路451とから構成されている。なお、図中、各係
数生成部460〜467の横に示された数値のうち、ス
ラッシュ「/」の左側が順DCT演算時に1クロック毎
に選択される係数と符号であり、スラッシュ「/」の右
側が逆DCT演算時に1クロック毎に選択される係数と
符号である。また、数値自体の意味は上記DCT処理装
置(図4)と同じである。
よれば、係数生成器460〜467と積和演算器470
〜477のペアを8組備えているため、8クロックで8
つのDCT係数、すなわち、1クロックで1つのDCT
係数を求めることができ、図4のDCT処理装置に比べ
て処理速度が8倍になる。
CT処理装置(Byeong Gi Lee 氏による「高速DCTア
ルゴリズム」)により演算を行う場合のデータの流れが
示されている。この演算器は、それぞれが同時に並行し
て動作するため、1クロックで8個のDCT係数を求め
ることが出来る。但し、逆DCT演算を行う場合には、
加減算器と乗算器の接続を切り換えるスイッチ回路を必
要とする。なお、詳細については、日経エレクトロニク
ス1990.10.15(no.511)を参照された
い。
に示した従来のDCT処理装置においては、1個の積和
演算器420によって演算処理を行っているため、1ブ
ロック(8係数)の処理に64クロックを必要とし、処
理速度が遅いという欠点がある。また、図5に示したD
CT処理装置によると、処理速度は図4の場合の8倍に
なるものの、その分多くのハードウェアを必要とする。
例えば、1個の積和演算器を用いた装置が5,000ゲ
ートの規模の回路で構成されるのであれば、処理速度を
8倍にすると40,000ゲート規模の回路が必要とな
る。
では、1個の積和演算器を使用した場合(図4)に比べ
て処理速度は64倍であるが、25,000ゲート規模
の回路が必要となる。更に、DCT演算と逆DCT演算
とで入力から出力までのデータ経路及び演算手順が異な
るため、DCTと逆DCTを共用しようとすると、乗算
器と加算器の接続を切り換えるための余分な回路が必要
となる。更に、1つのデータに対して複数回の乗算を経
て算出されるデータについて、誤差をさけるためには、
演算途中のデータビット数が余分に必要になり、精度を
高めるためにはより多くのハードウェアが必要となる。
従って、この方式はスピードを重要視する機器には好適
であるが、静止画処理等のように図4に示した方式の8
〜16倍程度の処理速度で足りる場合には、ハードウェ
アに無駄が生じるという欠点がある。
高速DCT処理を行える離散コサイン変換処理装置を提
供することにある。
するために、複数の入力データから1つを選択信号とし
て選択する複数の独立の選択手段と、選択手段の出力に
接続され、選択信号に各々異なる係数を乗算する複数の
固定係数乗算器と、固定係数乗算器の出力を各々異なる
組合せで加,減算する複数の加減算手段とを備え、複数
の加減算手段の一部をコサイン変換時に用い、残りを逆
変換時に用い、選択手段におけるデータの選択方法及び
加減手段における加算か減算かの選択を切り換えて複数
のコサイン変換係数を算出するように構成している。
つ詳細に説明する。図1には、本発明の第1の実施例が
示されている。以下、動作に沿って説明する。入力デー
タ(X0〜X7)のうち、X0は加算器120及びAN
Dゲート134に、X1は減算器125及びANDゲー
ト131に、X2は加算器122及びANDゲート13
6に、X3は減算器127及び加算器123に、X4は
加算器123及びANDゲート137に、X5は減算器
126及びANDゲート132に、X6は加算器121
及びANDゲート135に、X7は減算器124及びA
NDゲート130にそれぞれ供給される。
には、マスク信号が入力される。加算器120〜12
2,減算器124〜127は、それぞれ、入力データX
0〜X7と、ANDゲート130〜137の出力データ
の加,減算を行い、マスク信号が「1」の時は、X0+
X7,X1+X6,X2+X5,X0−X7,X1−X
6,X2−X5,X3−X4,を,マスク信号が「0」
の時は、X0,X6,X2,−X7,X1,−X5,X
3をそれぞれ出力する。加算器123は、入力されたデ
ータX3とX4の加算結果X3+X4を出力する。ここ
で、便宜上、加算器120〜123,減算器124〜1
27の出力を、a0〜a7とおき、入力データX4をa
8とする。
〜123,減算器124〜127の出力a0〜a7とa
8の一部を受信し、選択信号に従い、これらの信号(a
0〜a8)の中の1個を選択,出力する。ここで、選択
回路140〜147の出力を、b0〜b7とする。
のデータb0と、選択回路141からのデータb1と、
加減選択信号とが供給される。加減算器160は、加減
選択信号に従い、b0+b1またはb0−b1を算出
し、これを乗算器150に対して出力する。乗算器15
0は、加減算器160からのデータに変換係数P4を乗
算し、(b0+b1)×P4または(b0−b1)×P
4を出力する。
タとANDゲート180からのデータを加算し、その結
果を出力端子110と遅延回路170に対してそれぞれ
出力する。遅延回路170は、加算器161からのデー
タを1クロック期間遅延させる。ANDゲート180
は、遅延回路170からのデータとマスク信号とを入力
し、マスク信号が「1」の時は、遅延回路170から入
力したデータをそのまま加算器161に出力し、マスク
信号が「0」の時は、「0」を加算器161に出力す
る。すなわち、マスク信号が「0」の時は、乗算器15
0からのデータがそのまま出力端子110に供給され、
マスク信号が「1」の時は、乗算器150からのデータ
を累算した後に出力端子110に供給される。
ータb2に変換係数P2を乗算し、P2×b2を加減算
器162に出力する。乗算器152は、選択回路143
からのデータb3に変換係数P6を乗算し、P6×b3
を加減算器162に出力する。加減算器162には、こ
の他にORゲート183からのデータと、加減選択信号
とが供給される。そして、加減算器162は、加減算選
択信号に従い、乗算器151からのデータP2×b2を
加算または減算し、乗算器152らのデータP6×b3
を加算または減算し、ORゲート183からのデータを
加算したデータを出力する。
データを1クロック期間遅延してANDゲート181に
供給する。ANDゲート181は、遅延回路171から
のデータとマスク信号とを受け、マスク信号が「1」の
時は、遅延回路171からのデータをそのままORゲー
ト183に出力し、マスク信号が「0」の時は、「0」
をORゲート183に出力する。ANDゲート182は
乗算器150からのデータとマスク信号とを受け、マス
ク信号が「1」の時は、乗算器150から入力したデー
タをそのままORゲート183に出力し、マスク信号が
「0」の時は、「0」をORゲート183に出力する。
ANDゲート182,ANDゲート181に入力される
マスク信号は、同時に「1」になることはなく、ORゲ
ート183は、ANDゲート181を経由した遅延回路
171からのデータか、ANDゲート182を経由した
乗算器150からのデータか、または「0」を加減算器
162に出力するようになっている。つまり、加減算器
162の出力は、乗算器151の出力と乗算器152の
出力を加減算したデータ、または、乗算器151の出力
と乗算器152の出力を加減算したデータに乗算器15
0の出力を加算したデータ、または、乗算器151の出
力を加減算したデータを累算した結果を出力端子111
と加算器164と減算器165に出力する。
ータb4に変換係数P1を乗算し、b4×P1を加減算
器163に出力する。乗算器154は、選択回路145
からのデータb5に変換係数P3を乗算し、b5×P3
を加減算器163に出力する。乗算器155は、選択回
路146からのデータb6に変換係数P5を乗算し、b
6×P5を加減算器163に出力する。乗算器156は
選択回路147からのデータb7に変換係数P7を乗算
し、b7×P7を加減算器163に出力する。
タb4×P1と、乗算器154からのデータb5×P3
と、乗算器155からのデータb6×P5と、乗算器1
56からのデータb7×P7と、それぞれのデータに対
する加減選択信号とを入力し、この加減選択信号に従
い、各入力データを加,減算した結果を、出力端子11
2と加算器164と減算器165に出力する。加算器1
64は、加算器162からのデータと、加算器163か
らのデータとの加算結果を、出力端子113に出力す
る。減算器165は、加算器162からのデータから、
加算器163からのデータを減算した結果を、出力端子
114に出力する。
0〜147)の上に数値は選択信号であり、4クロック
期間のあいだ選択されるデータの添字を表し、スラッシ
ュ「/」の前の4個の数値は、DCT演算時の選択デー
タの添字を示している。また、加減算器(160,16
2,163)の入力線の上に示された「+」,「−」の
記号は加減選択信号であり、4クロック期間に入力デー
タの加算,減算の何れの処理が行われるかを示してい
る。そして、スラッシュ「/」の前の4個の符号がDC
T演算時のものを、スラッシュ「/」の後の4個の符号
が逆DCT演算時のものを示している。また、信号線の
末端付近にある数値は、4クロック期間の各1クロック
期間に入力される1ビットの制御信号の値を示し、スラ
ッシュ「/」の前の4個の数値がDCT演算時の値を、
スラッシュ「/」の後の4個の数値が逆DCT演算時の
値をそれぞれ示している。また、出力端子110〜11
4付近にあるデータ名は、4クロック期間の各1クロッ
ク毎に出力されるデータを示し、出力端子110〜11
2付近のデータ名はDCT演算時、出力端子113,1
14付近のデータ名は逆DCT演算時のものを示す。ま
た、「*」は計算途中の値で無意味であることを示す。
加減算器163及び3入力加減算器162の詳細ブロッ
ク図がそれぞれ示されている。加減算器163には、4
個の入力データd0〜d3と、各入力データd0〜d3
に対し、加算するか減算するかを指定する加減選択信号
S0〜S3がそれぞれ供給される。ここでは、選択信号
が「0」のとき加算、「1」のとき減算するものとす
る。この加減算器163においては、d0〜d3全てを
減算、即ち加減選択信号S0〜S3全てが同時に1には
ならないように設定されている。
ゲート201〜204に供給される。EXORゲート2
01は、d0とその加減選択信号S0を入力し、S0が
「0」のときはd0をそのまま加算器211に供給し、
S0が「1」のときはd0をビット反転することで「−
d0−1」として加算器211に供給する。EXORゲ
ート202は、d1とその加減選択信号S1を入力し、
S1が「0」のときはd1をそのまま加算器211に供
給し、S1が「1」のときはd1をビット反転すること
で「−d1−1」として加算器211に供給する。EX
ORゲート203は、d2とその加減選択信号S2を入
力し、S2が「0」のときはd2をそのまま加算器21
2に供給し、S2が「1」のときはd2をビット反転す
ることで「−d2−1」として加算器212に出力す
る。EXORゲート204は、d3とその加減選択信号
S3を入力し、S3が「0」のときはd3をそのまま加
算器212に出力し、S3が「1」のときはd3をビッ
ト反転することで「−d3−1」として加算器212に
出力する。
らのデータと、EXORゲート202からのデータと、
キャリーイン信号としてS0とS1の論理和S0 or
S1を入力する。加算器211は、キャリーイン信号
が「0」のときは、EXORゲート201からのデータ
とEXORゲート202からのデータの和を、キャリー
イン信号が「1」のときは、EXORゲート201から
のデータとEXORゲート202からのデータの和に1
を加えた値を算出する。その結果、S0とS1に応じ
て、「d0+d1」,「d0−d1」,「−d0+d
1」,「−d0−d1−1」のいずれかが算出される。
そして、この算出されたデータを加算器213に出力す
る。
XORゲート203からのデータと、EXORゲート2
04からのデータと、キャリーイン信号としてS2とS
3の論理和S2 or S3を入力し、S2とS3に応
じて、「d2+d3」,「d2−d3」,「−d2+d
3」,「−d2−d3−1」のいずれかを算出する。こ
の算出されたデータを加算器213に出力する。
タと、加算器212からのデータと、キャリーイン信号
としてS0とS1の論理積(S0 and S1)とS
2とS3の論理積(S2 and S3)との論理和
(S0 and S1)or(S2 and S3)を
入力する。加算器213は、キャリーイン信号が「0」
のときは、加算器211からのデータと加算器212か
らのデータの和を、キャリーイン信号が「1」のとき
は、加算器211からのデータと加算器212からのデ
ータの和に1を加えた値を算出する。S0〜S3全部が
同時に1であることはなく、従って「−d0−d1−
1」と「−d2−d3−1」が同時に入力されることは
ない。このため、このキャリーイン信号が「1」となる
のは、(S0 and S1)が「1」つまり加算器2
11からのデータが「−d0−d1−1」であるか、
(S2 and S3)が「1」つまり加算器212か
らのデータが「−d2−d3−1」であるかのどちらか
一方に該当する時となる。このとき加算器213は、キ
ャリーイン信号に従い加算器211からのデータと加算
器212からのデータの和に1を加えることで、「−d
0−d1」または「−d2−d3」を加算したことと同
等の結果を算出する。
ータd0〜d2のうち、d0は加算のみが可能で、d
1,d2は、加算または減算が可能となっている。入力
信号d1,d2は、各々EXORゲート221,222
に入力される。EXORゲート221は、d1とその加
減選択信号S1を入力し、S1が「0」のときはd1を
そのまま加算器231に出力し、S1が「1」のときは
d1をビット反転することで「−d0−1」とし、これ
を加算器231に出力する。
XORゲート221からのデータと、キャリーイン信号
としてS1が供給される。そして、キャリーイン信号S
1が「0」のときは、入力データd0とEXORゲート
221からのデータd1の和「d0+d1」を、キャリ
ーイン信号S1が「1」のときは、入力データd0とE
XORゲート221からのデータ「−d1−1」の和に
1を加えた結果「−d0−d1」を算出する。そして、
この算出されたデータを加算器232に出力する。
選択信号S2を入力し、S2が「0」のときはd2をそ
のまま加算器232に出力し、S2が「1」のときはd
2をビット反転することで「−d2−1」とし、それを
加算器232に出力する。加算器232には、加算器2
31からのデータと、EXORゲート222からのデー
タと、キャリーイン信号としてS2が供給される。加算
器232はS2が「0」のときは、加算器231からの
データ(「d0+d1」または「d0−d1」)とEX
ORゲート221からのデータd2の和を、キャリーイ
ン信号S2が「1」のときは、加算器231からのデー
タとEXORゲート222からのデータ「−d2−1」
の和に1を加えた値、すなわち、加算器231からのデ
ータ(「d0+d1」または「d0−d1」)からd2
を減算した値を出力する。
器が同時に平行して動作し、4クロック期間で、8個の
DCT変換係数(F0〜F7)または、逆DCT変換係
数(f0〜f7)が得られる。なお、上記実施例では、
8個の選択回路を用いているが、本発明はこのような構
成に限定されるものではない。
CT処理装置の構成が示されている。なお、このDCT
処理装置において、ANDゲート330〜337,加算
器320〜323,減算器324〜327は、第1の実
施例のANDゲート130〜137,加算器120〜1
23,減算器124〜127と全く同一(対応)構成で
あるため、その説明は省略する。
〜323の出力a0〜a3と選択信号とを入力し、選択
信号の1つを選択,出力する。選択回路344,345
は、減算器324〜327の出力a4〜a7と選択信号
とを入力し、選択信号の1つを選択,出力する。ここ
で、選択回路342〜345の出力を、b0〜b3とお
く。
ータb0と乗算選択信号を入力する。乗算器351は、
乗数選択信号が「0」のときはデータb0に変換係数P
4を乗算したb0×P4を、乗数選択信号が「1」のと
きはb0に変換係数P2を乗算したb0×P2を加減算
器361に出力する。乗算器352は、選択回路343
からのデータb1と乗数選択信号を入力する。乗算器3
52は、乗数選択信号が「0」のときはデータb1に変
換係数P4を乗算したb1×P4を、乗数選択信号が
「1」のときはデータb1に変換係数P6を乗算したb
1×P6を加減算器に出力する。
ータと、乗算器352からのデータと、加減選択信号
と、ANDゲート380からのデータとを入力する。加
減算器361は、加減選択信号に従い、乗算器351か
らのデータと乗算器352からのデータを加減算して得
たデータと、ANDゲート380からのデータを加算
し、出力端子310と、遅延回路370に出力する。遅
延回路370は、加減算器361からのデータを1クロ
ック期間遅延する。ANDゲート380は、遅延回路3
70からのデータとマスク信号とを入力し、マスク信号
が「1」の時は、遅延回路370から入力したデータを
そのまま加減算器361に出力し、マスク信号が「0」
の時は、「0」を加減算器361に出力する。つまり、
マスク信号が「0」の時は、乗算器351からのデータ
と乗算器352からのデータを加減算して得たデータが
出力端子310に供給され、マスク信号が「1」の時
は、乗算器351からのデータと乗算器352からのデ
ータを加減算して得たデータを累算したものが出力端子
310に供給される。
ータb2と乗数選択信号を入力する。乗算器353は、
乗数選択信号が「0」のときはデータb2に変換係数P
7を乗算したb2×P7を、乗数選択信号が「1」のと
きはデータb2に変換係数P1を乗算したb2×P1を
加減算器363に出力する。乗算器354は、選択回路
345からのデータb3と乗数選択信号を入力する。乗
算器354は、乗数選択信号が「0」のときはデータb
3に変換係数P5を乗算したb3×P5を、乗数選択信
号が「1」のときはデータb3に変換係数P3を乗算し
たb3×P3を加減算器363に出力する。
ータと、乗算器354からのデータと、加減選択信号
と、ANDゲート384からのデータとを入力する。加
減算器363は、加減選択信号に従い、乗算器353か
らのデータと乗算器354からのデータを加減算して得
たデータと、ANDゲート386からのデータを加算
し、出力端子312と、遅延回路372に出力する。遅
延回路372は、加減算器363からのデータを1クロ
ック期間遅延する。ANDゲート386は、遅延回路3
72からのデータとマスク信号とを入力し、マスク信号
が「1」の時は、遅延回路372から入力したデータを
そのまま加減算器363に出力し、マスク信号が「0」
の時は、「0」を加減算器363に出力する。つまり、
マスク信号が「0」の時は、乗算器353からのデータ
と乗算器354からのデータを加減算して得たデータを
出力端子312に出力し、マスク信号が「1」の時は、
乗算器353からのデータと乗算器354からのデータ
を加減算して得たデータを累算して、出力端子312に
出力する。
タと、加算器363からのデータとの加算結果を、出力
端子313に出力する。減算器365は、加算器361
からのデータから、加算器363からのデータを減算し
た結果を、出力端子314に出力する。
5の上に数値は選択信号であり、8クロック期間の1ク
ロック毎に選択されるデータaiの添字iを表す。スラ
ッシュ「/」の前の8個の数値は、DCT演算時の選択
データの添字を、スラッシュ「/」の後の8個の数値
は、逆DCT演算時の選択データの添字を示している。
また、加算器361,363への入力線の上の記号
「+」,「−」は、加減選択信号であり、8クロック期
間の1クロック毎の加算,減算を示す。スラッシュ
「/」の前の8個の記号は、DCT演算時の加算減算の
選択を、スラッシュ「/」の後の8個の記号は、逆DC
T演算時の加算減算の選択を示している。また、乗算器
351〜354の上に数値は乗数選択信号であり、8ク
ロック期間の1クロック毎に、入力に対し2個の係数の
どちらかを乗算するかを示す。スラッシュ「/」の前の
8個の記号は、DCT演算時の乗数の選択を、スラッシ
ュ「/」の後の8個の記号は、逆DCT演算時の乗数の
選択を示している。また、信号線の末端付近にある数値
は、8クロック期間の1クロック毎に当該信号線に入力
される1ビットの制御信号の値を示す。スラッシュ
「/」の前の8個の数値は、DCT演算時の制御信号の
値を、スラッシュ「/」の後の8個の数値は、逆DCT
演算時の制御信号の値を示している。また、出力端子3
10,312,313,314付近にあるデータ名は、
クロック毎に出力されるデータを示す。そして、出力端
子310,出力312付近にあるデータ名は、DCT演
算時に出力されるデータを、出力端子313,出力端子
314付近にあるデータ名は、逆DCT演算時に出力さ
れるデータを示している。なお、「*」は、計算途中の
値で無意味であることを示す。
ば、8クロック期間で、8個のDCT変換係数または、
逆DCTデータを得ることができる。また、第1の実施
例及び第2の実施例の1次元DCT処理装置を、2個接
続することにより、2次元DCT処理を実行するDCT
処理装置を構成することができる。
コサイン変換処理装置は、複数の入力データから1つを
選択信号として選択する複数の独立の選択手段と、選択
手段の出力に接続され、選択信号に各々異なる係数を乗
算する複数の固定係数乗算器と、固定係数乗算器の出力
を各々異なる組合せで加,減算する複数の加減算手段と
を備え、複数の加減算手段の一部をコサイン変換時に用
い、残りを逆変換時に用い、選択手段におけるデータの
選択方法及び加減手段における加算か減算かの選択を切
り換えて複数のコサイン変換係数を算出するように構成
しているため、少ないハードウェアで高速DCT処理を
行えるという効果がある。
処理装置の構成を示すブロック図である。
成を示す論理回路図である。
処理装置の構成を示すブロック図である。
ブロック図である。
ブロック図である。
論理回路図である。
33,302,321〜323,364 加算器 124〜127,165,324〜327,365
減算器 160 2入力加減算器 162,361,363 3入力加減算器 163 4入力加減算器 170,171 遅延回路 130〜137,180〜182,330〜337,3
80,384 ANDゲート 183 ORゲート 110〜114,310,312〜314 出力端
子 201〜204,221,222 EXORゲート
Claims (3)
- 【請求項1】 所定の入力データから離散コサイン変換
係数及び逆コサイン変換係数を求める離散コサイン変換
処理装置において、 複数の前記入力データから1つを選択信号として選択す
る複数の独立の選択手段と、 前記選択手段の出力に接続され、前記選択信号に各々異
なる係数を乗算する複数の固定係数乗算器と、 前記固定係数乗算器の出力を各々異なる組合せで加,減
算する複数の加減算手段とを備え、 前記複数の加減算手段の一部をコサイン変換時に用い、
残りを逆変換時に用い、 前記選択手段におけるデータの選択方法及び前記加減手
段における加算か減算かの選択を切り換えて複数のコサ
イン変換係数を算出するように構成したことを特徴とす
る離散コサイン変換処理装置。 - 【請求項2】 所定の入力データから離散コサイン変換
係数及び逆コサイン変換係数を求める離散コサイン変換
処理装置において、 複数の前記入力データから1つを選択信号として選択す
る8つの独立の選択手段と、 前記選択手段の出力に接続され、前記選択信号に各々異
なる係数を乗算する7つの固定係数乗算器と、 前記固定係数乗算器の出力を各々異なる組合せで加,減
算する5種類の加減算手段とを備え、 前記5種類の加減算手段のうち3種類をコサイン変換時
に用い、残りの2種類を逆変換時に用い、 前記選択手段におけるデータの選択方法及び前記加減手
段における加算か減算かの選択を4回切り換えて8個の
コサイン変換係数を算出するように構成したとを特徴と
する離散コサイン変換処理装置。 - 【請求項3】 所定の入力データから離散コサイン変換
係数及び逆コサイン変換係数を求める離散コサイン変換
処理装置において、 前記複数の入力データから1つを選択信号として選択す
る4つの独立の選択手段と、 各々2種類の係数を有し、前記選択手段の出力に接続さ
れ、前記選択信号に各々異なる係数を乗算する4つの固
定係数乗算器と、 前記固定係数乗算器の出力を各々異なる組合せで加,減
算する4種類の加減算手段とを備え、 前記5種類の加減算手段のうち2種類をコサイン変換時
に用い、残りの2種類を逆変換時に用い、 前記選択手段におけるデータの選択方法,前記加減手段
における加算か減算かの選択及び前記固定係数乗算器に
おける2種類の係数の選択を8回切り換えて8個のコサ
イン変換係数を算出する用に構成したことを特徴とする
離散コサイン変換処理装置。
Priority Applications (2)
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---|---|---|---|
JP36028791A JP3102115B2 (ja) | 1991-12-27 | 1991-12-27 | 離散コサイン変換処理装置 |
US07/997,326 US5331584A (en) | 1991-12-27 | 1992-12-28 | Discrete cosine transformation processor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP36028791A JP3102115B2 (ja) | 1991-12-27 | 1991-12-27 | 離散コサイン変換処理装置 |
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JP3102115B2 JP3102115B2 (ja) | 2000-10-23 |
Family
ID=18468746
Family Applications (1)
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---|---|
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US7756300B2 (en) * | 2005-02-25 | 2010-07-13 | The Invention Science Fund I, Llc | Image mapping to provide visual geographic path |
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-
1991
- 1991-12-27 JP JP36028791A patent/JP3102115B2/ja not_active Expired - Lifetime
-
1992
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Also Published As
Publication number | Publication date |
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US5331584A (en) | 1994-07-19 |
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