DE69316186T2

DE69316186T2 - Verfahren zur Filterung von hochauflösenden digitalen Signalen und entsprechende digitale Filterarchitektur

Info

Publication number: DE69316186T2
Application number: DE69316186T
Authority: DE
Inventors: Alessandro Cremonesi; Carla Golla
Original assignee: STMicroelectronics SRL
Current assignee: STMicroelectronics SRL
Priority date: 1993-01-29
Filing date: 1993-01-29
Publication date: 1998-04-16
Anticipated expiration: 2013-01-30
Also published as: JP3394080B2; DE69316186D1; EP0608665A1; US5724395A; JPH06350398A; EP0608665B1

Description

Die Erfindung betrifft ein Verfahren zum Filtern digitaler Signale, die einen hohen dynamischen Bereich aufweisen, das heißt Signalen, die mit einer großen Anzahl von Bits codiert sind.
Die Erfindung betrifft außerdem eine Digitalfilterarchitektur, die entsprechend dem Verfahren erhalten wird.
Das Anwendungsgebiet der Erfindung liegt insbesondere, jedoch nicht ausschließlich, bei Digitalfiltern vom nicht-rekursiven linearen Phasentyp, auch als FIR-Filter bekannt (Finite Impulse Response), und die nachfolgende Beschreibung bezieht sich zur Vereinfachung der Darstellung speziell auf dieses Anwendungsgebiet.

ZUGRUNDELIEGENDER STAND DER TECHNIK

Bekanntlich sind Digitalfilter Bauelemente, die so arbeiten, daß sie ein abgetastetes Eingangssignal umsetzen in ein anderes abgetastetes Ausgangssignal mit einem vorbestimmten Frequenzgang.
Unter einem abgetasteten Signal versteht man eine digitale Codierung mit einer vorbestimmten Anzahl n von Bits, die die Genauigkeit oder die Auflösung des Filters bestimmt.
Digitalfilter werden vornehmlich in Digital-Oszilloscopen, Spektralanalysatoren sowie Audio- und Video-Signalprozessoren eingesetzt.
Außerdem breitet sich der Einsatz derartiger Filter ständig aus, bedingt durch die zahlreichen Vorteile, die sie gegenüber Analogfiltem haben. Bei gleicher Funktion ermöglichen Digitalfilter in der Tat die Erzielung sehr schmaler Übertragungsbänder, und außerdem sind sie stabiler sowohl in zeitlicher Hinsicht als auch gegenüber Schwankungen der Stromversorgung und der Betriebstemperatur.
Gemäß derzeitiger Praxis werden Digitalfilter in Form integrierter Schaltungen unter Verwendung digitaler Multiplizierer und Addierer implementiert.
Digitale Multiplizierer können so ausgestaltet sein, daß sie einen nichtflüchtigen Speicher vom sogenannten "Nachschlagetabellen"-Typ aufweisen, in welchem die Multiplikationsergebnisse für die Eingangs- Abtastsignale mit den Koeffizienten der Filter-Übertragungsfunktion gespeichert sind.
Ein solcher Aufbau ist z.B. in dem Artikel "30-MSamples/s Programmable Filter Processor", IEEE Journal of Solid-State Circuits, Vol 25, Nr. 6, Dezember 1990 und in der auf die Anmelderin zurückgehenden italienischen Patentanmeldung Nr. 22954-A/88 beschrieben.
Ungeachtet ihrer manigfaltigen Vorteile hat diese bekannte Vorgehensweise den im folgenden diskutierten Nachteil.
Wenn "n" die Anzahl von Bits ist, mit denen das Eingangssignal abgetastet wird, "N" die Gesamtanzahl von Filterkoeffizienten ist, und "p" die Anzahl von Bits ist, die benötigt werden, um das Multiplikationsergebnis aus Abtastwerten und Koeffizienten zu speichern, so ergibt sich eine Speichergröße von 2nNp.
Aus der obigen Betrachtung ist klar, daß eine Erhöhung der Abtastversion des Eingangssignals zwecks Steigerung der Filterauflösung, und sei es auch nur um ein einziges Bit, einer Verdoppelung der Speichergröße entspricht.
Als Beispiel soll ein hypothetischer Übergang von einer acht-Bit- Abtastung, wie sie derzeit übliche Praxis ist, zu einer n= 12-Bit- Abtastung, wie sie in hohem Maße wünschenswert wäre, um die Filterleistung bei Audio- und Videosignalen zu verbessern, betrachtet werden.
Eine geeignete hypothetische Speicherstruktur für diesen Zweck müßte sechszehn Mal größer sein als diejenige, die für die zuerst erwähnte Acht-Bit-Codierung erforderlich ist.
Ein derartiger Speicher würde einen unvernünftig großen Platzbedarf für eine integrierte Schaltung erfordern.
Außerdem ergäbe sich eine unzureichend hohe Datenzugangsgeschwindigkeit, bedingt dadurch, daß die Zugriffszeit in hohem Maße sowohl von der erhöhten Codierungskomplexität als auch der Speichergröße abhängt, insbesondere der Anzahl von Bits pro Reihe.
Im Stand der Techriik ist es bisher nicht gelungen, eine brauchbare Lösung des Problems zu liefern, einen derart großen Speichererweiterungs-Bedarf zu umgehen, wenn nach einer Verbesserung der Filtergenauigkeit oder -Auflösung gesucht wird.
Eine bekannte Lösung findet sich in dem Band: "Radio and Electronic Engineer", Vol 46, Nr.8/9, August 76, Londen, GB, Seiten 393-400; M.A. Bin Nun et al.: "A Modular Approach to the Hardware Implementation of Digital Filters".
Diese Schrift offenbart ein Verfahren zum Filtern digitaler Signale, welches folgende Schritte beinhaltet:
- Auftrennen des abgetasteten Eingangssignal in mindestens zwei Anteile;
- Zuführen jedes der Signalanteile zu einem zugehörigen Programmfilter und Ausführen einer jeweiligen Filteroperation unabhängig und parallel;
- Wiederherstellen eines Ausgangssignals durch Summieren der digitalen Ausgangssignale von jedem Filter.
Das Leistungsvermögen dieser Lösung wird begrenzt durch den Umstand, daß der gesamte Filterabschnitt vornehmlich vom Aufbau des Grundmoduls und von der Art und Weise abhängt, in der der Rechnungsalgorithmus verarbeitet wird.
Der Erfindung liegt die Aufgabe zugrunde, ein Filterverfahren sowie ein Digitalfilter für dessen Anwendung anzugeben, die eine derartige Funktionsweise sowie solche bauliche Merkmale aufweisen, daß eine hochauflösende Verarbeitung digitaler Abtastsignale möglich ist, die mit einer großen Anzahl von Bits codiert sind, um dadurch die den herkömmlichen Verfahren anhaftenden Beschränkungen zu überwinden.

OFFENBARUNG DER ERFINDUNG

Die Idee, auf der die vorliegende Erfindung beruht, ist die, die Codierung des abgetasteten Signals aufzutrennen in Anteile von mindestens jeweils acht Bits, um jeden Anteil unabhängig voneinander mit einem zugehörigen Digitalfilter zu filtern und anschließend das Ausgangs-Abtastsignal wiederherzustellen.
Auf der Grundlage dieser Idee wird die Aufgabe gelöst durch ein Filterverfahren der oben genannten Art, wie es im Kennzeichnungsteil des Anspruchs 1 definiert ist.
Außerdem wird die Aufgabe durch eine Digitalfilterarchitelttur gemäß Anspruch 5 gelöst.
Die Merkmale und Vorteile des erfindungsgemäßen Verfahrens ergeben sich deutlicher aus der nachfolgenden detaillierten Beschreibung einer beispielhaften, nicht beschränkend zu verstehenden Ausführungsform der Erfindung, die unter Bezugnahme auf eine Digitalfilterarchitektur gegeben wird, wie sie in der beigefügten Zeichnung dargestellt ist.

Kurze Beschreibung der Zeichnungen:

Fig. 1 zeigt schematisch eine Digitalfilterarchitektur gemäß der Erfindung;
Fig. 2 ist ein Diagramm einer zweiten Ausführungsform des Filters nach Fig. 1.

DETAILLIERTE BESCHREIBUNG

Bezugnehmend auf die Zeichnungsfiguren, ist allgemein und schematisch bei 1 eine Digitalfilterarchitektur gemäß der Erfindung dargestellt, die dazu dient, digitale Signale zu filtern, die umfangreiche dynamische Bereiche aufweisen.
Grundsätzlich kann die Architektur 1 mit Digitalsignalen S arbeiten, die mit mindestens k Bits codiert sind, wobei k irgendeine Zahl zwischen acht und sechszehn sein kann.
Diese Architektur 1 besitzt eine vorbestimmte Anzahl programmierbarer Digitalfilter 2, die mit der Abkürzung PFP bezeichnet sind.
Diese Filter 2 haben einen per se bekannten Aufbau, wie er z.B. in der italienischen Patentanmeldung 22954-A188 der Anmelderin beschrieben ist.
Jedes Filter 2 empfangt ein gegebenes, acht Bits umfassendes Abtastsignal x(n), um ein weiteres Abtastsignal y(n) mit einem vorbestimmten Frequenzgang auszugeben.
Das Filter 2 ist ein sogenanntes Linearphasen-FIR-Filter (Finite Impulse Response), was bedeutet, daß zu jedem diskreten Zeitpunkt das Eingangssignal x(n) und das Ausgangssignal y(n) durch folgende Beziehung miteinander verknüpft sind:
Hieraus läßt sich herleiten, daß der Ausgangs-Abtastwert y(n) nur von der derzeitigen und früheren Eingangsabtastungen abhängt.
Die Koeffizienten a(i) sind eine endliche Zahl N und werden aus der Antwort des Filterimpulses ermittelt.
Außerdem kann das Filter 2 durch eine sogenannte Übertragungsfunktion H(z) beschrieben werden, die von einer komplexen Variablen z abhängt und das Verhältnis H(z) der Transformation Z einer Sequenz von Ausgangs-Abtastsignalen y(nT) zu der Transformation Z einer Sequenz von Eingangs-Abtastsignalen x(nT) definiert.
Die Schaltungs-Synthese dieser Übertragungsfunktion ermöglicht in der Praxis die Implementierung des Filters 2 als integrierte Einzel-PFP- Schaltung, durch die für jeden digitalen Eingangswert x(n) ein durch die Gleichung (1) gegebener Ausgangswert y(n) erzeugt wird.
Die Signaleingänge des Filters 2 sind mit A0, ..., A7 bezeichnet, während die digitalen Ausgänge mit O0,..., O15 bezeichnet sind.
In vorteilhafter Weise enthält die Architektur 1 eine Anzahl m=2n von Filtern 2, wobei n=(k-8) ist, und zwar parallel zueinander.
Jedes Filter 2 hat die gleiche Übertragungsfunktion.
Die Architektur gemäß der Erfindung nutzt die Fähigkeit jedes Filters 2, ein in acht Bits quantisiertes digitales Signal zu handhaben.
Zu diesem Zweck wird das Eingangssignal S in m Anteile aufgetrennt, von denen jeder Anteil eine acht Bits umfassende Codierung darstellt.
Wie in Fig. 1 gezeigt ist, wird das Signal S an einen Decodierer D angelegt, der die acht höchstwertigen Bits auswählt und ein Signal S1 ausgibt.
Dieses Signal S1 ist eine erste Komponente des ursprünglichen Signals S und wird direkt an die Eingänge A0, ... A7 eines ersten Filters 2 gelegt. Das Signal S1 wird außerdem an einen Addierblock 4 geführt, der an einem weiteren Eingang das Bit mit dem höchsten Gewicht aus dem niedrigswertigen Anteil des Signals S empfängt, der aus der im Block D durchgeführten Auswahl resultiert.
Da die in Fig. 1 dargestellte Ausführungsform einen Fall darstellt, bei dem das Signal S eine neun Bits umfassende Codierung enthält, wird ein einzelnes Bit a0, welches das niedrigstwertige Bit der S-Codierung darstellt, von dem Codierer D auf den Addierer 4 übertragen.
Folglich wird am Ausgang des Addierers 4 ein zweites, acht Bits umfassendes Signal S2 erzeugt, welches auf den Eingang eines entsprechenden zweiten PFP-Filters gegeben wird.
Die Ausgangssignale von dem ersten und dem zweiten Filter werden in einem Block 5 summiert, um das Ausgangssignal korrekt wiederherzustellen.
Um einen eher allgemeinen Aspekt des erfindungsgemäßen Konzepts darzustellen, soll hier betrachtet werden, daß es, wenn ein höherer dynamischer Bereich für das Eingangssignal S geschaffen wird, d. h. wenn das Signal mit einer größeren Anzahl von Bits codiert wird, es ausreicht, lediglich die Anzahl der Filter 2 und der Addierer 4 in parallele Anordnung zu erhöhen.
Das erfindungsgemäße Filterverfahren liefert ein Ausgangs-Abtastsignal, welches durch folgende Berechnung ermittelt wird:
wobei N die Filtergröße, k der dynamische Bereich des Eingangssignals und m gleich 2(k-8) ist.
Um zusätzlich zu verdeutlichen, wie das erfindungsgemäße Verfahren ausgeführt werden kann, soll nun der Fall eines Eingangssignals S diskutiert werden, welches mit zehn Bits codiert ist.
Es folgt aus dem oben gesagten, daß S ein digitales Signal mit einem Wert zwischen 0 und 1.020 ist, welches gemäß dem erfindungsgemäßen Verfahren aufgetrennt werden soll in m=2(10-8) =4 Signalkomponenten, jede mit einer acht Bits umfassenden Codierung.
Wenn S als Sequenz von Bits aj ausgedrückt wird, jedes mit einer Angabe seines zugehörigen Gewichts, so ergibt sich:
S = a9 a8 a7 a6 a5 a4 a3 a2 a1 a0
Die vier Komponenten, in die das Signal aufgetrennt werden kann, sind also:
S1 = INT [D/4]
S2 = INT [S/4] + a2
S3 = INT [S/4] + a1
S4 = INT [S/4] + a0
wobei INT ein Symbol für den ganzzahligen Wert des Verhältnisses in den Klammern ist.
Jede Komponente ist mit acht Bits codiert und wird einem Eingang eines zugehörigen Filters 2 zugeführt, um entsprechend den Spezifikationen einer vorbestimmten Übertragungsfunktion gefiltert zu werden.
Die Ausgangsgrößen der verschiedenen parallel geschalteten Filter 2 werden summiert, um für das Ausgangssignal die richtige Codier- Sequenz wiederherzustellen.
Bei einer alternativen, in Fig. 2 gezeigten Ausführungsform wird die Möglichkeit genutzt, die Endsumme durch die gleichen integrierten Schaltkreise zu bilden, die auch die Filter 2 bilden.
Die Filter 2 besitzen tatsächlich einen zweiten Satz von Eingängen, bezeichnet mit B0 ... B15, die üblicherweise ein digitales Übertrag- Signal in solchen Fällen empfangen, in denen die Filter 2 in Serie geschaltet sind.
Die Ausgänge des zweiten Filters, d.h. desjenigen Filters, welches die niedrigstwertige Komponente des Signals S verarbeitet, werden direkt auf die Übertrageingänge B0, ... B15 des vorausgehenden Filters gegeben.
In ähnlicher Weise werden die Ausgänge eines Filters, welches die m-te Position einnimmt, an solche zweiten Eingänge des Filters in der Position m-1 angeschlossen.
Auf diese Weise kann die Endsummenoperation der Codierungen aus den verschiedenen Filtern intern in jeder Schaltung 2 erfolgen.
Diese alternative Ausführungsform der Erfindung wird ermöglicht durch die Einbeziehung eines Verzögerungsblocks T zwischen dem Ausgang des Decodierers D und den acht ersten Eingängen des ersten Filters. Die durch den Block T eingeführte Verzögerung ist äquivalent der Verweilzeit, die das Filter 2 benötigt, um das Signal zu verarbeiten.
Die oben beschriebene Architektur und das oben erläuterte Verfahren haben den größten Vorteil, wenn das Eingangssignal S mit neun Bits codiert ist.
In diesem Fall werden nämlich nicht mehr als zwei PFP-Filter parallel zueinander benötigt, um innerhalb sehr kurzer Zeit eine sehr genaue Filterung vorzunehmen.
Natürlich steigert jede Zunahme des dynamischen Bereichs des Eingangssignals die Schaltungs-Komplexität; andererseits sollte nicht übersehen werden, daß die die Filter 2 bildenden integrierten Schaltungen zu sehr niedrigen Stückpreisen beziehbar sind.
Folglich hat das erfindungsgemäße Verfahren einen Hauptvorteil darin, daß es den Einsatz mehrerer PFP-Filter mit der für sie bekannten Zuverlässigkeit anstelle alternativer Verfahren ermöglicht, die wesentlich kostspieliger sind, entweder im Design oder in der Fertigung.

Claims

1.Verfahren zum Filtern digitaler Signale, die einen großen dynamischen Bereich aufweisen, umfassend die Schritte:

- Auftrennen des abgetasteten Eingangssignals (S) in mindestens m getrennte Signalanteile (S1, S2, ...), wobei m eine ganze Zahl gleich oder größer als zwei ist;

- Zuführen jedes der Signalanteile (S1, S2, ..., Sm) zu einem von m programmierbaren Filter (2) und Ausführen einer Filteroperation parallel und unabhängig; und

- Wiederherstellen eines Ausgangssignals, in dem die digitalen Ausgangsgrößen von jedem Filter (2) summiert werden, dadurch gekennzeichnet,

daß das Auftrennen folgendermaßen bewirkt wird:

- Auswählen eines ersten Signalanteils, bestehend aus den acht höchstwärtigen Bits des Eingangssignals, Speichern dieses Anteils und Filtern dieses ersten Anteils mittels eines ersten programmierbaren Filters (2),

- Erhalten des anderen Signalanteils über weitere Signalanteile aus einer Parallelsumme des ersten Signalanteils und jedes verbleibenden Bits des Eingangssignals, und Filtern dieses weiteren Signalanteils oder dieser weiteren Signalanteile mittels der verbleibenden m - 1 programmierbaren Filter (2), wodurch eine Sequenz der m - 1 verbleibenden programmierbaren Filter bestimmt wird durch die Sequenz der verbleibenden Bits;

- und daß das Wiederherstellen des Ausgangssignals dadurch erfolgt, daß die Ausgänge des ersten und der übrigen programmierbaren Filter (2) auf einem End-Summierblock (5) geschaltet werden, oder die Ausgänge des oder der verbleibenden Filter an die Übertrageingänge (B0, ..., B15) der vorausgehenden programmierbaren Filter gekoppelt werden.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß der Schritt des Auftrennens des abgetasteten Eingangssignals (S) den Schritt des Auftrennens des abgetasteten Eingangssignals (S) in einem ersten (S1) und einem zweiten Signalanteil (S2) enthält, von denen der erste Signalanteil (S1) durch das erste programmierbare Filter (2) gefiltert wird, und der zweite Signalanteil (S2) aus acht Bits direkt an die entsprechenden Eingänge eines zweiten programmierbaren Filters gelegt wird.

3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die ganze Zahl m gleich 2n ist, wobei n die Differenz zwischen der Anzahl von Bits des Eingangssignals und der Anzahl von Eingangsbits des oder der programmierbaren Filter ist.

4. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß der Schritt des Auftrennens des abgetasteten Eingangssignals (S) den Schritt des Auftrennens des abgetasteten Eingangssignals (S) in Signalanteile (S1, S2....) mit jeweils acht Bits beinhaltet.

5. Hochauflösende digitale Filterarchitektur, umfassend:

- einen Eingangsanschluß, der als Eingangsgröße ein abgetastetes digitales Signal enthält;

- eine an den Eingangsanschluß gekoppelte Einrichtung (D) zum Auftrennen des digitalen Eingangssignals in m getrennte Signalanteile, wobei m eine ganze Zahl gleich oder größer als 2 ist;

- ein erstes programmierbares Filter (2), welches einen ersten Signalanteil, bestehend aus den acht höchstwertigen Bits des abgetasteten digitalen Signais, über eine Speicherstruktur empfängt, und außerdem m-1 weitere programmierbare Filter (2), die an die Einrichtung zum Auftrennen gekoppelt ist, um den übrigen Signalanteil oder die übrigen Signalanteile des abgetasteten digitalen Signals zu empfangen;

- wobei einer von m-1 Summierblöcken (4) vor jedem verbleibenden Filter (2) angeordnet ist, um als ersten Eingang den ersten Signalanteil (S1) und als zweite Eingangsgröße ein einzelnes Bit des verbleibenden Signalanteils oder der verbleibenden Signalanteile zu empfangen, wodurch eine Sequenz der m-1 verbleibenden programmierbaren Filter bestimmt wird durch die Sequenz der verbleibenden Bits;

- und wobei die digitalen Ausgangsgrößen (O0, ..., O15) des ersten programmierbaren Filters und des oder der übrigen Filter (2) an einen Endsummierblock (S) gekoppelt ist, oder der digitale Ausgang des oder der übrigen programmierbaren Filter an entsprechende Übertrageingänge (B0, ... B15) der vorausgehenden programmierbaren Filter angeschlossen ist.

6. Architektur nach Anspruch 5, dadurch gekennzeichnet, daß das oder die übrigen Filter (2) und entsprechende Summierblöcke (4) in einer Anzahl m gleich 22 vorgesehen sind, wobei n die Anzahl von Bits ist, die bei einer Acht-Bit-Codierung für das eingegebene abgetastete digitale Signal übrig bleibt.

7. Architektur nach Anspruch 5, dadurch gekennzeichnet, daß die Einrichtung zum Auftrennen einen Decodierer (D) für das eingegebene abgetastete digitale Signal enthält, welcher dazu ausgebildet ist, den ersten Signalanteil (S1), der aus den acht höchstwertigen Bits besteht, von dem übrigen Signalanteil oder den übrigen Signalanteilen zu trennen.

8. Architektur nach Anspruch 5, dadurch gekennzeichnet, daß die Einrichtung zum Auftrennen (D) das eingegebene abgetastete Signal (S) in einen ersten (S1) und einen zweiten Signalanteil (S2) auftrennt, von denen der erste Signalanteil (S1) durch das erste programmierbare Filter (2) gefiltert wird und der zweite Signalanteil (S2) aus acht Bits direkt an die entsprechenden Eingänge eines zweiten programmierbaren Filters gelegt wird, welches seinerseits direkt mit der Einrichtung zum Auftrennen (D) gekoppelt ist.

9. Architektur nach Anspruch 5, dadurch gekennzeichnet, daß die Einrichtung zum Auftrennen (D) das abgetastete Eingangssignal (S) in Signalanteile (S2) von jeweils acht Bits auftrennt.