JP2641954B2 - テストパターンの発生装置 - Google Patents
テストパターンの発生装置Info
- Publication number
- JP2641954B2 JP2641954B2 JP2026167A JP2616790A JP2641954B2 JP 2641954 B2 JP2641954 B2 JP 2641954B2 JP 2026167 A JP2026167 A JP 2026167A JP 2616790 A JP2616790 A JP 2616790A JP 2641954 B2 JP2641954 B2 JP 2641954B2
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- JP
- Japan
- Prior art keywords
- path
- test pattern
- unit
- critical
- paths
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Description
【発明の詳細な説明】 〔概要〕 テストパターンの発生装置に係り、特にディジタル回
路の設計製造時においてディレイ計算等に用いるテスト
パターンの発生装置に関し、 計算機の処理時間が短く、テストの目的に合致したテ
ストパターンを発生することができるようにすることを
目的とし、 テストパターンの発生装置を始点から終点に至りうる
全てのパスをディレイ計算を行ないながらトレースする
パストレース・ディレイ計算部と、トレースしたパス中
から最もクリティカルなパスを選択するクリティカルパ
ス選択部と、上記クリティカルパス選択部で選択したパ
スを活性化するパス活性化部と、活性化したパスのテス
トパターンを発生するテストパターン出力部とから構成
する。
路の設計製造時においてディレイ計算等に用いるテスト
パターンの発生装置に関し、 計算機の処理時間が短く、テストの目的に合致したテ
ストパターンを発生することができるようにすることを
目的とし、 テストパターンの発生装置を始点から終点に至りうる
全てのパスをディレイ計算を行ないながらトレースする
パストレース・ディレイ計算部と、トレースしたパス中
から最もクリティカルなパスを選択するクリティカルパ
ス選択部と、上記クリティカルパス選択部で選択したパ
スを活性化するパス活性化部と、活性化したパスのテス
トパターンを発生するテストパターン出力部とから構成
する。
本発明は、テストパターンの発生装置に係り、特にデ
ィジタル回路の設計製造時においてディレイ計算等に用
いるテストパターンの発生装置に関する。
ィジタル回路の設計製造時においてディレイ計算等に用
いるテストパターンの発生装置に関する。
近年、コンピュータシステムの大規模化、高速化の要
求に伴ない、特にメインフレームやスーパーコンピュー
タのディジタル回路においては信号伝播速度遅延時間
（ディレイ）の異常によって正しい動作が行なわれない
ことが知られており、計算機の信頼性を確保するために
は、上記の伝播速度遅延時間の検出を行なうことが必要
とされる。このような信号伝播速度の測定は、最も時間
のかかる（クリティカルな）パスを想定して行なわれる
必要があり、ディジタル回路の設定をこのようなパスと
なるような条件、即ちテストパターンを設定する必要が
ある。しかしながら対象となるディジタル回路が大規模
化しており、パスの組み合せ数もこれに比較的に増大
し、上記の処理を実行するためには計算機の処理時間が
長くなるため、効率的な方式が望まれる。従来上述した
ようなディジタル回路のテストパターンの発生は多くの
場合活性化可能なパス肢を検索しつつ、最終的テストパ
ターンを作成するものとしている。即ち全ての組み合せ
可能なパスに対して活性化を試みるという手順を取るも
のである。
求に伴ない、特にメインフレームやスーパーコンピュー
タのディジタル回路においては信号伝播速度遅延時間
（ディレイ）の異常によって正しい動作が行なわれない
ことが知られており、計算機の信頼性を確保するために
は、上記の伝播速度遅延時間の検出を行なうことが必要
とされる。このような信号伝播速度の測定は、最も時間
のかかる（クリティカルな）パスを想定して行なわれる
必要があり、ディジタル回路の設定をこのようなパスと
なるような条件、即ちテストパターンを設定する必要が
ある。しかしながら対象となるディジタル回路が大規模
化しており、パスの組み合せ数もこれに比較的に増大
し、上記の処理を実行するためには計算機の処理時間が
長くなるため、効率的な方式が望まれる。従来上述した
ようなディジタル回路のテストパターンの発生は多くの
場合活性化可能なパス肢を検索しつつ、最終的テストパ
ターンを作成するものとしている。即ち全ての組み合せ
可能なパスに対して活性化を試みるという手順を取るも
のである。
ところで上述した従来のテストパターンの発生におい
ては、全ての組み合せに対して活性化を行なうものとし
ているから、活性化率を向上させるためには、計算機の
処理時間が長くなるという問題がある。また活性化され
たパスが必ずしもディレイ時間に関してクリティカルな
（時間がかかる）ものではなく、活性化しやすいパスが
選択されるといった問題もある。即ち、活性化条件がよ
り簡単な（活性化条件が少ない）パスが選択され、テス
トパターンが作成されることがある。
ては、全ての組み合せに対して活性化を行なうものとし
ているから、活性化率を向上させるためには、計算機の
処理時間が長くなるという問題がある。また活性化され
たパスが必ずしもディレイ時間に関してクリティカルな
（時間がかかる）ものではなく、活性化しやすいパスが
選択されるといった問題もある。即ち、活性化条件がよ
り簡単な（活性化条件が少ない）パスが選択され、テス
トパターンが作成されることがある。
そこで、本発明は、計算機の処理時間が短く、テスト
の目的に合致したテストパターンを発生することができ
るテストパターンの発生装置を提供することを目的とす
る。
の目的に合致したテストパターンを発生することができ
るテストパターンの発生装置を提供することを目的とす
る。
本発明にあって、上記の課題を解決するための手段
は、第１図に示すように、始点から終点に至りうる全て
のパスをディレイ計算を行ないながらトレースするパス
トレース・ディレイ計算部１と、トレースしたパス中か
ら最もクリティカルなパスを選択するクリティカルパス
選択部２と、上記クリティカルパス選択部で選択したパ
スを活性化するパス活性化部３と、活性化したパスのテ
ストパターンを発生するテストパターン出力部４とから
構成したことである。
は、第１図に示すように、始点から終点に至りうる全て
のパスをディレイ計算を行ないながらトレースするパス
トレース・ディレイ計算部１と、トレースしたパス中か
ら最もクリティカルなパスを選択するクリティカルパス
選択部２と、上記クリティカルパス選択部で選択したパ
スを活性化するパス活性化部３と、活性化したパスのテ
ストパターンを発生するテストパターン出力部４とから
構成したことである。
本発明によれば、パストレース・ディレイ計算部は始
点から終点に至りうる全てのパスをディレイ計算を行な
いながらトレースし、クリティカルパス選択部はトレー
スしたパス中から最もクリティカルなパスを選択する。
そして、パス活性化部は上記クリティカルパス選択部で
選択したパスを活性化し、テストパターン出力部は活性
化したパスのテストパターンを発生するから、確実にク
リティカルなパスを選択する事ができる他、活性化時に
施行するパスが限定されるから計算機処理時間を短縮す
ることができる。
点から終点に至りうる全てのパスをディレイ計算を行な
いながらトレースし、クリティカルパス選択部はトレー
スしたパス中から最もクリティカルなパスを選択する。
そして、パス活性化部は上記クリティカルパス選択部で
選択したパスを活性化し、テストパターン出力部は活性
化したパスのテストパターンを発生するから、確実にク
リティカルなパスを選択する事ができる他、活性化時に
施行するパスが限定されるから計算機処理時間を短縮す
ることができる。
以下本発明に係るテストパターンの発生装置の実施例
を図面に基づいて説明する。
を図面に基づいて説明する。
第１図乃至第３図は本発明に係るテストパターンの発
生装置の実施例を示すものである。本実施例において、
テストパターン発生装置は第１図に示すように、始点か
ら終点に至りうる全てのパスをディレイ計算を行ないな
がらトレースするパストレース・ディレイ計算部１と、
トレースしたパス中から最もクリティカルなパスを選択
するクリティカルパス選択部２と、上記クリティカルパ
ス選択部で選択したパスを活性化するパス活性化部３
と、活性化したパスのテストパターンを発生するテスト
パターン出力部４とからなる。
生装置の実施例を示すものである。本実施例において、
テストパターン発生装置は第１図に示すように、始点か
ら終点に至りうる全てのパスをディレイ計算を行ないな
がらトレースするパストレース・ディレイ計算部１と、
トレースしたパス中から最もクリティカルなパスを選択
するクリティカルパス選択部２と、上記クリティカルパ
ス選択部で選択したパスを活性化するパス活性化部３
と、活性化したパスのテストパターンを発生するテスト
パターン出力部４とからなる。
先ずパストレース・ディレイ計算部は１始点から終点
に至りうる全てのパスをディレイ計算を行ないながらト
レースし（ST1）、クリティカルパス選択部はトレース
したパス中から最もクリティカルなパスを選択する（ST
2）。そして、パス活性化部は上記クリティカルパス選
択部で選択したパスを活性化し（ST3）、活性化ができ
たなら（ST4）、テストパターン出力部（ST5）は活性化
したパスのテストパターンを発生し、活性化ができない
場合には新たなパスを選択して活性化を行なうから、確
実にクリティカルなパスを選択する事ができる他、活性
化時に試行するパスが限定されるから計算機処理時間を
短縮することができる。
に至りうる全てのパスをディレイ計算を行ないながらト
レースし（ST1）、クリティカルパス選択部はトレース
したパス中から最もクリティカルなパスを選択する（ST
2）。そして、パス活性化部は上記クリティカルパス選
択部で選択したパスを活性化し（ST3）、活性化ができ
たなら（ST4）、テストパターン出力部（ST5）は活性化
したパスのテストパターンを発生し、活性化ができない
場合には新たなパスを選択して活性化を行なうから、確
実にクリティカルなパスを選択する事ができる他、活性
化時に試行するパスが限定されるから計算機処理時間を
短縮することができる。
以上の処理を第３図に示す具体的な回路について説明
する。第３図に示したのは４台のラッチ（F1〜F4）、２
台のアンゲート（A,B）、１台のノアゲート（Ｃ）及び
１台のオアゲート（Ｄ）から構成されたものである。
する。第３図に示したのは４台のラッチ（F1〜F4）、２
台のアンゲート（A,B）、１台のノアゲート（Ｃ）及び
１台のオアゲート（Ｄ）から構成されたものである。
先ずF1からF4までのクリティカルパスを見つける。
F1から出た信号がゲートＤで結合するため、F1→Ａ→
Ｃ→Ｄのトータルディレイ「13」と、F1→Ｂ→Ｄのトー
ラルディレイ「11」とを求める。
Ｃ→Ｄのトータルディレイ「13」と、F1→Ｂ→Ｄのトー
ラルディレイ「11」とを求める。
クリティカルなディレイはF1→Ａ→Ｃ→Ｄであるため
F1→Ａ→Ｃ→Ｄをテストパスとして選択する。
F1→Ａ→Ｃ→Ｄをテストパスとして選択する。
次にテストパスを活性化する。
ゲートＡはアンドゲートであるため、他の入力は“1"
でなければならないため、外部入力端子P1には“1"を与
える。
でなければならないため、外部入力端子P1には“1"を与
える。
ゲートＣはノアゲートであるため他の入力は“0"でな
ければならないため、ラッチF2を“0"にスキャンインす
る。
ければならないため、ラッチF2を“0"にスキャンインす
る。
ゲートＤはオアゲートであるため他の入力は“0"にし
なければならず、そのため、ゲートＢを“0"にする必要
があり、このためラッチF3を“0"にスキャンインする。
なければならず、そのため、ゲートＢを“0"にする必要
があり、このためラッチF3を“0"にスキャンインする。
これよりラッチF1から“0"及び“1"の転送するパター
ンを加えて、テストパターンが出力される。
ンを加えて、テストパターンが出力される。
従って本実施例によれば、クリティカルなパスF1→Ａ
→Ｃ→Ｄが選択され活性化はこのパスのみに行なわれる
こととなる。
→Ｃ→Ｄが選択され活性化はこのパスのみに行なわれる
こととなる。
以上説明したように、本発明によれば、テストパター
ン発生装置を始点から終点に至りうる全てのパスをディ
レイ計算を行ないながらトレースするパストレース・デ
ィレイ計算部と、トレースしたパス中から最もクリティ
カルなパスを選択するクリティカルパス選択部と、上記
クリティカルパス選択部で選択したパスを活性化するパ
ス活性化部と、活性化したパスのテストパターンを発生
するテストパターン出力部とから構成したから、確実に
クリティカルなパスを選択する事ができる他、活性化時
に試行するパスが限定されるから計算機処理時間を短縮
することができるという効果を奏する。
ン発生装置を始点から終点に至りうる全てのパスをディ
レイ計算を行ないながらトレースするパストレース・デ
ィレイ計算部と、トレースしたパス中から最もクリティ
カルなパスを選択するクリティカルパス選択部と、上記
クリティカルパス選択部で選択したパスを活性化するパ
ス活性化部と、活性化したパスのテストパターンを発生
するテストパターン出力部とから構成したから、確実に
クリティカルなパスを選択する事ができる他、活性化時
に試行するパスが限定されるから計算機処理時間を短縮
することができるという効果を奏する。
第１図は本発明の原理及び実施例を示すブロック図、第
２図は第１図に示したテストパターン発生装置の作動を
示すフローチャート、第３図はテストパターンの発生例
を示す図である。 １……パストレース・ディレイ計算部 ２……クリティカルパス選択部 ３……パス活性化部 ４……テストパターン出力部
２図は第１図に示したテストパターン発生装置の作動を
示すフローチャート、第３図はテストパターンの発生例
を示す図である。 １……パストレース・ディレイ計算部 ２……クリティカルパス選択部 ３……パス活性化部 ４……テストパターン出力部
Claims (1)
- 【請求項１】始点から終点に至りうる全てのパスをディ
レイ計算を行ないながらトレースするパストレース・デ
ィレイ計算部（１）と、 トレースしたパス中から最もクリティカルなパスを選択
するクリティカルパス選択部（２）と、 上記クリティカルパス選択部で選択したパスを活性化す
るパス活性化部（３）と、 活性化したパスのテストパターンを発生するテストパタ
ーン出力部（４）とからなることを特徴とするテストパ
ターンの発生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2026167A JP2641954B2 (ja) | 1990-02-07 | 1990-02-07 | テストパターンの発生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2026167A JP2641954B2 (ja) | 1990-02-07 | 1990-02-07 | テストパターンの発生装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03231174A JPH03231174A (ja) | 1991-10-15 |
| JP2641954B2 true JP2641954B2 (ja) | 1997-08-20 |
Family
ID=12185990
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2026167A Expired - Lifetime JP2641954B2 (ja) | 1990-02-07 | 1990-02-07 | テストパターンの発生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2641954B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008133052A1 (ja) * | 2007-04-23 | 2008-11-06 | Kyushu Institute Of Technology | 半導体集積回路の２パターンテストにおける誤テスト回避型テスト入力生成方法 |
| WO2009051191A1 (ja) * | 2007-10-19 | 2009-04-23 | Kyushu Institute Of Technology | ドントケアビット抽出方法及びドントケアビット抽出プログラム |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4554340B2 (ja) * | 2004-11-19 | 2010-09-29 | 株式会社半導体理工学研究センター | テストパターンの圧縮方法および装置、並びに、テストパターンの圧縮プログラムおよび該プログラムを記録した媒体 |
| JP5625297B2 (ja) * | 2009-09-25 | 2014-11-19 | 富士通株式会社 | ディレイテスト装置、ディレイテスト方法及びディレイテストプログラム |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6466578A (en) * | 1987-09-08 | 1989-03-13 | Nec Software Ltd | Delay analysis system of logical circuit |
| JPH01197852A (ja) * | 1988-02-02 | 1989-08-09 | Fujitsu Ltd | クリティカルパス判定器 |
-
1990
- 1990-02-07 JP JP2026167A patent/JP2641954B2/ja not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008133052A1 (ja) * | 2007-04-23 | 2008-11-06 | Kyushu Institute Of Technology | 半導体集積回路の２パターンテストにおける誤テスト回避型テスト入力生成方法 |
| US8001437B2 (en) | 2007-04-23 | 2011-08-16 | Kyushu Institute Of Technology | Test pattern generation method for avoiding false testing in two-pattern testing for semiconductor integrated circuit |
| JP5141988B2 (ja) * | 2007-04-23 | 2013-02-13 | 株式会社Ｌｐｔｅｘ | 半導体集積回路の２パターンテストにおける誤テスト回避型テスト入力生成方法 |
| WO2009051191A1 (ja) * | 2007-10-19 | 2009-04-23 | Kyushu Institute Of Technology | ドントケアビット抽出方法及びドントケアビット抽出プログラム |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03231174A (ja) | 1991-10-15 |
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