JPH04271437A - テストパタン生成方式 - Google Patents
テストパタン生成方式Info
- Publication number
- JPH04271437A JPH04271437A JP3032574A JP3257491A JPH04271437A JP H04271437 A JPH04271437 A JP H04271437A JP 3032574 A JP3032574 A JP 3032574A JP 3257491 A JP3257491 A JP 3257491A JP H04271437 A JPH04271437 A JP H04271437A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- flip
- test pattern
- flop
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000012360 testing method Methods 0.000 title claims abstract description 59
- 238000000034 method Methods 0.000 claims description 13
- 238000010586 diagram Methods 0.000 claims description 12
- 238000003780 insertion Methods 0.000 claims description 9
- 230000037431 insertion Effects 0.000 claims description 9
- 238000013102 re-test Methods 0.000 claims description 4
- 238000001514 detection method Methods 0.000 description 1
Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は論理回路のテストパタン
生成方式に関し、特にスキャンパスを有する論理回路で
有効なテストパタンの自動生成が困難な場合のテストパ
タン生成方式に関する。
生成方式に関し、特にスキャンパスを有する論理回路で
有効なテストパタンの自動生成が困難な場合のテストパ
タン生成方式に関する。
【０００２】
【従来の技術】従来、この種のテストパタン生成方式で
は、与えられた論理回路に対して論理回路の構成を変更
することなく、テストパタンの生成アルゴリズム、例え
ばＤアルゴリズム等を用いてテストパタンを生成してい
た。また、テストパタンの生成が困難な部分回路に対し
ては、部分回路内の布線に直列にスキャンパス付フリッ
プフロップを挿入してテストパタン生成を容易にしてい
た。
は、与えられた論理回路に対して論理回路の構成を変更
することなく、テストパタンの生成アルゴリズム、例え
ばＤアルゴリズム等を用いてテストパタンを生成してい
た。また、テストパタンの生成が困難な部分回路に対し
ては、部分回路内の布線に直列にスキャンパス付フリッ
プフロップを挿入してテストパタン生成を容易にしてい
た。
【０００３】なお、上記部分回路とは、論理回路上で出
力ピン及び（または）スキャンパス付フリップフロップ
と、これらに１クロックサイクル以内で論理的影響を与
える入力ピン及び（または）スキャンパス付フリップフ
ロップとで囲まれた回路である。
力ピン及び（または）スキャンパス付フリップフロップ
と、これらに１クロックサイクル以内で論理的影響を与
える入力ピン及び（または）スキャンパス付フリップフ
ロップとで囲まれた回路である。
【０００４】
【発明が解決しようとする課題】しかしながら、テスト
パタン発生のアルゴリズムによる方法では、リコンバー
ジェンスを持つような部分回路に対しては、十分に有効
なテストパタンを一定の計算機リソースで生成するのは
困難な場合が多く、有効なテストパタンを得るようにす
ると、多大な計算機リソースが必要である。
パタン発生のアルゴリズムによる方法では、リコンバー
ジェンスを持つような部分回路に対しては、十分に有効
なテストパタンを一定の計算機リソースで生成するのは
困難な場合が多く、有効なテストパタンを得るようにす
ると、多大な計算機リソースが必要である。
【０００５】また、スキャンパス付フリップフロップを
部分回路内に直列に挿入する方法は、本来の部分回路が
持つフリップフロップ間のタイミング及び論理の変更を
免れない。
部分回路内に直列に挿入する方法は、本来の部分回路が
持つフリップフロップ間のタイミング及び論理の変更を
免れない。
【０００６】
【課題を解決するための手段】本発明のテストパタン生
成方式は、論理回路の回路図より前記論理回路のテスト
パタンを自動生成するテストパタン生成手段と；前記テ
ストパタン生成手段が前記論理回路の特性により有効な
テストパタンを発生できない部分回路を有する場合、こ
の部分回路の指摘を行う指摘手段と；前記部分回路中の
活性化されない布線に対しスキャンパスを有するフリッ
プフロップを前記回路図上で並列に挿入し、前記布線か
ら前記フリップフロップのデータ入力ピンに配線を行う
フリップフロップ挿入手段と；前記フリップフロップの
出力と前記布線とを入力とし、選択信号としてテストモ
ードを表わす信号が入力され、テストモード信号がオン
の時は前記フリップフロップの出力を選択し、かつオフ
の時は前記布線の出力を選択するセレクタ回路を前記回
路図上で前記布線に対して直列に挿入するセレクタ挿入
手段と；前記フリップフロップ挿入手段により挿入され
た前記フリップフロップを前記論理回路上のスキャンパ
スに含まれる他のフリップフロップとともにスキャンパ
スに含めて配線するスキャンパス配線手段と；前記テス
トモード信号をオンに固定して再び前記部分回路のテス
トパタン生成を行う再テストパタン生成手段とを備える
。
成方式は、論理回路の回路図より前記論理回路のテスト
パタンを自動生成するテストパタン生成手段と；前記テ
ストパタン生成手段が前記論理回路の特性により有効な
テストパタンを発生できない部分回路を有する場合、こ
の部分回路の指摘を行う指摘手段と；前記部分回路中の
活性化されない布線に対しスキャンパスを有するフリッ
プフロップを前記回路図上で並列に挿入し、前記布線か
ら前記フリップフロップのデータ入力ピンに配線を行う
フリップフロップ挿入手段と；前記フリップフロップの
出力と前記布線とを入力とし、選択信号としてテストモ
ードを表わす信号が入力され、テストモード信号がオン
の時は前記フリップフロップの出力を選択し、かつオフ
の時は前記布線の出力を選択するセレクタ回路を前記回
路図上で前記布線に対して直列に挿入するセレクタ挿入
手段と；前記フリップフロップ挿入手段により挿入され
た前記フリップフロップを前記論理回路上のスキャンパ
スに含まれる他のフリップフロップとともにスキャンパ
スに含めて配線するスキャンパス配線手段と；前記テス
トモード信号をオンに固定して再び前記部分回路のテス
トパタン生成を行う再テストパタン生成手段とを備える
。
【０００７】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００８】図１は本発明を示す構成図である。図２は
本テストパタン生成方式を適用する論理回路の一例であ
る。また、図３，図４，図５は本テストパタン生成方式
を適用する過程での論理回路図を示している。
本テストパタン生成方式を適用する論理回路の一例であ
る。また、図３，図４，図５は本テストパタン生成方式
を適用する過程での論理回路図を示している。
【０００９】各図を参照すると、テストパタン生成手段
２は論理回路１を入力し、テストパタン発生アルゴリズ
ム、例えばＤアルゴリズムを用いてすべての部分回路に
対してテストパタン生成を試みる。その結果、すべての
部分回路に対し、例えば１００％の故障検出率を持つよ
うな有効なテストパタンが得られた場合は、テストパタ
ンの生成を終了する。しかし、ある部分回路に対して有
効なテストパタンが得られたかった場合、指摘手段３は
部分回路中でどの布線が活性化できなかったかを不活性
布線リスト４として出力する。図２の例では、布線ａが
不活性のまま残ったとする。フリップフロップ（ＦＦ）
挿入手段５はこの不活性布線リスト４を参照し、布線ａ
に対して並列にスキャンパス付フリップフロップｂを回
路図に挿入し、布線ａからフリップフロップｂのデータ
入力ピンにファンアウトをとって配線する（図３参照）
。
２は論理回路１を入力し、テストパタン発生アルゴリズ
ム、例えばＤアルゴリズムを用いてすべての部分回路に
対してテストパタン生成を試みる。その結果、すべての
部分回路に対し、例えば１００％の故障検出率を持つよ
うな有効なテストパタンが得られた場合は、テストパタ
ンの生成を終了する。しかし、ある部分回路に対して有
効なテストパタンが得られたかった場合、指摘手段３は
部分回路中でどの布線が活性化できなかったかを不活性
布線リスト４として出力する。図２の例では、布線ａが
不活性のまま残ったとする。フリップフロップ（ＦＦ）
挿入手段５はこの不活性布線リスト４を参照し、布線ａ
に対して並列にスキャンパス付フリップフロップｂを回
路図に挿入し、布線ａからフリップフロップｂのデータ
入力ピンにファンアウトをとって配線する（図３参照）
。
【００１０】次に、セレクタ挿入手段６はテストモード
を表わす信号ｃにより布線ａとフリップフロップｂの出
力とを選択して出力するセレクタ回路ｄを布線ａに直列
に挿入する（図４参照）。次に、スキャンパス配線手段
７により、従来は回路図上でスキャンパスを構成してい
たフリップフロップｆ１ 〜ｆ４ のスキャンパス経路
ｅ上にフリップフロップｂを挿入し、ｆ１ →ｆ２ →
ｆ３ →ｂ→ｆ４ （図５参照）のようなスキャンパス
配線を行う。 以上の様な回路図の修正を行った後、再テストパタン生
成手段８はテストモード信号ｃをクランプすることによ
り、従来の布線ａの代わりにフリップフロップｂを入力
し、再びこの部分回路のテストパタン９をテストパタン
生成手段２と同様の方法で生成する。
を表わす信号ｃにより布線ａとフリップフロップｂの出
力とを選択して出力するセレクタ回路ｄを布線ａに直列
に挿入する（図４参照）。次に、スキャンパス配線手段
７により、従来は回路図上でスキャンパスを構成してい
たフリップフロップｆ１ 〜ｆ４ のスキャンパス経路
ｅ上にフリップフロップｂを挿入し、ｆ１ →ｆ２ →
ｆ３ →ｂ→ｆ４ （図５参照）のようなスキャンパス
配線を行う。 以上の様な回路図の修正を行った後、再テストパタン生
成手段８はテストモード信号ｃをクランプすることによ
り、従来の布線ａの代わりにフリップフロップｂを入力
し、再びこの部分回路のテストパタン９をテストパタン
生成手段２と同様の方法で生成する。
【００１１】以上の処理により、不活性だった布線ａは
テストモード時には考慮する必要がなくなり、フリップ
フロップｆ４ を出力観測点としフリップフロップｆ１
，ｆ２ 及びｂを入力設定点とする部分回路がテスト
パタン生成の対象回路となることから、有効なテストパ
タンが生成可能となる。また、フリップフロップｂ及び
セレクタ回路ｄを回路に挿入することにより、回路規模
は増大するが、テストモード信号ｃがオフの時、つまり
通常の動作モード時は、フリップフロップｂとセレクタ
回路ｄはフリップフロップｆ４ には論理的影響を及ぼ
すことがないので、設計者が当初設計した論理回路と同
一の論理を維持している。
テストモード時には考慮する必要がなくなり、フリップ
フロップｆ４ を出力観測点としフリップフロップｆ１
，ｆ２ 及びｂを入力設定点とする部分回路がテスト
パタン生成の対象回路となることから、有効なテストパ
タンが生成可能となる。また、フリップフロップｂ及び
セレクタ回路ｄを回路に挿入することにより、回路規模
は増大するが、テストモード信号ｃがオフの時、つまり
通常の動作モード時は、フリップフロップｂとセレクタ
回路ｄはフリップフロップｆ４ には論理的影響を及ぼ
すことがないので、設計者が当初設計した論理回路と同
一の論理を維持している。
【００１２】
【発明の効果】以上説明したように本発明によれば、テ
ストモード時のみ動作するスキャンパス付フリップフロ
ップをテストパタンが自動生成しにくい布線に並列に挿
入し、かつこのフリップフロップの出力と布線とをテス
トモード信号で選択するセレクタ回路を布線に対して直
列に挿入することにより、設計者が当初設計した論理を
変更することなく、テストパタンの自動生成を容易に行
える。
ストモード時のみ動作するスキャンパス付フリップフロ
ップをテストパタンが自動生成しにくい布線に並列に挿
入し、かつこのフリップフロップの出力と布線とをテス
トモード信号で選択するセレクタ回路を布線に対して直
列に挿入することにより、設計者が当初設計した論理を
変更することなく、テストパタンの自動生成を容易に行
える。
【図１】本発明の一実施例を示す構成図である。
【図２】本発明の対象となる論理回路の一例である。
【図３】本発明により得られる論理回路の過程を示す。
【図４】本発明により得られる論理回路の過程を示す。
【図５】本発明により得られる論理回路の過程を示す。
１ 論理回路図
２ テストパタン生成手段
３ 指摘手段
４ 不活性布線リスト
５ ＦＦ挿入手段
６ セレクタ挿入手段
７ スキャンパス配線手段
８ 再テストパタン生成手段
ａ 布線
ｂ スキャンパス付フリップフロップｃ
テストモード信号 ｄ セレクタ回路 ｅ スキャンパス経路
テストモード信号 ｄ セレクタ回路 ｅ スキャンパス経路
Claims (1)
- 【請求項１】 論理回路の回路図より前記論理回路の
テストパタンを自動生成するテストパタン生成手段と；
前記テストパタン生成手段が前記論理回路の特性により
有効なテストパタンを発生できない部分回路を有する場
合、この部分回路の指摘を行う指摘手段と；前記部分回
路中の活性化されない布線に対しスキャンパスを有する
フリップフロップを前記回路図上で並列に挿入し、前記
布線から前記フリップフロップのデータ入力ピンに配線
を行うフリップフロップ挿入手段と；前記フリップフロ
ップの出力と前記布線とを入力とし、選択信号としてテ
ストモードを表わす信号が入力され、テストモード信号
がオンの時は前記フリップフロップの出力を選択し、か
つオフの時は前記布線の出力を選択するセレクタ回路を
前記回路図上で前記布線に対して直列に挿入するセレク
タ挿入手段と；前記フリップフロップ挿入手段により挿
入された前記フリップフロップを前記論理回路上のスキ
ャンパスに含まれる他のフリップフロップとともにスキ
ャンパスに含めて配線するスキャンパス配線手段と；前
記テストモード信号をオンに固定して再び前記部分回路
のテストパタン生成を行う再テストパタン生成手段と；
を備えることを特徴とするテストパタン生成方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3032574A JPH04271437A (ja) | 1991-02-27 | 1991-02-27 | テストパタン生成方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3032574A JPH04271437A (ja) | 1991-02-27 | 1991-02-27 | テストパタン生成方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04271437A true JPH04271437A (ja) | 1992-09-28 |
Family
ID=12362662
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3032574A Pending JPH04271437A (ja) | 1991-02-27 | 1991-02-27 | テストパタン生成方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04271437A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6636995B1 (en) | 2000-07-13 | 2003-10-21 | International Business Machines Corporation | Method of automatic latch insertion for testing application specific integrated circuits |
| US7467362B2 (en) | 2005-03-15 | 2008-12-16 | Fujitsu Limited | Failure detection improvement apparatus, failure detection improvement program, failure detection improvement method |
-
1991
- 1991-02-27 JP JP3032574A patent/JPH04271437A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6636995B1 (en) | 2000-07-13 | 2003-10-21 | International Business Machines Corporation | Method of automatic latch insertion for testing application specific integrated circuits |
| US7467362B2 (en) | 2005-03-15 | 2008-12-16 | Fujitsu Limited | Failure detection improvement apparatus, failure detection improvement program, failure detection improvement method |
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