JP3112000B2

JP3112000B2 - 加算回路

Info

Publication number: JP3112000B2
Application number: JP10306225A
Authority: JP
Inventors: 道雄島田; 幸生中井川
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1998-10-28
Filing date: 1998-10-28
Publication date: 2000-11-27
Anticipated expiration: 2018-10-28
Also published as: JP2000132374A; US6438571B1

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は加算回路に関し、特
に全加算回路の桁上がり先見方式に関するものである。

【０００２】

【従来の技術】加算回路は汎用計算機など様々な装置に
おいて使用されており、また、この加算回路を高速化す
るために、従来は桁上がり先見回路（桁上がり先見回
路）が使われていた。ｎ個の全加算回路をシリアルに接
続して構成されるｎビット加算回路の計算時間はｎに比
例するが、桁上がり先見回路を付加すると計算時間をlo
g₂ｎに比例する程度に高速化できることが知られてい
る。なお、従来の桁上がり先見回路に関しては、例え
ば、特開平８−１２３６６２号公報や特開平９−１６７
０８０号公報等に開示されている。

【０００３】かかる桁上がり先見回路の必要性につき図
８及び図９を参照して説明する。これ等の図では、ブロ
ック図として、例えば、６ビットの２つの整数Ｘ，Ｙを
加算する場合の加算回路の例を示しており、最下位ビッ
ト（Ｘ1 ，Ｙ1 ）〜最上位ビット（Ｘ6 ，Ｙ6 ）の全加
算器１．１〜１．６を、前段の桁上がり出力ＣＯ（Ｃ1
〜Ｃ5 で示す）を次段の桁上がり入力ＣＩへ夫々供給す
るように順次シリアルに接続した構成であり、各加算結
果がＺ1 〜Ｚ6 として示されており、最終桁上がりをＣ
Ｏとする。

【０００４】図８では、（Ｘi ，Ｙi ）＝（０，１）、
初段の桁上がり入力ＣＩを“１”とした場合の計算例を
タイムチャートとして示しており、図９では、（Ｘ1 ，
Ｙ1），（Ｘ3 ，Ｙ3 ），（Ｘ4 ，Ｙ4 ），（Ｘ6 ，Ｙ6
）＝（１，０）とし、（Ｘ2 ，Ｙ2 ），（Ｘ5 ，Ｙ5
）＝（１，１）とし、初段の桁上がり入力ＣＩを
“１”とした場合の計算例をタイムチャートとして示し
ている。

【０００５】図８の例では、６桁全てにわたって桁上が
りが生じる場合であり、時間の流れ（動作順番）が
「８」以降でないと、正しい加算結果が得られないこと
が分かる。また図９の例では、時間の流れ「４」以降に
正しい加算結果が得られる。図９において、連続して桁
上がりしている場所に着目すると、最低３回分の桁上が
り時間を待てば、正しい出力が得られることが分かる。

【０００６】桁上がり先見回路がない状態では、上述し
た様な複数の全加算器をシリアル接続して構成した場合
の加算回路では、２つの加算すべき入力データＸ，Ｙが
定まらない限り、上述の図８，９の例の様に、桁上がり
による出力の確定のための待ち時間をどれだけ用意すれ
ば良いか分からない、そこで、図８の例で示した様な最
悪のケースを考えて、全ビットが桁上がりしても良いだ
けの待ち時間を予め用意しておき、その待ち時間だけ待
った後に最終段の全加算器から出力を取り出すことが考
えられる。

【０００７】しかしながら、全てのｎビット入力データ
Ｘ，Ｙのパターンで夫々どれだけの待ち時間を必要とし
ているかを調査すると、通常、この待ち時間の平均はlo
g₂ｎに比例する値の時間で良いことが分かる。このこと
は、仮に入力データがランダムな値で選ばれるならば、
ほとんどの入力パターンは桁上がり先見回路を搭載しな
くとも、無条件にlog₂ｎに比例する時間だけ待ち時間を
設定して待てば、正しい計算結果が得られることを意味
する。

【０００８】

【発明が解決しようとする課題】ところで、汎用計算機
等では、加算回路は、一般的に、３２〜６４ビットの整
数の加算を行うために使われていたが、近年、公開鍵暗
号装置などにおいて、１０２４〜２０４８ビット程度も
の桁数の大きな整数の加算を行うことが要求されてい
る。ところが、この要請に応えるために、例えば、従来
から知られている桁上がり先見回路を用いて加算を高速
化しようとすると、回路規模が大きくなるという問題が
ある。

【０００９】本発明の目的は、桁上がり先見回路を用い
た加算回路より小さな回路で高速に加算できる加算回路
を提供することである。

【００１０】

【課題を解決するための手段】本発明によれば、ｎ＝ｋ
×ｍビット（ｎ，ｍ，ｋは整数）からなる２つの整数の
加算をなす加算回路であって、前段の桁上げ出力が後段
の桁上げ入力に供給されて互いにシリアルに接続された
ｍ個のｋビット加算手段と、これ等ｍ個のｋビット加算
手段の各々に対応して設けられ、対応加算手段の各ビッ
トに対する入力の排他的論理和が、ｋビット全てについ
て１であり、かつ該加算手段の桁上がり入力と桁上がり
出力との排他的論理和が１である場合にのみ桁上がり伝
播警報信号を出力するｍ個の桁上がり伝播警報手段と、
これ等ｍ個の桁上がり伝播警報信号の論理和演算を行っ
て桁上がり警報信号を生成する論理和手段とを含み、こ
の桁上がり警報信号の生成が消滅した後に、シリアル接
続された加算手段の最終段から確定加算結果を導出する
様にしたことを特徴とする加算回路が得られる。

【００１１】そして、前記２つの整数の各ｎビットを最
下位ビットから順次ｋビット毎にｍブロックに分割した
場合、前記ｍ個のｋビット加算手段の各々はこれ等ｍブ
ロックに夫々対応して設けられており、対応組の２つの
整数のｋビット加算をなすよう構成されていることを特
徴とする。

【００１２】また、前記ｍ個の桁上がり伝播警報手段の
各々は、前記２つの整数の各対応ビットの排他的論理和
演算をなすｋ個の排他的論理和手段と、これ等記ｋ個の
排他的論理和出力の論理積演算をなす第一の論理積手段
と、対応加算手段の桁上がり入力と桁上がり出力との排
他的論理和演算をなす１個の排他的論理和手段と、この
１個の排他的論理和手段の出力と前記第一の論理積手段
の出力との論理積演算をなす第二の論理積手段とを含
み、この第二の論理積手段の出力を前記桁上がり伝播警
報信号とすることを特徴とする。

【００１３】更に本発明によれば、ｎ＝ｋ×ｍ＋ｂビッ
ト（ｂは整数）からなる２つの整数の加算をなす加算回
路であって、前段の桁上げ出力が後段の桁上げ入力に供
給されて互いにシリアルに接続されたｍ個のｋビット加
算手段及び１個のｂビット加算手段と、前記ｍ個のｋビ
ット加算手段の各々に対応して設けられ、対応加算手段
の各ビットに対する入力の排他的論理和が、ｋビット全
てについて１であり、かつ該加算手段の桁上がり入力と
桁上がり出力との排他的論理和が１である場合にのみ桁
上がり伝播警報信号を出力するｍ個の桁上がり伝播警報
手段と、これ等ｍ個の桁上がり伝播警報信号の論理和演
算を行って桁上がり警報信号を生成する論理和手段とを
含み、この桁上がり警報信号の生成が消滅した後に、シ
リアル接続された加算手段の最終段から確定加算結果を
導出する様にしたことを特徴とする加算回路が得られ
る。

【００１４】そして、前記２つの整数の各ｎビットを最
下位ビットのｂビットのブロックと、それに続くビット
から順次ｋビット毎にｍブロックとの１＋ｍブロックに
分割した場合、前記ｍ個のｋビット加算手段の各々はこ
れ等ｍブロックに夫々対応して設けられており、対応組
の２つの整数のｋビット加算をなすよう構成されている
ことを特徴とする。

【００１５】本発明の作用を述べる。図９の例で示した
様に、最低何回連続して桁上がりが生じているかをみ
て、その回数に比例する時間だけ待てば正しい計算結果
が得られることが分かるので、本発明では、かかる事実
に基きシリアル接続された複数の全加算器に夫々対応し
て桁上がり入力が桁上がり出力に伝播する場合にのみ桁
上がり伝播警報信号を生成する回路を夫々設け、これ等
桁上がり伝播警報信号を論理和演算して桁上がり警報信
号とする。この桁上がり信号が伝播している間は、桁上
がり警報信号が発生し続けているので、この桁上がり警
報信号の消滅後に、加算結果を確定出力として導出する
ようにしている。これにより、従来の桁上がり先見回路
と同程度に高速で、より小規模な回路構成となる。

【００１６】

【発明の実施の形態】以下に、図面を参照して本発明の
実施の形態を説明する。図１に本発明の実施の形態の回
路を示す。図に示すように、前段の桁上がり出力ＣＯが
次段の桁上がり入力ＣＩに供給される様に順次シリアル
に接続されたｍ個のｋビット加算回路１．１〜１．ｍ
（これ等のｋビット加算回路は、図２に示すように、ｋ
個の全加算器をシリアル接続して構成される）が設けら
れている。

【００１７】これ等ｍ個の加算回路１．１〜１．ｍに夫
々対応して、ｍ個のｋビット桁上がり伝播警報回路２．
１〜２．ｍが設けられている。これ等ｋビット桁上がり
伝播警報回路の各々は、対応する各加算回路のｋビット
にわたって桁上がり（あるいは桁下がり）が伝播するこ
とを検出すると１を出力し、さもなくば０を出力するも
のである。ｋビット桁上がり伝播警報回路２．ｉ（ｉ＝
１〜ｍの整数）の各々は、対応ｋビット加算回路１．ｉ
の入力Ｘi ，Ｙi を入力Ｘ，Ｙとし、また対応ｋビット
加算回路１．ｉの桁上がり入力及び桁上がり出力を夫々
桁上がり入力ＣＩ及び桁上がり出力ＣＯとしている。

【００１８】ｋビット桁上がり伝播警報回路２．１〜
２．ｍの各出力Ｗ1 〜Ｗm の論理和を演算するために、
論理和回路３が設けられている。尚、以下では、加算回
路１．１〜１．ｍの各計算時間（遅延時間）をτとし、
論理和回路３の出力を桁上がり警報信号Ｗと呼ぶ。

【００１９】ところで、ｎビット整数の加算において生
じる桁上がり伝播の最大長の平均は、前述の如くlog₂ｎ
ビット程度である（なお、桁上がり先見回路によって高
速化された従来のｎビット加算回路の計算時間はlog₂ｎ
に比例する）。また、ｋビット桁上がり伝播警報回路
２．１〜２．ｍと論理和回路３とは従来の桁上がり先見
回路に比べると回路規模が小さい。従って、ｎ＝ｋｍと
すると、近似的にlog₂ｎ＝ｋが成り立つ程度にｍ，ｋの
値を選んでおき、入力を設定した後にτ時間以上待っ
て、さらに、桁上がり警報信号がτ時間以上にわたって
０になるのを待って、その時点での最終段での加算回路
１．ｍの出力を加算結果として出力するようにすれば、
従来の加算回路よりも小さな回路で、従来の加算回路と
同程度に高速に（すなわちlog₂ｎに比例する程度の計算
時間で）、ｎビット整数の加算が行えることになる。

【００２０】以下に、本発明の実施例の詳細を説明す
る。なお、以下ではｎ＝ｋｍとする。図１に示す加算回
路は、ｍ個のｋビット加算回路１．１〜１．ｍとｍ個の
桁上がり伝播警報回路２．１〜２．ｍと論理和回路３と
を有する。図１において、ｎ（＝ｋｍ）ビット整数Ｘを
ｋビットずつ区切ったブロック（ｋビット整数）のう
ち、下位からｉ番目のブロックＸi が入力端子から夫々
入力されて、ｋビット加算回路１．ｉの端子Ｘと、ｋビ
ット桁上がり伝播警報回路２．ｉの端子Ｘに夫々供給さ
れる。

【００２１】また、ｎ（＝ｋｍ）ビット整数Ｙをｋビッ
トずつ区切ったブロックのうち、下位からｉ番目のブロ
ックＹi が入力端子から夫々入力されて、ｋビット加算
回路１．ｉの端子Ｙと、ｋビット桁上がり伝播警報回路
２．ｉの端子Ｙに供給される。桁上がり入力ＣＩが入力
端子４から入力されて初段の加算回路１．１の端子ＣＩ
とｋビット桁上がり伝播警報回路２．１の端子ＣＩに夫
々供給される。ｉ＝１，２，…，ｍ−１に対して、ｋビ
ット加算回路１．ｉの端子ＣＯからの出力は、次段のｋ
ビット加算回路１．i+1 の端子ＣＩとｋビット桁上がり
伝播警報回路２．i+1 の端子ＣＩとに供給される。

【００２２】ｋビット加算回路１．ｍの端子ＣＯからの
出力は、桁上がり出力ＣＯとして出力端子５から出力さ
れると共に、ｋビット桁上がり伝播警報回路２．ｍの端
子ＣＯに供給される。ｋビット加算回路１．ｉの出力端
子Ｚからｋビット出力Ｚi が導出され、すべてのｋビッ
ト桁上がり伝播警報回路２．ｉの出力Ｗi は論理和回路
３に供給され、論理和回路３の出力が桁上がり警報信号
Ｗとして導出される。

【００２３】尚、ｋビット加算回路１．ｉは、端子Ｘに
供給されるｋビット整数Ｘi と、端子Ｙに供給されるｋ
ビット整数Ｙi と、端子ＣＩに供給される値とを、それ
ぞれ被加数、加数、桁上がり入力として加算し、ｋビッ
トの加算結果Ｚi を端子Ｚから出力し、加算において生
じた桁上がりを端子ＣＯから出力する。

【００２４】図１のｋビット加算回路１．１は図２のよ
うに構成されている。図２において、出力端子５０がｋ
ビット加算回路１．１の端子ＣＯに対応し、入力ｘ1 〜
ｘk，ｙ1 〜ｙk がｋビット加算回路１．１の端子Ｘ，
Ｙに夫々対応し、入力端子４０がｋビット加算回路１．
１の端子ＣＩに対応し、出力ｚ1 〜ｚk がｋビット加算
回路１．１の端子Ｚに夫々対応している。

【００２５】そして、ｋビット整数Ｘの下位からｉ番目
のビットｘi が入力されて全加算回路１１．ｉの端子Ｘ
に供給され、ｋビット整数Ｙの下位からｉ番目のビット
Ｙiが入力されて、全加算回路１１．ｉの端子Ｙに供給
される。そして、桁上がり入力ＣＩが入力端子４０から
入力されて全加算回路１１．１の端子ＣＩに供給され
る。ｉ＝１，２，…，ｋ−１に対して、全加算回路１
１．ｉの端子ＣＯからの出力は全加算回路１１．i+1 の
端子ＣＩに供給される。

【００２６】全加算回路１１．ｋの端子ＣＯからの出力
は桁上がり出力ＣＯとして出力端子５０から出力され
る。全加算回路１１．ｉの端子Ｚからの出力ビットｚi
が夫々出力として導出される。尚、全加算回路１１．ｉ
は端子Ｘに供給されるビットと、端子Ｙに供給されるビ
ットと、端子ＣＩに供給されるビットとを、それぞれ被
加数、加数、桁上がり入力として全加算し、１ビットの
加算結果を端子Ｚから出力し、加算において生じた桁上
がりを端子ＣＯから出力する。

【００２７】かくして、図２のｋビット加算回路は、端
子Ｘ（入力ｘ1 〜ｘk ）に供給されるｋビット整数Ｘi
と、端子Ｙ（入力ｙ1 〜ｙk ）に供給されるｋビット整
数Ｙi と、端子ＣＩ（入力端子４０）に供給される値と
を、それぞれ被加数、加数、桁上がり入力として加算
し、ｋビットの加算結果を端子Ｚ（出力ｚi 〜ｚk ）か
ら出力し、加算において生じた桁上がりを端子ＣＯ（入
力端子５０）から出力する。他の加算回路１．２〜１．
ｍも同一構成である。

【００２８】図１のｋビット桁上がり警報回路２．１
は、図３のように構成されている。ｋビット整数Ｘの下
位からｉ番目のビットＸi と、ｋビット整数Ｙの下位か
らｉ番目のビットＹi とが排他的論理和回路２２．ｉに
供給され、各排他的論理和回路２２．ｉの計算結果が論
理積回路２３に供給されている。論理積回路２３はその
計算結果を論理積回路２５に供給する。加算回路１．ｉ
の桁上がり入力ＣＩ及び桁上がり出力ＣＯは排他的論理
和回路２４に供給され、その計算結果が論理積回路２５
に供給される。

【００２９】論理積回路２５の計算結果が桁上がり警報
信号Ｗとして出力される。かくして、図３のｋビット桁
上がり警報回路は、ｋビットにわたる桁上がり（あるい
は桁下がり）が生じる場合に、桁上がり警報信号Ｗを１
とし、それ以外の場合には、桁上がり警報信号Ｗを０と
する。

【００３０】なお、図２の全加算器１１．１〜１１．ｍ
は当業者にとってよく知られており、また本発明とは直
接関係ないので、その詳細な構成の説明については省略
する。

【００３１】以下、本発明の実施例の動作につき説明す
る。なお、以下では、各加算回路１．ｉの計算時間（遅
延時間）をτとする。ｋビット桁上がり警報回路２．ｉ
は、図１および図３を見てわかるように、ｋビット加算
回路１．ｉの桁上がり入力ＣＩが桁上がり出力ＣＯにま
で伝播する場合にのみ、桁上がり伝播警報信号Ｗi を１
とし、それ以外の場合には、桁上がり伝播警報信号Ｗi
を０とする。このため、ｋビット桁上がり警報回路２．
ｉは、ｋビット加算回路１．ｉの内部で生じた桁上がり
が桁上がり出力ＣＯにまで伝播する場合や、桁上がり入
力ＣＩの伝播がｋビット加算回路１．ｉ内部で収束する
場合や、ｋビット加算回路１．ｉの内部で生じた桁上が
りがｋビット加算回路１．ｉ内部で収束する場合につい
ては、桁上がりの伝播を検出できない。

【００３２】また、複数のｋビット加算回路にわたっ
て、あるｋビット加算回路の桁上がり入力ＣＩが、別の
ｋビット加算回路の桁上がり出力ＣＯにまで伝播する場
合には、下位桁に位置するｋビット加算回路１．ｉに対
応するｋビット桁上がり警報回路２．ｉから順に、桁上
がり警報信号Ｗi が１となり、Ｗi+1 が１になるとＷi
は０になる。このため、複数のｋビット加算回路にわた
って桁上がりが伝播している間は、出力端子から出力さ
れる桁上がり警報信号Ｗが１となる。なお、厳密には、
桁上がり警報回路２．ｉ内部の排他的論理和回路２４
（図３参照）および論理積回路２５（図３参照）の遅延
時間のばらつきによっては、Ｗi+1 が１になる前にＷi
が０になることもあるが、Ｗi+1 もＷi も０となるのは
一瞬に過ぎないので、ｍが十分に大きければ（そうすれ
ば、入力の変化に対する論理和回路３の反応が鈍くな
る）、たとえそうなっても、論理和回路３の出力する桁
上がり警報信号Ｗが０になることはない。

【００３３】従って、本発明の加算回路を用いて、桁上
がり入力をＣＩとして、ｎ（＝ｋｍ）ビット整数Ｘとｎ
ビット整数Ｙとを加算するためには、次のようにすれば
よい。なお、以下では、ＴをＴ＞τであるような予め決
められた定数とする。まず、ｎビット整数Ｘをｋビット
ずつ区切ったブロック（ｋビット整数）のうち、下位か
らｉ番目のブロック（ｋビット整数）Ｘi を夫々対応す
る入力端子に供給し、ｎ（＝ｋｍ）ビット整数Ｙをｋビ
ットずつ区切ったブロック（ｋビット整数）のうち、下
位からｉ番目のブロック（ｋビット整数）Ｙi を夫々対
応する入力端子に供給し、桁上がり入力ＣＩを入力端子
４に供給する。

【００３４】そして、その後、Ｔ時間待ち、さらにその
後、桁上がり警報信号がＴ時刻にわたって０になるのを
待つ。すると、ｎビットの加算結果が出力Ｚ１〜Ｚｍと
して得られ、加算において生じた桁上がりが出力端子５
に得られる。

【００３５】なお、加算入力Ｘi ，Ｙi を供給してから
Ｔ時間経過した後に、桁上がり警報信号ＷがＴ時間にわ
たって０になるのを待ってから、加算結果Ｚi を外部へ
出力するための回路は、当業者にとってよく知られてい
るが、その例を以下に説明する。図５は図１〜図３に示
した本発明による加算回路１００と、この加算結果を参
照する情報処理装置５６０との関係を示すブロック図で
ある。

【００３６】図５において、加算回路１００から出力さ
れる桁上がり警報信号Ｗはレジスタ５１０と論理和回路
５２０へ供給される。レジスタ５１０は入力端子５７１
から供給されるシステムクロックＣＬＫの１から０へ立
ち下がったときに警報信号Ｗの値をラッチし（レジスタ
５１０のクロック入力端子においてクロックが立ち下が
ったときに入力値をラッチすることを、下向きの矢印を
もって示している。他のレジスタ等においても同様に矢
印の向きで入力データのラッチタイミングを示してい
る）、このラッチされた値Ｗ´を論理和回路５２０へ出
力する。

【００３７】論理和回路５２０はクロックＣＬＫとＷと
Ｗ´との論理和を演算し、その計算結果ＣＬＫ´を情報
処理装置５６０のクロック入力端子へ供給する。情報処
理装置５６０はこのクロック入力端子に供給されたＣＬ
Ｋ´の値が０から１に立ち上がったときに予め定められ
た手順に従って内部状態を更新する。そして、情報処理
装置５６０が桁上がり入力をＣＩとしてｋｍビットの整
数Ｘ及びＹを加算する時には、Ｘをレジスタ５３０に供
給し、Ｙをレジスタ５４０に供給し、ＣＩをレジスタ５
５０に供給する。次に、制御信号ＳＥＴとしてクロック
パルスを１個供給し、次に加算回路１００から供給され
るｋｍビットの整数Ｚと桁上がり出力ＣＯとを加算結果
として取込む。

【００３８】レジスタ５３０，５４０，５５０は信号Ｓ
ＥＴが０から１に立ち上がったら、夫々Ｘ，ＹＣＩの値
を保持し、これ等保持された値を加算回路１００の各対
応入力端子に夫々供給する。加算回路１００は、既に述
べた様に加算を行い、桁上がり警報信号Ｗを出力すると
共に、ｋｍビットの整数Ｚと桁上がり出力Ｃ０を加算結
果として出力する。

【００３９】図６は、桁上がり警報信号Ｗが０のまま
か、あるいは、加算を開始してからτ時間後に短時間
（Ｔ−τ時間未満）だけ１になる場合の、図５の接続回
路の動作を示すタイミングチャートである。尚、レジス
タ５１０に保持されている値の初期値は０であるとす
る。また、クロック信号ＣＬＫのクロック周期は２Ｔで
あるとする。

【００４０】図６において、時刻ｔ１に、制御信号ＳＥ
Ｔが０から１に立ち上がり、加算回路１００へ入力Ｘ，
Ｙ，ＣＩが確定する。桁上がり警報信号Ｗが０のまま
か、あるいは、時刻ｔ２に（すなわち時刻ｔ１からτ時
間後に）短時間（Ｔ−τ時間未満）だけ１になった場合
には、時刻ｔ３以降は桁上がり警報信号Ｗは０になって
いる。そして、時刻ｔ３に、レジスタ５１０にＷの値す
なわち０が保持されるので、Ｗ´の値は、時刻ｔ３以降
も０のままである。この場合には、論理和回路５２０の
出力ＣＬＫ´すなわちＣＬＫとＷ´とＷの論理和は、Ｃ
ＬＫと同様に変化する。

【００４１】そして、時刻ｔ４で、情報処理装置５６０
が加算回路１００の出力Ｚ，ＣＯを加算結果として取込
む。時刻ｔ４においては、桁上がり制御信号Ｗが０にな
ってから時刻Ｔ以上が経過しているから、加算回路１０
０の出力Ｚ，ＣＯの値は、加算回路１００の入力Ｘ，
Ｙ，ＣＩに対応する正しい加算結果となっている。

【００４２】図７は、桁上がり警報信号Ｗが加算を開始
してからτ時間後に長時間（Ｔ−τ時間以上）にわたっ
て１になる場合の、図５の接続回路の動作を示すタイミ
ングチャートである。尚、レジスタ５１０に保持されて
いる値の初期値は０であるとする。また、クロック信号
ＣＬＫのクロック周期は２Ｔであるとする。

【００４３】図７において、時刻ｔ１に、制御信号ＳＥ
Ｔが０から１に立ち上がり、加算回路１００への入力
Ｘ，Ｙ，ＣＩが確定する。時刻ｔ２に桁上がり警報信号
Ｗが１になり、時刻ｔ３以降も桁上がり警報信号Ｗは１
になっている。そして、時刻ｔ３に、レジスタ５１０に
Ｗの値すなわち１が保持されるので、Ｗ´の値は、時刻
ｔ３以降は１となる。そして、ＣＬＫ信号が次に１から
０に立ち下がる時刻ｔ５以降は桁上がり警報信号Ｗは０
になっているので、時刻ｔ５に、レジスタ５１０にＷの
値すなわち０が保持され、Ｗ´の値は、時刻ｔ５以降は
０となる。この場合には、論理和回路５２０の出力ＣＬ
Ｋ´すなわちＣＬＫとＷ´とＷの論理和は、ＣＬＫから
時刻ｔ３からｔ４にわたるクロックパルスを１個だけ取
り除いたものになっている。

【００４４】このため、ＣＬＫ´をクロックとして動作
している情報処理装置５６０は、時刻ｔ４において動作
を停止し、そして、時刻ｔ６で、情報処理装置５６０が
加算回路１００の出力Ｚ，ＣＯを加算結果として取込
む。時刻ｔ６においては、桁上がり制御信号Ｗが０にな
ってから時刻Ｔ以上が経過しているから、加算回路１０
０の出力Ｚ，ＣＯの値は、加算回路１００の入力Ｘ，
Ｙ，ＣＩに対応する正しい加算結果となっている。

【００４５】尚、加算回路の搭載された情報処理装置を
動作させるためのクロックの周期よりもτが小さい場合
には、桁上がり警報信号Ｗが１の場合に、情報処理装置
へのクロック信号の供給をストップさせるだけでも良い
ものである。

【００４６】上記実施例では、すべてのｋビット加算回
路１．ｉに対応してｋビット桁上がり警報回路２．ｉを
夫々付加しているが、すべての加算回路１．ｉに付加し
なくとも同様の効果が得られる。そのための構成を、第
２の実施例として図４に示す。なお、以下ではｎ＝ｋｍ
＋ｂとし、Ｘ0 ，Ｙ0 ，Ｚ0 は夫々ｎ（＝ｋｍ＋ｂ）ビ
ット整数Ｘ，Ｙ，Ｚの下位ｂビットであり、（Ｘ1 ，
…，Ｘm ），（Ｙ1 ，…，Ｙm ），（Ｚ1 ，…，Ｚm ）
は夫々ｎ（＝ｋｍ＋ｂ）ビット整数Ｘ，Ｙ，Ｚの上位ｋ
ｍビットであるとする。

【００４７】本実施例では、図１の加算回路１．１〜
１．ｍと、桁上がり警報回路が付加されていない加算回
路１．０とが設けられている。図４において、入力端子
４から桁上がり入力ＣＩが入力されて加算回路１．０の
端子ＣＩに供給され、ｂビット整数Ｘ0 が入力されて加
算回路１．０の端子Ｘに供給され、ｂビット整数Ｙ0 が
入力されて加算回路１．０の端子Ｙに供給される。

【００４８】加算回路１．０はＣＩを桁上がり入力とし
て、ｂビット整数Ｘ0 とｂビット整数Ｙ0 との加算を行
い、加算結果のｂビット整数Ｚを端子Ｚ0 から出力し、
加算において生じた桁上がりを端子ＣＯから出力する。
なお、加算回路１．０は桁上がり先見回路を付加した従
来の加算回路として構成される。他の構成は図１のそれ
と同等であり、その説明は省略する。

【００４９】図４の加算回路を用いて、桁上がり入力を
ＣＩとして、ｎ（＝ｋｍ＋ｂ）ビット整数Ｘとｎ（＝ｋ
ｍ＋ｂ）ビット整数Ｙを加算するためには、次のように
すればよい。なお、以下では、ＴをＴ＞τであるような
予め決められた定数とし、加算器１．０の計算時間（遅
延時間）をδとする。まず、ｎビット整数Ｘの上位ｋｍ
ビットをｋビットずつ区切ったブロック（ｋビット整
数）のうち、下位からｉ番目のブロック（ｋビット整
数）Ｘi を夫々対応する加算回路１．ｉに供給し、ｎビ
ット整数Ｘの下位ｂビットＸ0 を加算回路１．０に供給
し、ｎビット整数Ｙの上位ｋｍビットをｋビットずつ区
切ったブロック（ｋビット整数）のうち、下位からｉ番
目のブロック（ｋビット整数）Ｙi を夫々対応する加算
回路１．ｉに供給する。また、ｎビット整数Ｙの下位ｂ
ビットＹ0 を加算回路１．０に供給し、桁上がり入力Ｃ
Ｉを入力端子４に供給する。

【００５０】そして、その後、Ｔ＋δ時間待ち、さら
に、その後桁上がり警報信号がＴ時刻にわたって０にな
るのを待つ。すると、ｎビットの加算結果が出力Ｚ0 ，
Ｚ１〜Ｚm に得られ、加算において生じた桁上がりが出
力端子５に得られるのである。このようにしても、ｂが
ｋ程度の大きさであれば、回路規模も演算速度も第１の
実施例と同程度だが、一定ビット長以下の桁数（例え
ば、３２ビットなど）の加算が一定時間以内に実行でき
るという効果が得られる。このため、この第２の実施例
は、（加算を一定時間以内に実行することが要求され
る）汎用計算機の加算回路と、（加算を必ずしも一定時
間以内に実行しなくても良い）暗号装置の加算回路とを
共用できることになる。

【００５１】なお、上記実施例では、ｎ（＝ｋｍ）ビッ
トをｋビットずつｍブロックに分割して処理したが、配
線などの都合によっては、あるいは、ｎがちょうど割り
切れない場合には、不均等に分割して処理してもよい。
また、桁上がり伝播警報回路２．ｉの排他的論理和回路
２２．１〜２２．ｋについては、全加算回路１１．ｉの
内部の排他的論理和回路と共用して構成できる。そのよ
うにすれば、回路規模をより小さくできる。

【００５２】

【発明の効果】このように、本発明においては、シリア
ルな加算回路に桁上がり警報回路と論理和回路を付加
し、シリアルな加算回路における桁上がりの伝播が収束
するまで待つことによって、正しい加算結果が得られる
ようにしている。ところで、桁上がり警報回路と論理和
回路の回路規模は従来の桁上がり先見回路と比べると小
さい。また、実験によると、２つのｎビット整数の加算
において生じる桁上がり伝播の最大長の平均はlog₂ｎビ
ット程度である。従って、ｎ＝ｋｍとすると、近似的に
log₂ｎ＝ｋが成り立つようにｋとｍの値を選んでおけ
ば、「従来の桁上がり先見回路を具備した加算回路」と
同程度に高速で、「従来の桁上がり先見回路を具備した
加算回路」より小規模な、加算回路を構成することがで
きる。

【図面の簡単な説明】

【図１】本発明の第一の実施例のブロック図である。

【図２】図１の加算回路１．１〜１．ｍの例を示す図で
ある。

【図３】図１の桁上がり伝播警報回路２．１〜２．ｍの
例を示す図である。

【図４】本発明の第二の実施例のブロック図である。

【図５】本発明の加算回路の出力処理方法を説明するた
めのブロック図である。

【図６】図５のブロック図の動作の一例を示すタイミン
グチャートである。

【図７】図５のブロック図の動作の他の例を示すタイミ
ングチャートである。

【図８】桁上げ先見回路の必要性を説明するため一例を
説明するための図である。

【図９】桁上げ先見回路の必要性を説明するため他の例
を説明するための図である。

【符号の説明】

１．０，１．１〜１．ｍ加算回路２．１〜２．ｍ桁上がり伝播警報回路３，５２０論理和回路１１．１〜１１．ｋ全加算器２２．１〜２２．ｋ，２４排他的論理和回路２３，２５論理積回路１００本発明による加算回路５６０情報処理装置５１０，５３０〜５５０レジスタ

Claims

(57)【特許請求の範囲】

【請求項１】ｎ＝ｋ×ｍビット（ｎ，ｍ，ｋは整数）
からなる２つの整数の加算をなす加算回路であって、前
段の桁上げ出力が後段の桁上げ入力に供給されて互いに
シリアルに接続されたｍ個のｋビット加算手段と、これ
等ｍ個のｋビット加算手段の各々に対応して設けられ、
対応加算手段の各ビットに対する入力の排他的論理和
が、ｋビット全てについて１であり、かつ該加算手段の
桁上がり入力と桁上がり出力との排他的論理和が１であ
る場合にのみ桁上がり伝播警報信号を出力するｍ個の桁
上がり伝播警報手段と、これ等ｍ個の桁上がり伝播警報
信号の論理和演算を行って桁上がり警報信号を生成する
論理和手段とを含み、この桁上がり警報信号の生成が消
滅した後に、シリアル接続された加算手段の最終段から
確定加算結果を導出する様にしたことを特徴とする加算
回路。
【請求項２】前記加算手段の各々の加算時間より大な
る所定時間経過後でかつ前記桁上がり警報信号の消滅後
に、前記確定加算結果を導出する手段を含むことを特徴
とする請求項１記載の加算回路。
【請求項３】前記２つの整数の各ｎビットを最下位ビ
ットから順次ｋビット毎にｍブロックに分割した場合、
前記ｍ個のｋビット加算手段の各々はこれ等ｍブロック
に夫々対応して設けられており、対応組の２つの整数の
ｋビット加算をなすよう構成されていることを特徴とす
る請求項１または２記載の加算回路。
【請求項４】前記ｍ個の桁上がり伝播警報手段の各々
は、前記２つの整数の各対応ビットの排他的論理和演算
をなすｋ個の排他的論理和手段と、これ等記ｋ個の排他
的論理和出力の論理積演算をなす第一の論理積手段と、
対応加算手段の桁上がり入力と桁上がり出力との排他的
論理和演算をなす１個の排他的論理和手段と、この１個
の排他的論理和手段の出力と前記第一の論理積手段の出
力との論理積演算をなす第二の論理積手段とを含み、こ
の第二の論理積手段の出力を前記桁上がり伝播警報信号
とすることを特徴とする請求項１〜３いずれか記載の加
算回路。
【請求項５】ｎ＝ｋ×ｍ＋ｂビット（ｂは整数）から
なる２つの整数の加算をなす加算回路であって、前段の
桁上げ出力が後段の桁上げ入力に供給されて互いにシリ
アルに接続されたｍ個のｋビット加算手段及び１個のｂ
ビット加算手段と、前記ｍ個のｋビット加算手段の各々
に対応して設けられ、対応加算手段の各ビットに対する
入力の排他的論理和が、ｋビット全てについて１であ
り、かつ該加算手段の桁上がり入力と桁上がり出力との
排他的論理和が１である場合にのみ桁上がり伝播警報信
号を出力するｍ個の桁上がり伝播警報手段と、これ等ｍ
個の桁上がり伝播警報信号の論理和演算を行って桁上が
り警報信号を生成する論理和手段とを含み、この桁上が
り警報信号の生成が消滅した後に、シリアル接続された
加算手段の最終段から確定加算結果を導出する様にした
ことを特徴とする加算回路。
【請求項６】前記２つの整数の各ｎビットを最下位ビ
ットのｂビットのブロックと、それに続くビットから順
次ｋビット毎にｍブロックとの１＋ｍブロックに分割し
た場合、前記ｍ個のｋビット加算手段の各々はこれ等ｍ
ブロックに夫々対応して設けられており、対応組の２つ
の整数のｋビット加算をなすよう構成されていることを
特徴とする請求項５記載の加算回路。