JP4554340B2 - テストパターンの圧縮方法および装置、並びに、テストパターンの圧縮プログラムおよび該プログラムを記録した媒体 - Google Patents
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Description
しかしながら、これら従来の手法は、単にテストパターン数を削減することが主目的であり、テスト精度・品質に関しては考慮されていなかった。すなわち、従来のテストパターンの圧縮技術において、例えば、圧縮後のテスト品質は圧縮前と同等でしかなかった。さらに、例えば、回路全域を網羅的にテストするような場合には、対象論理パスが膨大となるため、圧縮後のテスト数も非常に多く、現実的ではなかった。
具体的に、例えば、
具体的に、例えば、各故障に対するテストベクトルを別々に生成する。
図1は本発明に係るテストパターンの圧縮方法の原理を従来例と比較して模式的に説明するための図であり、図1(a)は従来のテストパターンの圧縮を行わない場合のテスト、図1(b)は従来のテストパターンの圧縮を行った場合のテスト、そして、図1(c)は本発明に係るテストパターンの圧縮を行った場合のテストの様子を模式的に示す図である。
図2中の参照符号R1に示されるように、図1(a)を参照して説明した従来のテストパターンの圧縮を行わない場合のテストは、テストのパターン数が多く、テスト品質(故障検出率)も高くはない。また、図2中の参照符号R2に示されるように、図1(b)を参照して説明した従来のテストパターンの圧縮を行った場合のテストは、圧縮によりテストのパターン数は少なくなるが、テスト品質は図1(a)の圧縮を行わない場合のテストと同等である。
図5に示されるように、図3の回路は、第1の入力IN1(ANDゲート1の一方の入力)からORゲート5(交差ゲートG)を通って第2の出力OUT2(ANDゲート4の出力)へ向かう第1のパスP1、第2の入力IN2(ANDゲート2の一方の入力)から交差ゲートGを通って第1の出力OUT1(ANDゲート3の出力)へ向かう第2のパスP2、第2の入力IN2から交差ゲートGを通って第2の出力OUT2へ向かう第3のパスP3、並びに、第1の入力IN1から交差ゲートGを通って第1の出力OUT1へ向かう第4のパスP4の4つのパスを同時にテストすることが可能であることが分かる。
回路のテストは、例えば、前処理によりパス選択前にテスト不能パスを識別するが、前処理では、全てのテスト不能パスを識別することはできない。すなわち、前処理により、パスP4はテスト可能であるとして選択(テスト対象パスと)されても、実際にはテスト不能になることがある。本発明に係るテストパターンの圧縮方法によれば、このような場合でも、例えば、テスト不能パスと交差ゲートで分岐されたパスP5がテスト可能であれば、そのパスP5をテストすることによりテスト品質を低下させずに回路をテストすることが可能である。
図13に示されるように、本発明に係るテストパターンの圧縮方法を適用することにより、例えば、ベンチマーク回路『s9234』では、2548のテストパスを増加することができ、また、ベンチマーク回路『s15850』では、142942のテストパスを増加することができることが分かる。このテストパスの増加は、前述したように、本発明のテストパターンの圧縮方法によれば、1本のテスト対象パスに対して途中の交差ゲートで分岐したパスも同時にテストすることが可能になるためであり、その結果、テスト品質を向上させることが可能になる。
311 演算処理装置本体
312 処理装置側メモリ
320 プログラム(データ)提供者
321 プログラム(データ)格納手段
330 可搬型記録媒体
Claims (11)
- 回路をテストする複数のテストパターンに対して圧縮を行うテストパターンの圧縮方法であって、
圧縮前テストパターン集合の一要素を圧縮対象テストパターンとして選択する圧縮対象テストパターン選択段階と、
前記圧縮対象テストパターンとマージ可能なテストパターンが前記圧縮前テストパターン集合の中に存在するときは、該圧縮対象テストパターンによって活性化されるパスに対して交差個所に注目してパスの活性化が可能なテストパターンをマージするテストパターンマージ段階と、
前記パスの活性化が可能なテストパターンがマージされた前記圧縮対象テストパターン、並びに、前記圧縮対象テストパターンとマージ可能なテストパターンが前記圧縮前テストパターン集合の中に存在しないときは当該圧縮対象テストパターンを圧縮後テストパターンとしてテストパターンを生成する段階と、を備え、
前記交差個所は、制御値から非制御値への変化が伝わるゲートであることを特徴とするテストパターンの圧縮方法。 - 請求項1に記載のテストパターンの圧縮方法において、前記圧縮対象テストパターン選択段階は、前記圧縮前テストパターン集合の中からパスの長さを重視して選択することを特徴とするテストパターンの圧縮方法。
- 請求項2に記載のテストパターンの圧縮方法において、前記圧縮対象テストパターン選択段階は、前記圧縮前テストパターン集合の中から最も長いパスの活性化が可能なテストパターンを前記圧縮対象テストパターンとして選択することを特徴とするテストパターンの圧縮方法。
- 請求項1に記載のテストパターンの圧縮方法において、前記圧縮対象テストパターン選択段階は、前記圧縮前テストパターン集合の中からパスの網羅性を重視して選択することを特徴とするテストパターンの圧縮方法。
- 請求項4に記載のテストパターンの圧縮方法において、前記圧縮対象テストパターン選択段階は、前記圧縮前テストパターン集合の中から前記回路の各ピンについての最も長いパスの活性化が可能なテストパターンを前記圧縮対象テストパターンとして選択することを特徴とするテストパターンの圧縮方法。
- 請求項1に記載のテストパターンの圧縮方法において、
前記テストパターンマージ段階は、前記圧縮対象テストパターンによって活性化されるパスに対して最も多くの交差個所を持つパスの活性化が可能なテストパターンをマージすることを特徴とするテストパターンの圧縮方法。 - 請求項1に記載のテストパターンの圧縮方法において、さらに、
前記圧縮対象テストパターンおよび前記マージしたテストパターンを前記圧縮前テストパターン集合から削除する段階を備えることを特徴とするテストパターンの圧縮方法。 - 請求項1に記載のテストパターンの圧縮方法において、前記テストパターンは、パス遅延故障のテストパターンであることを特徴とするテストパターンの圧縮方法。
- 回路をテストする複数のテストパターンに対して圧縮を行うテストパターンの圧縮装置であって、
圧縮前テストパターン集合の一要素を圧縮対象テストパターンとして選択する圧縮対象テストパターン選択手段と、
前記圧縮対象テストパターンとマージ可能なテストパターンが前記圧縮前テストパターン集合の中に存在するときは、該圧縮対象テストパターンによって活性化されるパスに対して交差個所に注目してパスの活性化が可能なテストパターンをマージするテストパターンマージ手段と、
前記パスの活性化が可能なテストパターンがマージされた前記圧縮対象テストパターン、並びに、前記圧縮対象テストパターンとマージ可能なテストパターンが前記圧縮前テストパターン集合の中に存在しないときは当該圧縮対象テストパターンを圧縮後テストパターンとしてテストパターンを生成する手段と、を備え、
前記交差個所は、制御値から非制御値への変化が伝わるゲートであることを特徴とするテストパターンの圧縮装置。 - コンピュータに、
圧縮前テストパターン集合の一要素を圧縮対象テストパターンとして選択する圧縮対象テストパターン選択手順と、
前記圧縮対象テストパターンとマージ可能なテストパターンが前記圧縮前テストパターン集合の中に存在するときは、該圧縮対象テストパターンによって活性化されるパスに対して交差個所に注目してパスの活性化が可能なテストパターンをマージするテストパターンマージ手順と、
前記パスの活性化が可能なテストパターンがマージされた前記圧縮対象テストパターン、並びに、前記圧縮対象テストパターンとマージ可能なテストパターンが前記圧縮前テストパターン集合の中に存在しないときは当該圧縮対象テストパターンを圧縮後テストパターンとしてテストパターンを生成する手順と、を実行させ、
前記交差個所は、制御値から非制御値への変化が伝わるゲートであり、得られた複数のテストパターンにより回路をテストさせることを特徴とするテストパターンの圧縮プログラム。 - コンピュータに、
圧縮前テストパターン集合の一要素を圧縮対象テストパターンとして選択する圧縮対象テストパターン選択手順と、
前記圧縮対象テストパターンとマージ可能なテストパターンが前記圧縮前テストパターン集合の中に存在するときは、該圧縮対象テストパターンによって活性化されるパスに対して交差個所に注目してパスの活性化が可能なテストパターンをマージするテストパターンマージ手順と、
前記パスの活性化が可能なテストパターンがマージされた前記圧縮対象テストパターン、並びに、前記圧縮対象テストパターンとマージ可能なテストパターンが前記圧縮前テストパターン集合の中に存在しないときは当該圧縮対象テストパターンを圧縮後テストパターンとしてテストパターンを生成する手順と、を実行させ、
前記交差個所は、制御値から非制御値への変化が伝わるゲートであり、得られた複数のテストパターンにより回路をテストさせることを特徴とするテストパターンの圧縮プログラムを記録した媒体。
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