JP2641954B2 - Test pattern generator - Google Patents
Test pattern generatorInfo
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Description
【発明の詳細な説明】 〔概要〕 テストパターンの発生装置に係り、特にディジタル回
路の設計製造時においてディレイ計算等に用いるテスト
パターンの発生装置に関し、 計算機の処理時間が短く、テストの目的に合致したテ
ストパターンを発生することができるようにすることを
目的とし、 テストパターンの発生装置を始点から終点に至りうる
全てのパスをディレイ計算を行ないながらトレースする
パストレース・ディレイ計算部と、トレースしたパス中
から最もクリティカルなパスを選択するクリティカルパ
ス選択部と、上記クリティカルパス選択部で選択したパ
スを活性化するパス活性化部と、活性化したパスのテス
トパターンを発生するテストパターン出力部とから構成
する。DETAILED DESCRIPTION OF THE INVENTION [Summary] The present invention relates to a test pattern generator, and more particularly to a test pattern generator used for delay calculation and the like in designing and manufacturing a digital circuit. And a path trace / delay calculation unit that traces all paths from the start point to the end point while performing delay calculation, with the aim of being able to generate a test pattern that is A critical path selection unit that selects the most critical path from the paths, a path activation unit that activates the path selected by the critical path selection unit, and a test pattern output unit that generates a test pattern of the activated path. It consists of.
本発明は、テストパターンの発生装置に係り、特にデ
ィジタル回路の設計製造時においてディレイ計算等に用
いるテストパターンの発生装置に関する。The present invention relates to a test pattern generator, and more particularly, to a test pattern generator used for delay calculation and the like in designing and manufacturing a digital circuit.
近年、コンピュータシステムの大規模化、高速化の要
求に伴ない、特にメインフレームやスーパーコンピュー
タのディジタル回路においては信号伝播速度遅延時間
（ディレイ）の異常によって正しい動作が行なわれない
ことが知られており、計算機の信頼性を確保するために
は、上記の伝播速度遅延時間の検出を行なうことが必要
とされる。このような信号伝播速度の測定は、最も時間
のかかる（クリティカルな）パスを想定して行なわれる
必要があり、ディジタル回路の設定をこのようなパスと
なるような条件、即ちテストパターンを設定する必要が
ある。しかしながら対象となるディジタル回路が大規模
化しており、パスの組み合せ数もこれに比較的に増大
し、上記の処理を実行するためには計算機の処理時間が
長くなるため、効率的な方式が望まれる。従来上述した
ようなディジタル回路のテストパターンの発生は多くの
場合活性化可能なパス肢を検索しつつ、最終的テストパ
ターンを作成するものとしている。即ち全ての組み合せ
可能なパスに対して活性化を試みるという手順を取るも
のである。In recent years, it has been known that with the demand for large-scale and high-speed computer systems, especially in digital circuits of mainframes and supercomputers, proper operation cannot be performed due to abnormal signal propagation speed delay time (delay). Therefore, in order to secure the reliability of the computer, it is necessary to detect the above-mentioned propagation speed delay time. Such a measurement of the signal propagation speed needs to be performed by assuming the most time-consuming (critical) path, and the setting of the digital circuit is set to such a condition as a path, that is, a test pattern is set. There is a need. However, since the target digital circuit has become larger in scale, the number of combinations of paths is relatively increased, and the processing time of a computer is longer to execute the above processing. It is. Conventionally, generation of a test pattern of a digital circuit as described above often involves creating a final test pattern while searching for a path that can be activated. That is, a procedure is taken in which activation is attempted for all possible paths.
ところで上述した従来のテストパターンの発生におい
ては、全ての組み合せに対して活性化を行なうものとし
ているから、活性化率を向上させるためには、計算機の
処理時間が長くなるという問題がある。また活性化され
たパスが必ずしもディレイ時間に関してクリティカルな
（時間がかかる）ものではなく、活性化しやすいパスが
選択されるといった問題もある。即ち、活性化条件がよ
り簡単な（活性化条件が少ない）パスが選択され、テス
トパターンが作成されることがある。By the way, in the generation of the above-mentioned conventional test patterns, activation is performed for all combinations. Therefore, in order to improve the activation rate, there is a problem that the processing time of the computer becomes longer. There is also a problem that the activated path is not necessarily critical (takes time) with respect to the delay time, and a path that is easily activated is selected. That is, a path having a simpler activation condition (less activation condition) is selected, and a test pattern may be created.
そこで、本発明は、計算機の処理時間が短く、テスト
の目的に合致したテストパターンを発生することができ
るテストパターンの発生装置を提供することを目的とす
る。SUMMARY OF THE INVENTION It is an object of the present invention to provide a test pattern generation device capable of generating a test pattern that meets a purpose of a test with a short processing time of a computer.
本発明にあって、上記の課題を解決するための手段
は、第１図に示すように、始点から終点に至りうる全て
のパスをディレイ計算を行ないながらトレースするパス
トレース・ディレイ計算部１と、トレースしたパス中か
ら最もクリティカルなパスを選択するクリティカルパス
選択部２と、上記クリティカルパス選択部で選択したパ
スを活性化するパス活性化部３と、活性化したパスのテ
ストパターンを発生するテストパターン出力部４とから
構成したことである。In the present invention, the means for solving the above-mentioned problem includes, as shown in FIG. 1, a path trace / delay calculating unit 1 for tracing all the paths from the start point to the end point while performing delay calculation. A critical path selecting unit 2 for selecting the most critical path from the traced paths, a path activating unit 3 for activating the path selected by the critical path selecting unit, and a test pattern for the activated path. And a test pattern output unit 4.
本発明によれば、パストレース・ディレイ計算部は始
点から終点に至りうる全てのパスをディレイ計算を行な
いながらトレースし、クリティカルパス選択部はトレー
スしたパス中から最もクリティカルなパスを選択する。
そして、パス活性化部は上記クリティカルパス選択部で
選択したパスを活性化し、テストパターン出力部は活性
化したパスのテストパターンを発生するから、確実にク
リティカルなパスを選択する事ができる他、活性化時に
施行するパスが限定されるから計算機処理時間を短縮す
ることができる。According to the present invention, the path trace / delay calculation unit traces all paths from the start point to the end point while performing delay calculation, and the critical path selection unit selects the most critical path from the traced paths.
The path activation unit activates the path selected by the critical path selection unit, and the test pattern output unit generates a test pattern of the activated path, so that the critical path can be reliably selected. Since the paths to be executed at the time of activation are limited, the computer processing time can be reduced.
以下本発明に係るテストパターンの発生装置の実施例
を図面に基づいて説明する。Hereinafter, an embodiment of a test pattern generation device according to the present invention will be described with reference to the drawings.
第１図乃至第３図は本発明に係るテストパターンの発
生装置の実施例を示すものである。本実施例において、
テストパターン発生装置は第１図に示すように、始点か
ら終点に至りうる全てのパスをディレイ計算を行ないな
がらトレースするパストレース・ディレイ計算部１と、
トレースしたパス中から最もクリティカルなパスを選択
するクリティカルパス選択部２と、上記クリティカルパ
ス選択部で選択したパスを活性化するパス活性化部３
と、活性化したパスのテストパターンを発生するテスト
パターン出力部４とからなる。1 to 3 show an embodiment of a test pattern generator according to the present invention. In this embodiment,
As shown in FIG. 1, the test pattern generator includes a path trace / delay calculator 1 that traces all paths from the start point to the end point while performing delay calculation.
A critical path selecting unit 2 for selecting the most critical path from the traced paths, and a path activating unit 3 for activating the path selected by the critical path selecting unit
And a test pattern output unit 4 for generating a test pattern of the activated path.
先ずパストレース・ディレイ計算部は１始点から終点
に至りうる全てのパスをディレイ計算を行ないながらト
レースし（ST1）、クリティカルパス選択部はトレース
したパス中から最もクリティカルなパスを選択する（ST
2）。そして、パス活性化部は上記クリティカルパス選
択部で選択したパスを活性化し（ST3）、活性化ができ
たなら（ST4）、テストパターン出力部（ST5）は活性化
したパスのテストパターンを発生し、活性化ができない
場合には新たなパスを選択して活性化を行なうから、確
実にクリティカルなパスを選択する事ができる他、活性
化時に試行するパスが限定されるから計算機処理時間を
短縮することができる。First, the path trace / delay calculation unit traces all paths from one start point to the end point while performing delay calculation (ST1), and the critical path selection unit selects the most critical path from the traced paths (ST1).
2). The path activating unit activates the path selected by the critical path selecting unit (ST3). If the path is activated (ST4), the test pattern output unit (ST5) generates a test pattern of the activated path. However, when activation is not possible, a new path is selected and activation is performed, so that a critical path can be surely selected. Can be shortened.
以上の処理を第３図に示す具体的な回路について説明
する。第３図に示したのは４台のラッチ（F1〜F4）、２
台のアンゲート（A,B）、１台のノアゲート（Ｃ）及び
１台のオアゲート（Ｄ）から構成されたものである。The above processing will be described for a specific circuit shown in FIG. FIG. 3 shows four latches (F1 to F4),
It comprises one ungate (A, B), one NOR gate (C) and one OR gate (D).
先ずF1からF4までのクリティカルパスを見つける。 First, find the critical path from F1 to F4.
F1から出た信号がゲートＤで結合するため、F1→Ａ→
Ｃ→Ｄのトータルディレイ「13」と、F1→Ｂ→Ｄのトー
ラルディレイ「11」とを求める。Since the signal from F1 is combined at gate D, F1 → A →
A total delay “13” of C → D and a toral delay “11” of F1 → B → D are obtained.
クリティカルなディレイはF1→Ａ→Ｃ→Ｄであるため
F1→Ａ→Ｃ→Ｄをテストパスとして選択する。Critical delay is F1 → A → C → D
F1 → A → C → D is selected as a test path.
次にテストパスを活性化する。 Next, the test path is activated.
ゲートＡはアンドゲートであるため、他の入力は“1"
でなければならないため、外部入力端子P1には“1"を与
える。Since gate A is an AND gate, the other inputs are “1”
Therefore, "1" is given to the external input terminal P1.
ゲートＣはノアゲートであるため他の入力は“0"でな
ければならないため、ラッチF2を“0"にスキャンインす
る。Since gate C is a NOR gate, the other input must be "0", so that the latch F2 is scanned in to "0".
ゲートＤはオアゲートであるため他の入力は“0"にし
なければならず、そのため、ゲートＢを“0"にする必要
があり、このためラッチF3を“0"にスキャンインする。Since the gate D is an OR gate, the other input must be set to "0", so that the gate B needs to be set to "0", so that the latch F3 is scanned in to "0".
これよりラッチF1から“0"及び“1"の転送するパター
ンを加えて、テストパターンが出力される。As a result, a test pattern is output from the latch F1 in addition to the transfer patterns of “0” and “1”.
従って本実施例によれば、クリティカルなパスF1→Ａ
→Ｃ→Ｄが選択され活性化はこのパスのみに行なわれる
こととなる。Therefore, according to the present embodiment, the critical path F1 → A
→ C → D is selected and activation is performed only on this path.
以上説明したように、本発明によれば、テストパター
ン発生装置を始点から終点に至りうる全てのパスをディ
レイ計算を行ないながらトレースするパストレース・デ
ィレイ計算部と、トレースしたパス中から最もクリティ
カルなパスを選択するクリティカルパス選択部と、上記
クリティカルパス選択部で選択したパスを活性化するパ
ス活性化部と、活性化したパスのテストパターンを発生
するテストパターン出力部とから構成したから、確実に
クリティカルなパスを選択する事ができる他、活性化時
に試行するパスが限定されるから計算機処理時間を短縮
することができるという効果を奏する。As described above, according to the present invention, a path trace / delay calculation unit that traces all paths that can reach from a start point to an end point while performing a delay calculation on the test pattern generator, and the most critical path among the traced paths Since it is composed of a critical path selecting unit for selecting a path, a path activating unit for activating the path selected by the critical path selecting unit, and a test pattern output unit for generating a test pattern of the activated path, In addition to the above, it is possible to select a path that is more critical, and to reduce the number of paths to be tried at the time of activation, thereby reducing the computer processing time.
第１図は本発明の原理及び実施例を示すブロック図、第
２図は第１図に示したテストパターン発生装置の作動を
示すフローチャート、第３図はテストパターンの発生例
を示す図である。 １……パストレース・ディレイ計算部 ２……クリティカルパス選択部 ３……パス活性化部 ４……テストパターン出力部FIG. 1 is a block diagram showing the principle and embodiment of the present invention, FIG. 2 is a flowchart showing the operation of the test pattern generator shown in FIG. 1, and FIG. 3 is a diagram showing an example of generation of a test pattern. . 1 path trace / delay calculation section 2 critical path selection section 3 path activation section 4 test pattern output section
Claims (1)
レイ計算を行ないながらトレースするパストレース・デ
ィレイ計算部（１）と、 トレースしたパス中から最もクリティカルなパスを選択
するクリティカルパス選択部（２）と、 上記クリティカルパス選択部で選択したパスを活性化す
るパス活性化部（３）と、 活性化したパスのテストパターンを発生するテストパタ
ーン出力部（４）とからなることを特徴とするテストパ
ターンの発生装置。1. A path trace / delay calculation unit (1) for tracing all paths from a start point to an end point while performing delay calculation, and a critical path selection unit (1) for selecting the most critical path from the traced paths. 2), a path activating unit (3) for activating the path selected by the critical path selecting unit, and a test pattern output unit (4) for generating a test pattern of the activated path. Test pattern generator.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2026167A JP2641954B2 (en) | 1990-02-07 | 1990-02-07 | Test pattern generator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2026167A JP2641954B2 (en) | 1990-02-07 | 1990-02-07 | Test pattern generator |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03231174A JPH03231174A (en) | 1991-10-15 |
| JP2641954B2 true JP2641954B2 (en) | 1997-08-20 |
Family
ID=12185990
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2026167A Expired - Lifetime JP2641954B2 (en) | 1990-02-07 | 1990-02-07 | Test pattern generator |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2641954B2 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008133052A1 (en) * | 2007-04-23 | 2008-11-06 | Kyushu Institute Of Technology | Method for generating erroneous test-avoiding type test input in 2-pattern test of semiconductor integrated circuit |
| WO2009051191A1 (en) * | 2007-10-19 | 2009-04-23 | Kyushu Institute Of Technology | Don't-care bit extraction method and don't-care bit extraction program |
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| JP4554340B2 (en) * | 2004-11-19 | 2010-09-29 | 株式会社半導体理工学研究センター | Test pattern compression method and apparatus, test pattern compression program, and medium storing the program |
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| Publication number | Priority date | Publication date | Assignee | Title |
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-
1990
- 1990-02-07 JP JP2026167A patent/JP2641954B2/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| JPH03231174A (en) | 1991-10-15 |
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