JPH01197852A - クリティカルパス判定器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （概　要） 設計された論理回路のタイミングの正しさの検証に関し
、 物理的に存在するパスが論理的に活性化されるか否かを
高速に判定することを目的とし、検証すべき組合壱回路
について入力側から出力側へレベル付けを行うと共にそ
の論理動作を模擬する論理シミュレータと、論理シミュ
レータによる模擬組合せ回路の入力端子に予め定められ
たパターンに基づいて入力を与える入力発生部と、論理
シミュレータに・よる模擬組合せ回路中の各ゲートの値
を予め定めた期待値と比較し期待値違反か否かに従って
入力発生部に前進若しくはバックトラック命令を与える
活性化条件チェック部を備え、検証すべき組合せ回路の
指定されたパスについて、パス上にある各ゲートのパス
上ない入力ピンに活性化条件を与え、入力発生部を初期
化して入力を発生させ、論理シミュレータによるシミュ
レーション結果について活性化条件をチェックし、チェ
ック結果に従って入力を前進／バックトラックさせるこ
とを繰り返し、活性化されるか否かの判定を行うよう構
成する。

〔産業上の利用分野〕

本発明は大規模集積回路における論理回路設計の正しさ
の検証に係わり、特に論理回路のタイミングの正しさの
検証に関する。

論理回路が正しく動作するためには、論理が正しいと共
にタイミングも正しくなければならない。

同期回路系においては、タイミングの不具合による誤動
作の問題は、レジスターレジスタ間の遅延の最小値と最
大値、及びレジスタのクロック端子間に生ずるクロック
の時間差に起因する。

即ち、論理回路が正しく動作するためには、レジスター
レジスタ間において最大の遅延値を与えるパスによる遅
延が成る値以下でなければならず、最小の遅延値を与え
るパスによる遅延が成る値以上でなければならない。こ
の最大若しくは最小の遅延を与えるパスをクリティカル
パスと呼び、この制限を超えることをタイミングエラー
と呼ぶ。

このようなタイミングエラーを検出する方法として、シ
ミュレーション（模擬）による方法とペリファイヤ（立
証）による方法がある。

本発明は、ペリファイヤによる方法における従来の問題
点である物理的にパスとして存在する経路が、論理的に
活性化されるか否かを高速に判定できるクリティカルパ
ス判定器に関するものである。

〔従来の技術〕

タイミングエラーを検出する二つの方法のうち、シミュ
レーションによる方法は、素子の動作の遅延を詳細に模
擬するシミュレーションにより、タイミング不良による
誤動作を正確に模擬する。同法では、設計者が予め用意
した入力系列に対して誤動作するか否かが検査される。

従って、入力系列が検査対象としていない部分のタイミ
ングについては、設計の場当性は保証されていない。

一方、（タイミング）ペリファイヤは、レジスターレジ
スタ間の組合せ回路（ループのないゲート回路）の全て
のパスのタイミングを検討するので、エラーを見過ごす
心配がないという利点がある。

〔発明が解決しようとする課題〕

従来のペリファイヤにおいては、例えば遅延量大のパス
が物理的に検出されたとしても、それが論理的に実在す
るパスか否かの保証がない。

例えば、第９図（ａ）のような組合せ回路について考え
る。第９図（ａｌに示した組合せ回路における回路ＣＩ
、Ｃ２，Ｃ３の内部はそれぞれ、同図伽）、（Ｃ）およ
び（ｄ）のようになっている。ちなみに、−に示す回路
ＣＩはパリティ回路であり、ゲート段数は４段である。

（６）に示す回路Ｃ２は多数決回路であり、ゲート段数
は２段である。（ｄ）に示す回路Ｃ３はマルチプレクサ
回路であり、ゲート段数は２段（ｓｅｌ入力に対してだ
けは３段）である。

いま、各ゲートが均一の遅延を持つとすれば、遅延最大
のパスは、ゲート段数１２段の、ａ、→Ｃ１→Ｃ３→Ｃ
Ｉ−ｈＣ３→ｆ なるパスとなる。

しかし、理由はここでは述べないが、論理的にはこのパ
スが活性化されることはない。論理的に実在するパスの
うち遅延最大のものは、例えば、であり、その段数は１
０段である。従って、もしレジスターレジスタ間が１０
段と思って設計した回路であれば、これは正しく動く設
計になっているといえる。

即ち、従来のタイミングペリファイヤは、物理的には存
在するが論理的に実在しない（活性化されない）パスを
検出してしまうので、その後、設計者がそのパスが活性
化される（論理データが流れる）か否かを考えて、判定
しなければならないという問題点があった。

本発明の解決しようとする課題は、このような従来の問
題点を解消しタイミング検証の効率を向上するクリティ
カルパス判定器を提供することにある。

〔課題を解決するための手段〕

第１図は、本発明のクリティカルパス判定器の原理ブロ
ック図を示す。

図において、ｌは論理シミュレータであり、検証すべき
組合せ回路について入力側から出力側へレベル付けを行
うと共にその論理動作を模擬する。

２は入力発生部であり、論理シミュレータ１による模擬
組合せ回路に予め定められたパターンにュレータ１によ
る模擬組合せ回路の指定されたパス上の各ゲートの値を
予め定めた期待値と比較し期待値違反か否かに応じて入
力発生部２に前進若しくはバンクトラック命令を与える
。

〔作　用〕

論理シミュレータ１は、検証すべき組合せ回路の各ゲー
ト回路にラベル付けを行う。レベル付けは、第２図（ａ
）に示すように、入力側から出力側に向けて大きな（老
いた）レベル値を付けるものである。入力から同一の段
では同一のラベルを付けてもよい。このラベル付けはレ
ベルソートと呼ばれている。

次ぎに、組合せ回路の活性化されるが否かを判定しよう
とするパス（例えば、第２図（ａｌに波線で示したパス
）が与えられると、パス上にある各ゲートのパス上にな
い入力ピンについてパスが活性化されるように活性化条
件を決める。

活性化条件は、第２図（ａ）および伽）に示すように、
ＡＮＤゲートについてはＰ、ＯＲゲートについてはＰで
ある。Ｐは、１又はＸ（１か０か不明）でなければなら
ず、０であれば期待値違反である。

Ｐは、０又はＸが期待値であり、ｌは期待値違反である
。

入力発生部２は、初期値として全ての入力をＸとして起
動する。・ 論理シミュレータ１はレベルの若い順にシミュレーシコ
ン計算を行い、活性化条件チェック部３は上記の活性化
条件をチェックし、その判定結果に応じて、違反でなけ
れば前進させ、違反時はバックトラックさせて繰り返す
。探索中に合格があれば活性化されると判定し、全ての
入力について探索しても合格のない時は活性化されない
と判定する。

〔実施例〕

以下第３図〜第８図に示す実施例により、本発明をさら
に具体的に説明する。

第３図および第４図は、本発明の一実施例による処理を
示すフローチャートである。

第３図は準備処理を示す。準備処理は、論理シミュレー
タにおいて、検証しようとする組合せ回路が入力から出
力側にレベルソートすることである。

第５図は、第９図において示した組合せ回路についてレ
ベルソートを行った例を示す。第５図において、その１
　（１段目）は入力側に近いＣｔ、Ｃ２、Ｃ３内のゲー
トのレベルを示し、その２（２段目）は出力側に近いｃ
、、ｃ２．Ｃ３内のゲートのし以下、第６図〜第８図を
参照し、フローチャートのステップに従ってその動作を
説明する。

■判定すべき物理的パスが与えられる。

■活性化条件チェック部において、パス上に在る各ゲー
トのパスに直接関与しない入力の値を、パスを活性化す
るように決める。即ち、活性化条件を設定する。活性化
条件は、第６図に示すように、波線で示したパス上のゲ
ートのパスに直接関与しない入力として、ＡＮＤゲート
ではＰ、ＯＲゲートではｒを期待値として設定する。

Ｐ、Ｐの意味は第２図中）に示したとおりである。

■入力発生部は、初期入力を設定する。初期入力として
は全ての入力ａ　１．　ｂ　Ｉ、−、ｂ　４をＸ（１又
は０）とする。

■論理シミュレータは、入力に対してレベルの若いもの
順にシミュレーシシン計算ヲ行つ。

■活性化条件チェック部は、計算されたゲートの入力値
がステップ■で設定した活性化条件に反したか否かを判
定する。違反したときはステップ■へ進み、違反しない
ときはステップ■へ飛ぶ。第６図の組合せ回路では各ゲ
ートの入力は全てＸとなり条件違反はない。

■入力発生部は、入力をバックトランクにより取り換え
る。バックトラックの意味は第２図（Ｃ）のとおりであ
り、最も下位にある０を１としそれより上位にある１を
全てＸに戻す。

■入力空間を全て検索したかを判定し、未だであればス
テップ■へ戻り、済みであればステップ■へ進む。

■活性化条件チェック部は、活性化条件に合格したかを
判定する。合格は第２図（ｂ）に示すように、Ｐ＝１ま
たはＰ＝０になったときである。合格したときはステッ
プ［相］へ進み、合格してないときはステップ■へ飛ぶ
。

■入力発生部は、入力を前進により取り換え、ステップ
■へ戻る。

［相］パスは活性化されたとして「パス活性化」出力を
出し、このパスの活性化判定処理を終わる。

■パスは活性化されないとして「パス活性化せず」出力
を出し、このパスの活性化判定処理を終わる。

第７図は、本発明の一実施例による入力の取り換えを示
す図である。第６図に示した組合せ回路の一つのパスに
対する活性化条件チェックの結果により、前進／バンク
トラックして入力を取り換えることを示している。

項番０で入力を初期化して全てＸとして起動し、条件違
反はないから前進し、項番１では最上位のＸを０とする
。項番１でも、条件違反はないから、前進し項番２では
最上位にあるＸをＯに換える。

項番２では条件違反が生ずるからバックトラックし、項
番３では最下位のＯを１とする。

このような処理を繰り返し、項番６で最上位が１１のパ
ターンとなる。項番６は活性化条件に反するからバック
トラックすると、全ての入力がＸの初期入力となり、入
力空間が全て検索されたこととなり、合格が得られない
から「活性化されない」と判定される。

第８図は、第７図に示した項番２における活性化条件チ
ェックの状況を示す図である。

伽）のＣ＋　、（ｄ）のＣ３、（ｅ）のＣＩでは条件違
反はなく　、（ｇ）の０３ではＡＮ、Ｄゲートのパス上
にない入力が“０″となるので活性化条件違反となるこ
とを示している。

〔発明の効果〕

以上説明のように本発明によれば、物理的に存在するパ
スから、論理的に活性化されるパスを自動的に、高速に
選別することが可能となり、設計者の作業が不要とし、
誤りを無くし、自動化設計の効率向上に寄与する効果は
極めて大である。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は本発明の詳細な説明する図、 第３図、第４図は本発明の一実施例による処理を示すフ
ローチ十−ト、 第５図はレベルソート結果を示す図、 第６図はパス活性化条件を示す図、 第７図は本発明の一実施例による入力の取り換えを示す
図、 第８図は本発明の一実施例による活性化条件チェック例
を示す図、 第９図は組合せ回路例を示す図である。 図面において、 １は論理シミュレータ、　　２は入力発生部、３は活性
化条件チェック部、 ｃ、、ｃ２．ｃ３は部分回路、 ａ　１．　ｂ　１．　ｃ　１．　ａ　２．・−は入力端
子、ｆは出力端子、 をそれぞれ示す。 本発明の原理ブロック図 第１図 本発明の一実施例による準備処理を示すフローチ十−ト
第　　　３　　　図 活性化条件チェック （ａ）　　組合せ回路 （ｂ）　　　ｍ生イヒ孝イ牛チェック （ｃ）　　　ノ（す２じｔ 本発明の詳細な説明する図 第　　２　　図 第　　　４　　　図 （ａ）　　　Ｃｔ内部 ■　　Ｃ２内部 （υ　　Ｃ３内部 とベルンート綻−シ【牙１１閃（１！１１１第　５　図
（その１） ■　　ＣＩ内部 一鳳−７ （ω　　Ｃ２内部 （ｆ）　　　Ｃａ内部 レベルソート緘ＩＩづに１閾（２段（２）第　５　図（
その２） 第　６　図（その１） ６）ＣＩ内部 （Ｃ）　　　Ｃ２内部 ■　　Ｃ３内部 パス活性資ｍχ定を示す図（１段ｌ 第　６　図（その２） （ω　　ＣＩ内部 （ＯＣ２内部 ω　　Ｃ暑内部 パス活性化条件設定を示す図（２段ｌ 第　６　図（その３） 第　　　７　　　図 （ｂ）　　　ＣＩ内部 （Ｃ）　　　Ｃ２内部 ■　　Ｃ３内部 本発明の一実施例による活性化条件チェック例を示す図
（１段冊第　　　８　　　図（その２） （ｅ）　　　ＣＩ内部 （ＯＣ２内部 ω　　Ｃ３内部 本発明の一りロ脳列による諸ＷビＩＡＩ牛チェック例を
示す図（２段印第　　　８　　　図（その３） 第　９　図（そのｌ） 第　９　図（その２）

Claims (1)

1. 【特許請求の範囲】 　設計された論理回路中に物理的に存在するパスが論理
   的に活性化されるか否かを判定する判定器であって、 検証すべき組合せ回路中の全ての回路について入力側か
   ら出力側へレベル付けを行うと共にその論理動作を模擬
   する論理シミュレータ（１）と、論理シミュレータ（１
   ）による模擬組合せ回路の入力端子に予め定められたパ
   ターンに基づいて入力を与える入力発生部（２）と、 論理シミュレータ（１）による模擬組合せ回路の指定さ
   れたパス上の各ゲートの値を予め定めた期待値と比較し
   期待値違反か否かに応じて入力発生部（２）に前進若し
   くはバックトラック命令を与える活性化条件チェック部
   （３）を備え、 検証すべき組合せ回路の指定されたパスについて、活性
   化条件チェック部（３）のチェック結果に従って入力発
   生部（２）が入力を前進／バックトラックさせることを
   繰り返し、パスの活性化の判定を行うよう構成したこと
   を特徴とするクリティカルパス判定器。