JPS6361342A - 制御用集積回路 - Google Patents

制御用集積回路

Info

Publication number
JPS6361342A
JPS6361342A JP61205196A JP20519686A JPS6361342A JP S6361342 A JPS6361342 A JP S6361342A JP 61205196 A JP61205196 A JP 61205196A JP 20519686 A JP20519686 A JP 20519686A JP S6361342 A JPS6361342 A JP S6361342A
Authority
JP
Japan
Prior art keywords
integrated circuit
control
error detection
circuit
signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP61205196A
Other languages
English (en)
Inventor
Kunio Ono
大野 邦夫
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP61205196A priority Critical patent/JPS6361342A/ja
Publication of JPS6361342A publication Critical patent/JPS6361342A/ja
Pending legal-status Critical Current

Links

Landscapes

  • Debugging And Monitoring (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は情報処理装置などで使用される制御用集積回路
に関し、特にエラー信号を有効なトリガー信号として取
り出すことができる制御用集積回路に関する。
〔従来の技術〕
従来、情報処理装置などにおいては、14ピンないしは
20ピン程度のD r P (Dual Inline
Package)に実装した小規模の集積回路をいくつ
も基板上に搭載して中央処理装置、記憶装置、周辺制御
装置を構成することが一般的であった。従ってエラー検
出回路は被エラー検出対象となる記憶装置などとは別の
小規模集積回路で構成されるため、エラー検出回路にて
各種のエラーを検出した場合、そのエラー信号は、前記
被エラー検出対象となる記憶装置などの小規模集積回路
の外に出力される。このため、そのエラー信号をロジッ
ク・トレーサなどによる解析のためのトリガー信号とし
て得ることは比較的容易であった。
〔発明が解決しようとする問題点〕
近年デバイス技術の進歩に伴い大規模の集積回路が実用
化され、小型装置のプロセッサは、lチップ上にすべて
入ってしまうようになってきている。
情報処理装置に使用されている記憶装置も例外ではなく
、メモリ素子の高集積化とともに1チツプ化が進み、制
御部についても大規模集積回路化により1チツプ化が進
んでいる。その場合、大部分の制イ卸部は一つの集積回
路上(1チツプ内)に組み込まれる(エラー検出回路も
同じチップ内に組み込まれる)ため、インターフェイス
のエラー、記1.α装置内で検出した読み出しデータの
エラーなどについても、このままではその制御用集積回
路(チップ)外に出力されることがない。またエラー信
号がメモリエラー信号として集約された形で制御用集積
回路外に出力されている場合でも、当該信号にはエラー
検出回路の結果のフリップフロップを介することなく出
されている場合がある。
その場合には不確実なデータが出力されていることにな
る。またエラー信号がリプライ信号と同期した時のみ有
効とする場合があり、単純にエラー出力信号を使うこと
ができない場合がある。これらの場合、特に開発段階に
おいては、プロセッサとの接続テスト時に各種のエラー
が検出されていることが予想され、その場合そのエラー
信号をトリガーとして問題点の解析を行うことになる。
従って、いずれにしてもそのエラー信号が制御用集積回
路外に出力されていないとロジック・トレーサなどによ
る解析のためのトリガー信号を得ることができないとい
う欠点がある。
そこで本発明は、エラー信号を、障害時のトラブル・シ
ュート(トラブル処理)や開発評価時における解析のた
めの有効なトリガー信号として制御用集積回路外に取り
出すことができるようにした制御用集積回路を提供する
ことにある。
〔問題点を解決するための手段〕
本発明の制御用集積回路は、それぞれ異なる種類のエラ
ーを検出するための複数個のエラー検出回路と、複数の
入力端子からの入力信号により構成される制御信号に基
づき前記複数個のエラー検出回路の出力のうち、該当す
るエラー検出回路の出力を選択して出力端子に出力する
ための選択回路を配設してなるものである。
〔実施例〕
次に本発明について図面を参照して以下説明する。
第1図は本発明による制御用集積回路の一実施例を示す
。記憶装置を制御するための制御用集積回路1内にはエ
ラー検出回路2〜5が配置されている。エラー検出回路
2〜5はそれぞれ異なる種類のエラーを検出するもので
ある。
一般的にエラーの種類としては、例えばアドレスパリテ
ィエラー、書き込みデータパリティエラー、コマンドパ
リティエラー、読み出しデータエラーといったようなも
のが存在する。ここでは、便宜上、エラーの種類をAエ
ラー〜Dエラーとし、エラー検出回路2をAエラーを検
出するためのAエラー検出回路とも称することにする。
同様にしてエラー検出回路3をBエラー検出回路、エラ
ー検出回路4をCエラー検出回路、エラー検出回路5を
Dエラー検出回路とも称することにする。選択回路6は
制御用集積回路1の入力端子7.8からの選択用制御信
号に基づきエラー検出回路2〜5の出力のうち、該当す
る一つを選択するための回路である。出力端子9は選択
回路6の選択出力信号の制御用集積回路の端子である。
バッファゲート10〜12はそれぞれ制御用集積回路1
を搭載した基板上に配置されている。入力端子13.1
4は選択用制御信号をバッファゲート10.12に供給
するためのものであり、出力端子15はバッファゲート
12から供給される選択出力信号を出力するようになっ
ている。
いま、選択回路6は、制御用集積回路1における選択用
制御信号の入力端子7および8に人力される論理値に従
って、4つのエラー検出回路2〜5のうち1つを次のよ
うに選択できるようにする。
すなわち、入力端子7と8が論理“0”、“0”の場合
、“1”、“0”の場合、“0”、“1”の場合、およ
び“1”、“1″の各場合に、それぞれAエラー検出回
路2の出力、Bエラー検出回路3の出力、Cエラー検出
回路の出力およびDエラー検出回路5の出力を選択する
なお、入力端子7および8の論理値の設定については、
入力端子13および14を論理“0”または“1”にク
ランプ(固定)することによって入力端子7および8を
必要な論理値(発生したエラーを検出しているエラー検
出回路を選択してやるための論理値)にしてやればよい
また、エラー検出回路2〜5は、それぞれフリップフロ
ップを有しており、エラー検出の結果確定した値をこの
フリップフロップにセットした後の値を出力するような
っている。従って基板上の出力端子15には、エラーが
発生した時のみ選択出力信号が出力されるようになって
いる。
次にこのような構成の本制御用集積回路1を使用した装
置において、検査などでエラーが発生した場合、エラー
検出回路2〜5のうちの該当する回路によって、その発
生したエラーが検出され、その出力が選択回路6へ送出
される。そこで選択したいエラー検出回路、すなわち取
り出したい種類のエラーに応じた設定値(論理値)を、
入力端子7.8に設定すると、入力端子7.8の設定値
で決まる選択用制御信号により選択回路6は、その選択
値に該当したエラー検出回路(エラー検出回路2〜5の
うちいずれか)の出力を選択する。
このときその選択したエラー検出回路が発生したエラー
を検出していれば、選択回路6は選択出力信号を出力端
子9、バッファゲート12を介して基板の出力端子15
より出力することになる。
また選択したエラー検出回路が発生したエラーを検出す
るものでないならば、その発生したエラーを検出してい
ないので、選択回路6は選択出力信号を送出しない。こ
の場合、基板の入力端子13.14を論理“0”または
“1”にクランプすることで、別のエラー検出回路を選
択するための選択用制御信号を設定してやれば、発生し
たエラーの種類が判らなくても発生したエラーを検出し
ている、該当するエラー検出回路をいずれ選択すること
ができ、選択出力信号として必要なエラー信号を制御用
集積回路1外に取り出すことができる。
以上から判るように制御用集積回路1においては、エラ
ー検出回路2〜5の他に選択回路6を追加するだけであ
るので、非常に少ないハードウェア量の追加ですむ。そ
して、制御用集積回路lを使用した装置(例えば情報処
理装置)にエラーが発生した場合にそのエラー信号を、
障害時のトラブルシュート(トラブル処理)や開発評価
時における解析のための有効なトリガー信号として制御
用集積回路I外へ取り出すことができ、従来に比して効
率を上げることができる。
本発明は以上説明した実施例に限定されることなく種々
の応用および変形が考えられる。例えば実施例において
は4個のエラー検出回路2〜5を設けているが、検出し
たいエラーの種類の数が変われば、それに応じて配設さ
れるエラー検出回路の数も変更されることはいうまでも
ない。この場合、制御用集積回路1の選択用制御信号の
入力端子の数もエラー検出回路の数に応じて適宜変更さ
れる。またこれに合わせてその他の構成についても第1
図と同様に変更される。
〔発明の効果〕
以上説明したように本発明によれば、制御用集積回路に
非常に少ないハードウェア量(選択回路)を追加するこ
とにより、障害時のトラブル処理または開発評価時にお
ける解析のための有効なトリが一信号を制御用集積回路
外に取り出することができ、従来に比して著しく効率を
上げることができる。
【図面の簡単な説明】
第1図は本発明による制御用集積回路の一実施例を示す
構成図である。 1・・・・・・制御用集積回路、 2〜5・・・・・・エラー検出回路、 6・・・・・・選択回路、 7.8・・・・・・制御用集積回路の入力端子、9・・
・・・・制御用集積回路の出力端子、10〜12・・・
・・・バッファゲート、13.14・・・・・・基板上
の入力端子、15・・・・・・基板上の出力端子。 出  願  人 日本電気株式会社 代  理  人

Claims (1)

    【特許請求の範囲】
  1. 情報処理装置などで使用される制御用集積回路において
    、それぞれ異なる種類のエラーを検出するための複数個
    のエラー検出回路と、複数の入力端子からの入力信号に
    より構成される制御用集積回路に基づき前記複数個のエ
    ラー検出回路の出力のうち、該当するエラー検出回路の
    出力を選択して出力端子に出力するための選択回路を配
    設してなることを特徴とする制御用集積回路。
JP61205196A 1986-09-02 1986-09-02 制御用集積回路 Pending JPS6361342A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP61205196A JPS6361342A (ja) 1986-09-02 1986-09-02 制御用集積回路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP61205196A JPS6361342A (ja) 1986-09-02 1986-09-02 制御用集積回路

Publications (1)

Publication Number Publication Date
JPS6361342A true JPS6361342A (ja) 1988-03-17

Family

ID=16502994

Family Applications (1)

Application Number Title Priority Date Filing Date
JP61205196A Pending JPS6361342A (ja) 1986-09-02 1986-09-02 制御用集積回路

Country Status (1)

Country Link
JP (1) JPS6361342A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009107621A (ja) * 2004-09-15 2009-05-21 Komatsu Ltd 作業車両の入力クラッチの制御装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009107621A (ja) * 2004-09-15 2009-05-21 Komatsu Ltd 作業車両の入力クラッチの制御装置
US7549522B2 (en) 2004-09-15 2009-06-23 Komatsu Ltd. Control device for input clutch of work vehicle

Similar Documents

Publication Publication Date Title
EP0111053B1 (en) On-chip monitor
EP0095928B1 (en) Pipeline processing apparatus having a test function
US6675336B1 (en) Distributed test architecture for multiport RAMs or other circuitry
KR100200481B1 (ko) 테스트 회로
JPS6361342A (ja) 制御用集積回路
US7162670B2 (en) IBIST interconnect and bridge fault detection scheme
JPS6361344A (ja) 制御用集積回路
JP2583055B2 (ja) Icテストシステム
US6836440B2 (en) Method of checking electrical connections between a memory module and a semiconductor memory chip
US4380058A (en) Stage tracer
JPS63178340A (ja) 制御用集積回路
JPS6361343A (ja) 制御用集積回路
JPS6249453A (ja) 疑似障害発生回路
JPH0520898A (ja) Ram組込の半導体集積回路のramテスト回路
JPS6225211B2 (ja)
EP0393173A1 (en) DATA BUS VALIDATION CHECK LOGIC CIRCUIT.
JPH03222199A (ja) 半導体メモリ
SU993266A2 (ru) Устройство дл тестового контрол цифровых узлов электронно-вычислительных машин
JPS636642A (ja) カ−ド実装状態検出装置
JPS6339050A (ja) アドレスバス試験回路
JPH0289300A (ja) 半導体メモリ素子
JPS60186951A (ja) メモリチエツク方式
JPH0312744A (ja) エラー検出回路
JPH05101699A (ja) メモリ装置
GB2023895A (en) Error detection circuit