JP2626165B2 - 半導体装置のリセット回路 - Google Patents
半導体装置のリセット回路Info
- Publication number
- JP2626165B2 JP2626165B2 JP12805090A JP12805090A JP2626165B2 JP 2626165 B2 JP2626165 B2 JP 2626165B2 JP 12805090 A JP12805090 A JP 12805090A JP 12805090 A JP12805090 A JP 12805090A JP 2626165 B2 JP2626165 B2 JP 2626165B2
- Authority
- JP
- Japan
- Prior art keywords
- reset
- semiconductor device
- circuit
- output
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Electronic Switches (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置のリセット回路に関し、特に外部
端子からのリセット手段と、第２のリセット手段を内蔵
する半導体装置のリセット回路に関する。
端子からのリセット手段と、第２のリセット手段を内蔵
する半導体装置のリセット回路に関する。
従来の半導体装置のリセット回路は、第１に内蔵のリ
セット手段はなく、リセット手段は外部からのリセット
端子入力のみであるものと、第２の第４図に示すように
リセット手段は外部入力のほかに内部リセット手段を有
しているが、双方のリセット手段は単に論理ORされ半導
体装置内部で使用され、内部リセット手段の出力を直接
外部に出力する手段を持たないものなどであった。
セット手段はなく、リセット手段は外部からのリセット
端子入力のみであるものと、第２の第４図に示すように
リセット手段は外部入力のほかに内部リセット手段を有
しているが、双方のリセット手段は単に論理ORされ半導
体装置内部で使用され、内部リセット手段の出力を直接
外部に出力する手段を持たないものなどであった。
この従来の半導体装置のリセット回路では、複数の半
導体装置が組み合わされた場合に、リセット手段を内蔵
する第１の半導体装置が内蔵リセット手段によりリセッ
トされても、他の半導体装置を直接リセットすることは
できないため、相互動作上問題となることがあった。
導体装置が組み合わされた場合に、リセット手段を内蔵
する第１の半導体装置が内蔵リセット手段によりリセッ
トされても、他の半導体装置を直接リセットすることは
できないため、相互動作上問題となることがあった。
本発明の半導体装置のリセット回路は、内蔵するリセ
ット手段の出力を外部に出力するために、従来入力とし
てだけ使用されていたリセット端子を入出力端子として
使用している。
ット手段の出力を外部に出力するために、従来入力とし
てだけ使用されていたリセット端子を入出力端子として
使用している。
次に本発明について図面を参照して説明する。第１図
は本発明の第１の実施例のリセット回路図である。端子
101は半導体装置のリセット信号入出力用の外部端子
で、端子の論理レベルが“0"のとき、インバータ102の
出力信号103は“1"であり論理ゲート104の出力信号105
は“0"になる。出力信号105は、半導体装置の内部リセ
ット信号で“0"のときアクティブで、半導体装置の内部
はリセット状態である。一方、出力信号105が“1"のと
きはノーマル状態である。リセット手段106は半導体装
置に内蔵され、その出力信号111が“1"でアクティブ、
“0"でノーマル状態である。オプション・スイッチ107
がGNDに接続されたとき、信号線108の論理レベルは“0"
で、２入力アンド・ゲート110の片側の入力である信号
線109は“1"であるので、２入力アンド・ゲート110の出
力は信号線111の論理をそのまま出力する。前記２入力
アンド・ゲート110の出力はＮチャンネルMOSトランジス
タ112のゲートに入力され、アンド・ゲート110の出力が
“1"のときトランジスタ112はONし、リセット端子101が
“0"になる。つまり、オプション・スイッチ107がGNDに
接続されたときは、内蔵リセット手段106の出力がアク
ティブになると、リセット端子101は外部にGNDレベルを
出力する。また、このとき内部のリセット信号105は、
リセット端子101の論理レベルにより決定される。一
方、オプション・スイッチ107がVDDに接続されたとき
は、アンド・ゲート110の出力が常に“0"であり、トラ
ンジスタ112はOFF状態である。したがって、信号線113
および信号線103の論理レベルは、リセット端子101の入
力で決定され、内蔵リセット手段の出力が外部に出力さ
れることはないが、リセット手段がアクティブとなった
ときは、論理ゲート104を介し出力信号105が“0"とな
り、内部のリセットが有効となる。
は本発明の第１の実施例のリセット回路図である。端子
101は半導体装置のリセット信号入出力用の外部端子
で、端子の論理レベルが“0"のとき、インバータ102の
出力信号103は“1"であり論理ゲート104の出力信号105
は“0"になる。出力信号105は、半導体装置の内部リセ
ット信号で“0"のときアクティブで、半導体装置の内部
はリセット状態である。一方、出力信号105が“1"のと
きはノーマル状態である。リセット手段106は半導体装
置に内蔵され、その出力信号111が“1"でアクティブ、
“0"でノーマル状態である。オプション・スイッチ107
がGNDに接続されたとき、信号線108の論理レベルは“0"
で、２入力アンド・ゲート110の片側の入力である信号
線109は“1"であるので、２入力アンド・ゲート110の出
力は信号線111の論理をそのまま出力する。前記２入力
アンド・ゲート110の出力はＮチャンネルMOSトランジス
タ112のゲートに入力され、アンド・ゲート110の出力が
“1"のときトランジスタ112はONし、リセット端子101が
“0"になる。つまり、オプション・スイッチ107がGNDに
接続されたときは、内蔵リセット手段106の出力がアク
ティブになると、リセット端子101は外部にGNDレベルを
出力する。また、このとき内部のリセット信号105は、
リセット端子101の論理レベルにより決定される。一
方、オプション・スイッチ107がVDDに接続されたとき
は、アンド・ゲート110の出力が常に“0"であり、トラ
ンジスタ112はOFF状態である。したがって、信号線113
および信号線103の論理レベルは、リセット端子101の入
力で決定され、内蔵リセット手段の出力が外部に出力さ
れることはないが、リセット手段がアクティブとなった
ときは、論理ゲート104を介し出力信号105が“0"とな
り、内部のリセットが有効となる。
第２図は、第１の実施例の回路を用いた半導体装置を
使用したアプリケーション回路ブロック図の一例であ
る。端子201,202,203は、それぞれ半導体装置のリセッ
ト端子で、配線204はこれらのリセット端子とプルアッ
プ抵抗205およびリセット・スイッチ206をつないでい
る。半導体装置１に第１の実施例のリセット回路が内蔵
され、オプション・スイッチがGNDにセットされている
場合は、半導体装置１に内蔵されるリセット手段がアク
ティブになると、リセット端子201からGNDレベルが出力
され、配線204を介して半導体装置２および３がリセッ
トされる。また、外部リセット・スイッチ206によりリ
セットも半導体装置１・２・３に共通にリセットをかけ
ることができる。
使用したアプリケーション回路ブロック図の一例であ
る。端子201,202,203は、それぞれ半導体装置のリセッ
ト端子で、配線204はこれらのリセット端子とプルアッ
プ抵抗205およびリセット・スイッチ206をつないでい
る。半導体装置１に第１の実施例のリセット回路が内蔵
され、オプション・スイッチがGNDにセットされている
場合は、半導体装置１に内蔵されるリセット手段がアク
ティブになると、リセット端子201からGNDレベルが出力
され、配線204を介して半導体装置２および３がリセッ
トされる。また、外部リセット・スイッチ206によりリ
セットも半導体装置１・２・３に共通にリセットをかけ
ることができる。
第３図は本発明の第２の実施例のリセット回路図であ
る。第３図のリセット回路は、第１図のリセット回路に
対し、インバータ314,PチャンネルMOSトランジスタ315
およびプルアップ抵抗316が追加されている。従って、
機能的に下記の点で第１の実施例と異なっている。Ｎチ
ャンネルMOSトランジスタ312は、オプション・スイッチ
307がGNDに接続され、リセット手段306がアクティブに
なったときのみONし、それ以外の状態では常にＰチャン
ネルMOSトランジスタ315がONし、リセット端子301はプ
ルアップされる。したがって、第２図のアプリケーショ
ン回路に本実施例のリセット回路を用いれば、プルアッ
プ抵抗205は不要であり、加えて内蔵リセット手段によ
るリセット中は、プルアップ抵抗がトランジスタ315に
よって切り離されるので、プルアップ抵抗を介してＮチ
ャンネルMOSトランジスタ312に流れ込んでいた不要な電
流をなくすことができる。
る。第３図のリセット回路は、第１図のリセット回路に
対し、インバータ314,PチャンネルMOSトランジスタ315
およびプルアップ抵抗316が追加されている。従って、
機能的に下記の点で第１の実施例と異なっている。Ｎチ
ャンネルMOSトランジスタ312は、オプション・スイッチ
307がGNDに接続され、リセット手段306がアクティブに
なったときのみONし、それ以外の状態では常にＰチャン
ネルMOSトランジスタ315がONし、リセット端子301はプ
ルアップされる。したがって、第２図のアプリケーショ
ン回路に本実施例のリセット回路を用いれば、プルアッ
プ抵抗205は不要であり、加えて内蔵リセット手段によ
るリセット中は、プルアップ抵抗がトランジスタ315に
よって切り離されるので、プルアップ抵抗を介してＮチ
ャンネルMOSトランジスタ312に流れ込んでいた不要な電
流をなくすことができる。
以上説明したように本発明は、端子を増やすことなく
半導体装置に内蔵されるリセット手段の出力を外部に出
力することができる効果がある。また、第２図に示すよ
うなアプリケーション回路の場合は、一切配線等の修正
を必要としない。第２の実施例では加えて、外部のプル
アップ抵抗の削除および余分な消費電流の削減ができる
効果がある。
半導体装置に内蔵されるリセット手段の出力を外部に出
力することができる効果がある。また、第２図に示すよ
うなアプリケーション回路の場合は、一切配線等の修正
を必要としない。第２の実施例では加えて、外部のプル
アップ抵抗の削除および余分な消費電流の削減ができる
効果がある。
第１図は本発明の第１の実施例の回路図、第２図は本発
明の半導体装置を用いたアプリケーション回路ブロック
図の一例、第３図は本発明の第２の実施例の回路図、第
４図は従来技術の回路図である。 101,201,202,203,301,401……外部リセット端子、102,3
02,314,402……インバータ、104,110,304,310,404……
論理ゲート回路、105,305,405……内部リセット信号、1
06,306,406……リセット手段、107,307……オプション
・スイッチ、111,311,411……リセット手段の出力信
号、112,312……ＮチャンネルMOSトランジスタ、205,31
6……プルアップ抵抗、206……プッシュ・スイッチ、31
5……ＰチャンネルMOSトランジスタ。
明の半導体装置を用いたアプリケーション回路ブロック
図の一例、第３図は本発明の第２の実施例の回路図、第
４図は従来技術の回路図である。 101,201,202,203,301,401……外部リセット端子、102,3
02,314,402……インバータ、104,110,304,310,404……
論理ゲート回路、105,305,405……内部リセット信号、1
06,306,406……リセット手段、107,307……オプション
・スイッチ、111,311,411……リセット手段の出力信
号、112,312……ＮチャンネルMOSトランジスタ、205,31
6……プルアップ抵抗、206……プッシュ・スイッチ、31
5……ＰチャンネルMOSトランジスタ。
Claims (6)
- 【請求項１】リセット端子を有する半導体装置におい
て、該半導体装置はリセット端子を介して外部からリセ
ットを行うリセット手段と、該半導体装置が内蔵するハ
ード・ウェアが所定の状態になったときに、リセット信
号を発生する第２のリセット手段を内蔵し、前記第２の
リセット手段の出力をリセット端子を介して外部に出力
することができることを特徴とする半導体装置のリセッ
ト回路。 - 【請求項２】前記半導体装置が内蔵する第２のリセット
手段は、半導体装置の電源電圧をモニタし、電源投入時
や、所定の電圧以下になったときにリセット信号を発生
する回路（パワー・オン・クリア回路）であることを特
徴とする、特許請求の範囲第１項の半導体装置のリセッ
ト回路。 - 【請求項３】前記半導体装置が内蔵する第２のリセット
手段は、一定時間間隔ごとにキャリア信号をリセット信
号として発生するタイマ回路であることを特徴とする、
特許請求の範囲第１項の半導体装置のリセット回路。 - 【請求項４】前記半導体装置が内蔵する第２のリセット
手段は、半導体装置の特定のハードウェアの状態を監視
し、所定の状態になったときにリセット信号を発生する
リセット回路であることを特徴とする、特許請求の範囲
第１項の半導体装置のリセット回路。 - 【請求項５】前記半導体装置が内蔵する第２のリセット
手段は、特許請求の範囲第２項，第３項および第４項の
第２のリセット手段のいくつかの組合せであることを特
徴とする、特許請求の範囲第１項の半導体装置のリセッ
ト回路。 - 【請求項６】前記第２のリセット手段の出力をリセット
端子を介して外部に出力するかどうかの選択をすること
ができるオプション・スイッチを有することを特徴とす
る特許請求の範囲第１項の半導体装置のリセット回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12805090A JP2626165B2 (ja) | 1990-05-17 | 1990-05-17 | 半導体装置のリセット回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12805090A JP2626165B2 (ja) | 1990-05-17 | 1990-05-17 | 半導体装置のリセット回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0423512A JPH0423512A (ja) | 1992-01-27 |
| JP2626165B2 true JP2626165B2 (ja) | 1997-07-02 |
Family
ID=14975261
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12805090A Expired - Fee Related JP2626165B2 (ja) | 1990-05-17 | 1990-05-17 | 半導体装置のリセット回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2626165B2 (ja) |
-
1990
- 1990-05-17 JP JP12805090A patent/JP2626165B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0423512A (ja) | 1992-01-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6448812B1 (en) | Pull up/pull down logic for holding a defined value during power down mode | |
| JP2752030B2 (ja) | ローカルエリアネットワーク回線における信号送受信装置 | |
| JPH05304722A (ja) | 電力保持型集積回路 | |
| JP2001015687A5 (ja) | ||
| JP2626165B2 (ja) | 半導体装置のリセット回路 | |
| US5952850A (en) | Input/output circuit and a method for controlling an input/output signal | |
| KR900005234B1 (ko) | 반도체 집적회로장치 | |
| JPH08233914A (ja) | マイクロコントローラのテスト回路 | |
| JP3615189B2 (ja) | 入出力バッファ回路 | |
| WO1997014218A1 (en) | Gatable level-pulling circuit | |
| JP3543364B2 (ja) | マイコンの入出力回路 | |
| JPS61173518A (ja) | 信号断検出回路 | |
| JP3170583B2 (ja) | 半導体集積回路試験方法及び装置 | |
| JPH08167692A (ja) | 半導体装置 | |
| EP0536756B1 (en) | A microcomputer and its option setting circuit | |
| JP2608368B2 (ja) | 電子装置 | |
| JP2712411B2 (ja) | テスト回路 | |
| JPH047618A (ja) | 信号伝送回路 | |
| JP2917323B2 (ja) | 通信装置の警報出力回路 | |
| JP2867504B2 (ja) | 出力バッファ回路 | |
| JPH03104315A (ja) | Ｃｍｏｓ半導体装置の入力端子電位固定回路 | |
| JP2501666Y2 (ja) | ユニット２重化装置 | |
| JP2692368B2 (ja) | Ｉｃカード | |
| JPH0653810A (ja) | 半導体集積回路 | |
| JPH0492292A (ja) | 半導体集積記憶回路装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |