JP3170583B2 - 半導体集積回路試験方法及び装置 - Google Patents
半導体集積回路試験方法及び装置Info
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- JP3170583B2 JP3170583B2 JP15439490A JP15439490A JP3170583B2 JP 3170583 B2 JP3170583 B2 JP 3170583B2 JP 15439490 A JP15439490 A JP 15439490A JP 15439490 A JP15439490 A JP 15439490A JP 3170583 B2 JP3170583 B2 JP 3170583B2
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Description
【０００１】
本発明は、半導体集積回路試験方法及び装置に関す
る。
る。
【０００２】
半導体集積回路の高集積化に伴い、その試験時間が増
大して、試験コストが高くなっている。半導体集積回路
の試験は、アクセス時間等をチェックするAC試験と、電
源電流等をチェックするDC試験とに大別される。
大して、試験コストが高くなっている。半導体集積回路
の試験は、アクセス時間等をチェックするAC試験と、電
源電流等をチェックするDC試験とに大別される。
【０００３】 AC試験では、同種の複数の半導体集積回路に対し、全
てのリードにプローブを同時に当接させ、テスト信号を
各半導体集積回路に共通かつ同時に供給して並列処理す
ることにより、試験時間の短縮を図っている。
てのリードにプローブを同時に当接させ、テスト信号を
各半導体集積回路に共通かつ同時に供給して並列処理す
ることにより、試験時間の短縮を図っている。
【０００４】 しかし、各半導体集積回路の外部電源端子に流れる電
流をチェックするDC試験において、同時に各外部電源端
子に流れる電流を検出するためには、同時に試験する半
導体集積回路の個数だけのDC電源ユニット及び電流検出
回路が必要になり、試験装置が高価になる。
流をチェックするDC試験において、同時に各外部電源端
子に流れる電流を検出するためには、同時に試験する半
導体集積回路の個数だけのDC電源ユニット及び電流検出
回路が必要になり、試験装置が高価になる。
【０００５】 そこで、第４図に示す如く、従来のDC試験装置20で
は、リレー接点21〜26の一方の端子をそれぞれ半導体集
積回路10〜15の外部電源端子TCにプローブを介して接続
し、リレー接点21〜26の他方の端子を共通にし電流検出
回路27を介して直流電源28の電圧出力端子に接続してい
る。そして、リレー接点切換回路29により、リレー接点
21〜26の何れか１つのオンにし、他の全てをオフ状態に
し、オンにしたリレー接点21を一定時間毎に切り換え
て、各半導体集積回路10〜15に流れる電流を電流検出回
路27で検出し、これが規定範囲内であるかどうかを不図
示の回路でチェックしていた。
は、リレー接点21〜26の一方の端子をそれぞれ半導体集
積回路10〜15の外部電源端子TCにプローブを介して接続
し、リレー接点21〜26の他方の端子を共通にし電流検出
回路27を介して直流電源28の電圧出力端子に接続してい
る。そして、リレー接点切換回路29により、リレー接点
21〜26の何れか１つのオンにし、他の全てをオフ状態に
し、オンにしたリレー接点21を一定時間毎に切り換え
て、各半導体集積回路10〜15に流れる電流を電流検出回
路27で検出し、これが規定範囲内であるかどうかを不図
示の回路でチェックしていた。
【０００６】
しかし、リレーは動作時間は数十msであるので、繰り
返し多数回試験を行うと、全体として試験時間が長くな
り、試験コスト増大の原因になる。
返し多数回試験を行うと、全体として試験時間が長くな
り、試験コスト増大の原因になる。
【０００７】 本発明の目的は、このような問題点に鑑み、試験時間
を短縮可能な構成の半導体集積回路試験方法及び装置を
提供することにある。
を短縮可能な構成の半導体集積回路試験方法及び装置を
提供することにある。
【０００８】
本装置発明では、外部電源端子（TC）と内部回路（3
0）との間に接続された電源スイッチ（31）と、外部端
子（T1）の印加電圧に応じて該電源スイッチをオン／オ
フ制御する電源スイッチ制御回路（32）とを備えた複数
の半導体集積回路（10A〜15A）に対する半導体集積回路
試験装置であって、 該外部端子に供給する電圧を順次切り換えて、複数の
該電源スイッチの１つのみをオン状態にしオン状態にし
た該電源スイッチを順に切り換える切換制御回路（41〜
43）と、 該複数の半導体集積回路の該外部電源端子に対し共通
に接続され、該複数の半導体集積回路のうち、オン状態
にした該電源スイッチを有する半導体集積回路に選択的
に直流電圧を供給して該半導体集積回路の外部電源端子
に流れる電流をチェックするDC試験回路（27、28A）と
を有する。
0）との間に接続された電源スイッチ（31）と、外部端
子（T1）の印加電圧に応じて該電源スイッチをオン／オ
フ制御する電源スイッチ制御回路（32）とを備えた複数
の半導体集積回路（10A〜15A）に対する半導体集積回路
試験装置であって、 該外部端子に供給する電圧を順次切り換えて、複数の
該電源スイッチの１つのみをオン状態にしオン状態にし
た該電源スイッチを順に切り換える切換制御回路（41〜
43）と、 該複数の半導体集積回路の該外部電源端子に対し共通
に接続され、該複数の半導体集積回路のうち、オン状態
にした該電源スイッチを有する半導体集積回路に選択的
に直流電圧を供給して該半導体集積回路の外部電源端子
に流れる電流をチェックするDC試験回路（27、28A）と
を有する。
【０００９】 本方法発明では、外部電源端子（TC）と内部回路（3
0）との間に接続された電源スイッチ（31）と、外部端
子（T1）の印加電圧に応じて該電源スイッチをオン／オ
フ制御する電源スイッチ制御回路（32）とを備えた複数
の半導体集積回路（10A〜15A）に対する半導体集積回路
試験方法であって、 該外部端子に供給する電圧を順次切り換えて、複数の
該電源スイッチの１つのみをオン状態にしオン状態にし
た該電源スイッチを順に切り換え、 該複数の半導体集積回路の該外部電源端子に対し共通
に接続されたDC試験回路により、該複数の半導体集積回
路のうち、オン状態にした該電源スイッチを有する該半
導体集積回路に選択的に直流電圧を供給して該半導体集
積回路の外部電源端子に流れる電流をチェックする。
0）との間に接続された電源スイッチ（31）と、外部端
子（T1）の印加電圧に応じて該電源スイッチをオン／オ
フ制御する電源スイッチ制御回路（32）とを備えた複数
の半導体集積回路（10A〜15A）に対する半導体集積回路
試験方法であって、 該外部端子に供給する電圧を順次切り換えて、複数の
該電源スイッチの１つのみをオン状態にしオン状態にし
た該電源スイッチを順に切り換え、 該複数の半導体集積回路の該外部電源端子に対し共通
に接続されたDC試験回路により、該複数の半導体集積回
路のうち、オン状態にした該電源スイッチを有する該半
導体集積回路に選択的に直流電圧を供給して該半導体集
積回路の外部電源端子に流れる電流をチェックする。
【００１０】
以下、図面に基づいて本発明に係る半導体集積回路試
験方法及び装置の実施例を説明する。
験方法及び装置の実施例を説明する。
【００１１】 第１図は半導体集積回路10の要部構成を示す。
【００１２】 この半導体集積回路10は、例えば半導体メモリであ
り、内部回路30には、外部入力端子T1〜Tm、外部出力端
子Tm＋１〜Tn及び接地端子TSが接続され、さらに外部電
源端子TCが電源スイッチとしてのPMOSトランジスタ31を
介して接続されている。PMOSトランジスタ31のゲート
は、電源スイッチ制御回路32により制御され、この電源
スイッチ制御回路32は、外部入力端子T1に印加される電
圧に応じて動作する。
り、内部回路30には、外部入力端子T1〜Tm、外部出力端
子Tm＋１〜Tn及び接地端子TSが接続され、さらに外部電
源端子TCが電源スイッチとしてのPMOSトランジスタ31を
介して接続されている。PMOSトランジスタ31のゲート
は、電源スイッチ制御回路32により制御され、この電源
スイッチ制御回路32は、外部入力端子T1に印加される電
圧に応じて動作する。
【００１３】 すなわち、電源スイッチ制御回路32は、負荷素子とし
てのPMOSトランジスタ33と、直列接続されたCMOSインバ
ータ34、35及び36からなる。このPMOSトランジスタ33
は、そのソースが外部入力端子T1に接続され、そのドレ
インが、そのゲート及びCMOSインバータ34のPMOSトラン
ジスタのソースに接続されている。また、CMOSインバー
タ34の入力端子は、CMOSインバータ35及び36のPMOSトラ
ンジスタのソースに共通に接続され、かつ、外部電源端
子TCに接続されている。CMOSインバータ34〜36のNMOSト
ランジスタのソースは共通に接地端子TSに接続され、CM
OSインバータ36の出力端はPMOSトランジスタ31のゲート
に接続されている。
てのPMOSトランジスタ33と、直列接続されたCMOSインバ
ータ34、35及び36からなる。このPMOSトランジスタ33
は、そのソースが外部入力端子T1に接続され、そのドレ
インが、そのゲート及びCMOSインバータ34のPMOSトラン
ジスタのソースに接続されている。また、CMOSインバー
タ34の入力端子は、CMOSインバータ35及び36のPMOSトラ
ンジスタのソースに共通に接続され、かつ、外部電源端
子TCに接続されている。CMOSインバータ34〜36のNMOSト
ランジスタのソースは共通に接地端子TSに接続され、CM
OSインバータ36の出力端はPMOSトランジスタ31のゲート
に接続されている。
【００１４】 次に、上記の如く構成された半導体集積回路10の動作
を説明する。
を説明する。
【００１５】 外部電源端子TCに電源電圧VCC（例えば5.0V）を印加
し、接地端子TSを接地し、外部入力端子T1に通常の動作
電圧、例えば−0.6〜7.3Vの範囲内の電圧を加えた場合
には、CMOSインバータ34の入力レベルが高レベルであり
そのNMOSトランジスタがオン状態になっているので、CM
OSインバータ34の出力は低レベル、CMOSインバータ35の
出力は高レベル、CMOSインバータ36の出力は低レベルと
なり、PMOSトランジスタ31はオン状態になっている。し
たがって、外部入力端子T1〜Tmにあるデータを入力する
と、これに応じたデータが外部出力端子Tm＋１〜Tnから
出力される。
し、接地端子TSを接地し、外部入力端子T1に通常の動作
電圧、例えば−0.6〜7.3Vの範囲内の電圧を加えた場合
には、CMOSインバータ34の入力レベルが高レベルであり
そのNMOSトランジスタがオン状態になっているので、CM
OSインバータ34の出力は低レベル、CMOSインバータ35の
出力は高レベル、CMOSインバータ36の出力は低レベルと
なり、PMOSトランジスタ31はオン状態になっている。し
たがって、外部入力端子T1〜Tmにあるデータを入力する
と、これに応じたデータが外部出力端子Tm＋１〜Tnから
出力される。
【００１６】 外部入力端子T1を通常動作の電圧よりも高い高電圧V
HH、例えば8Vにすると、CMOSインバータ34のPMOSトラン
ジスタ33がオン状態になって、CMOSインバータ34の出力
が高レベルになる。したがって、CMOSインバータ35の出
力が低レベル、CMOSインバータ36の出力が高レベルとな
り、PMOSトランジスタ31がオフ状態になる。
HH、例えば8Vにすると、CMOSインバータ34のPMOSトラン
ジスタ33がオン状態になって、CMOSインバータ34の出力
が高レベルになる。したがって、CMOSインバータ35の出
力が低レベル、CMOSインバータ36の出力が高レベルとな
り、PMOSトランジスタ31がオフ状態になる。
【００１７】 次に、第２図に基づいて、このような構成の半導体集
積回路に対する試験を説明する。
積回路に対する試験を説明する。
【００１８】 半導体集積回路の試験では、複数個、例えば６個の半
導体集積回路10A〜15Aに対し、全てのリードに同時にプ
ローブを当接させ、AC試験及びDC試験を行う。AC試験
は、従来と同様に、テスト信号を各半導体集積回路10A
〜15Aに共通かつ同時に供給して、並行処理する。第２
図は、各半導体集積回路10A〜15Aの外部電源端子TCに流
れる電流をチェックするためのDC試験装置40の要部構成
を示す。
導体集積回路10A〜15Aに対し、全てのリードに同時にプ
ローブを当接させ、AC試験及びDC試験を行う。AC試験
は、従来と同様に、テスト信号を各半導体集積回路10A
〜15Aに共通かつ同時に供給して、並行処理する。第２
図は、各半導体集積回路10A〜15Aの外部電源端子TCに流
れる電流をチェックするためのDC試験装置40の要部構成
を示す。
【００１９】 半導体集積回路10A〜15Aの各外部電源端子TCは共通に
接続され、DC試験装置40の電流検出回路27を介して直流
電源28AのVCC出力端子に接続されている。半導体集積回
路10A〜15Aの各外部入力端子T1は、不図示のプローブを
介してデマルチプレクサ41の各出力端子に接続されてい
る。デマルチプレクサ41の入力端子は、直流電源28AのV
HH出力端子に接続されている。また、クロック発生器42
からのクロックが６進カウンタ43で計数され、その計数
値がデマルチプレクサ41の選択制御端子に供給されてい
る。クロック発生器42を動作状態にすると、デマルチプ
レクサ41の出力は何れか１つが0Vとなり、残りは高電圧
VHHになる。また、0Vになる出力は、クロック発生器42
からのクロックの周期で順次切り換えられる。したがっ
て、半導体集積回路10A〜15Aの各外部電源端子TCに流れ
る電流を電流検出回路27で検出することができる。
接続され、DC試験装置40の電流検出回路27を介して直流
電源28AのVCC出力端子に接続されている。半導体集積回
路10A〜15Aの各外部入力端子T1は、不図示のプローブを
介してデマルチプレクサ41の各出力端子に接続されてい
る。デマルチプレクサ41の入力端子は、直流電源28AのV
HH出力端子に接続されている。また、クロック発生器42
からのクロックが６進カウンタ43で計数され、その計数
値がデマルチプレクサ41の選択制御端子に供給されてい
る。クロック発生器42を動作状態にすると、デマルチプ
レクサ41の出力は何れか１つが0Vとなり、残りは高電圧
VHHになる。また、0Vになる出力は、クロック発生器42
からのクロックの周期で順次切り換えられる。したがっ
て、半導体集積回路10A〜15Aの各外部電源端子TCに流れ
る電流を電流検出回路27で検出することができる。
【００２０】 電源スイッチ制御回路32の応答速度は通常、数nsであ
るので、従来よりも高速にDC試験を行うことができる。
るので、従来よりも高速にDC試験を行うことができる。
【００２１】 第３図は、上記構成の半導体集積回路がROMである場
合に、消費電力を低減させるための構成を示す。
合に、消費電力を低減させるための構成を示す。
【００２２】 ここで、複数個のROMを用いる場合、通常は各ROMにつ
いてアドレス入力端子及びデータ出力端子を共通に接続
し、チップセレクト信号で１つの半導体集積回路のみを
選択するような構造とするのが一般的である。この場
合、チップセレクト信号で選択された１つのROM以外は
非動作状態になっているが、電源は遮断されないため、
非動作状態においてもスタンバイ電力を消費する。しか
し、本発明を用いた場合、従来チップセレクト端子にて
１つのROMのみを選択するようにしていたものを、チッ
プセレクト端子のかわりに上記外部入力端子に高電圧V
HHを印加するようにすれば、電源が遮断される。このた
め、スタンバイ電力は消費しなくなり、動作状態のROM
のみ電力を消費することになる。このような利用方法は
電源をバッテリー等で供給しなければならない場合にお
いて特に有効である。
いてアドレス入力端子及びデータ出力端子を共通に接続
し、チップセレクト信号で１つの半導体集積回路のみを
選択するような構造とするのが一般的である。この場
合、チップセレクト信号で選択された１つのROM以外は
非動作状態になっているが、電源は遮断されないため、
非動作状態においてもスタンバイ電力を消費する。しか
し、本発明を用いた場合、従来チップセレクト端子にて
１つのROMのみを選択するようにしていたものを、チッ
プセレクト端子のかわりに上記外部入力端子に高電圧V
HHを印加するようにすれば、電源が遮断される。このた
め、スタンバイ電力は消費しなくなり、動作状態のROM
のみ電力を消費することになる。このような利用方法は
電源をバッテリー等で供給しなければならない場合にお
いて特に有効である。
【００２３】 第３図において、アドレス線A0〜A3はデコーダ50の入
力端子及び半導体集積回路10A〜1nAのアドレス端子（不
図示）に接続され、デコーダ50の出力端子は半導体集積
回路10A〜1nAの各外部入力端子T1に接続されている。デ
コーダ50は、入力アドレス値に応じた１つの出力端子を
0Vにし、他の出力端子を高電圧VHHにする。
力端子及び半導体集積回路10A〜1nAのアドレス端子（不
図示）に接続され、デコーダ50の出力端子は半導体集積
回路10A〜1nAの各外部入力端子T1に接続されている。デ
コーダ50は、入力アドレス値に応じた１つの出力端子を
0Vにし、他の出力端子を高電圧VHHにする。
【００２４】 したがって、半導体集積回路10A〜1nAのうち、任意の
半導体集積回路1iAが選択されると、この半導体集積回
路1iAのみに電源電圧VCCが供給され、残りの半導体集積
回路には電源電圧VCCが供給されず完全に非動作状態に
なる。このため、非動作状態の半導体集積回路の分だけ
消費電力を低減することができる。
半導体集積回路1iAが選択されると、この半導体集積回
路1iAのみに電源電圧VCCが供給され、残りの半導体集積
回路には電源電圧VCCが供給されず完全に非動作状態に
なる。このため、非動作状態の半導体集積回路の分だけ
消費電力を低減することができる。
【００２５】
以上説明した如く、本発明に係る半導体集積回路試験
方法及び装置によれば、切換制御回路で複数の半導体集
積回路の電源スイッチを順次高速に切換えることができ
るので、試験時間を短縮することができるという効果を
奏し、試験コスト低減に寄与するところが大きい。
方法及び装置によれば、切換制御回路で複数の半導体集
積回路の電源スイッチを順次高速に切換えることができ
るので、試験時間を短縮することができるという効果を
奏し、試験コスト低減に寄与するところが大きい。
第１図乃至第３図は本発明の実施例に係り、 第１図は半導体集積回路の要部回路図、 第２図は複数の半導体集積回路に対するDC試験装置の要
部回路図、 第３図は、半導体集積回路がROMである場合の、消費電
力を低減するための回路図である。 第４図は従来のDC試験装置の要部回路図である。 図中、 10〜15、10A〜1nAは半導体集積回路 20、40はDC試験装置 31、33はPMOSトランジスタ 32は電源スイッチ制御回路 34、35、36はCMOSインバータ T1〜Tmは外部入力端子 Tm＋１〜Tnは外部出力端子 TCは外部電源端子 TSは接地端子 T2はチップセレクト端子 A0〜A3はアドレス線
部回路図、 第３図は、半導体集積回路がROMである場合の、消費電
力を低減するための回路図である。 第４図は従来のDC試験装置の要部回路図である。 図中、 10〜15、10A〜1nAは半導体集積回路 20、40はDC試験装置 31、33はPMOSトランジスタ 32は電源スイッチ制御回路 34、35、36はCMOSインバータ T1〜Tmは外部入力端子 Tm＋１〜Tnは外部出力端子 TCは外部電源端子 TSは接地端子 T2はチップセレクト端子 A0〜A3はアドレス線
Claims (3)
- 【請求項１】外部電源端子と内部回路との間に接続され
た電源スイッチと、外部端子の印加電圧に応じて該電源
スイッチをオン／オフ制御する電源スイッチ制御回路と
を備えた複数の半導体集積回路に対する半導体集積回路
試験装置であって、 該外部端子に供給する電圧を順次切り換えて、複数の該
電源スイッチの１つのみをオン状態にしオン状態にした
該電源スイッチを順に切り換える切換制御回路と、 該複数の半導体集積回路の該外部電源端子に対し共通に
接続され、該複数の半導体集積回路のうち、オン状態に
した該電源スイッチを有する半導体集積回路に選択的に
直流電圧を供給して該半導体集積回路の外部電源端子に
流れる電流をチェックするDC試験回路と、 を有することを特徴とする半導体集積回路試験装置。 - 【請求項２】前記外部端子は前記内部回路に対する入力
端子であり、 前記電源スイッチ制御回路は、該外部端子を通常動作の
電圧にすると前記電源スイッチがオン状態になり、該外
部端子を通常動作の電圧よりも高い電圧にすると該電源
スイッチがオフ状態になる回路であり、 前記切換制御回路は、該外部端子を通常動作の電圧にす
ることにより該電源スイッチをオン状態にし、該外部端
子を通常動作の電圧よりも高い電圧にすることにより該
電源スイッチをオフ状態にすることを特徴とする請求項
１記載の半導体集積回路試験装置。 - 【請求項３】外部電源端子と内部回路との間に接続され
た電源スイッチと、外部端子の印加電圧に応じて該電源
スイッチをオン／オフ制御する電源スイッチ制御回路と
を備えた複数の半導体集積回路に対する半導体集積回路
試験方法であって、 該外部端子に供給する電圧を順次切り換えて、複数の該
電源スイッチの１つのみをオン状態にしオン状態にした
該電源スイッチを順に切り換え、 該複数の半導体集積回路の該外部電源端子に対し共通に
接続されたDC試験回路により、該複数の半導体集積回路
のうち、オン状態にした該電源スイッチを有する該半導
体集積回路に選択的に直流電圧を供給して該半導体集積
回路の外部電源端子に流れる電流をチェックする、 ことを特徴とする半導体集積回路試験方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15439490A JP3170583B2 (ja) | 1990-06-13 | 1990-06-13 | 半導体集積回路試験方法及び装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15439490A JP3170583B2 (ja) | 1990-06-13 | 1990-06-13 | 半導体集積回路試験方法及び装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0450679A JPH0450679A (ja) | 1992-02-19 |
| JP3170583B2 true JP3170583B2 (ja) | 2001-05-28 |
Family
ID=15583183
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15439490A Expired - Fee Related JP3170583B2 (ja) | 1990-06-13 | 1990-06-13 | 半導体集積回路試験方法及び装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3170583B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5329116B2 (ja) * | 2008-04-04 | 2013-10-30 | ルネサスエレクトロニクス株式会社 | 表示装置用駆動回路、テスト回路、及びテスト方法 |
| WO2011161819A1 (ja) * | 2010-06-25 | 2011-12-29 | 富士通株式会社 | 電源電流測定装置、電源電流測定装置を含む試験装置、及び電源電流測定装置を含む情報処理装置 |
-
1990
- 1990-06-13 JP JP15439490A patent/JP3170583B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH0450679A (ja) | 1992-02-19 |
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