JPH03104315A - Cmos半導体装置の入力端子電位固定回路 - Google Patents
Cmos半導体装置の入力端子電位固定回路Info
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- JPH03104315A JPH03104315A JP1240767A JP24076789A JPH03104315A JP H03104315 A JPH03104315 A JP H03104315A JP 1240767 A JP1240767 A JP 1240767A JP 24076789 A JP24076789 A JP 24076789A JP H03104315 A JPH03104315 A JP H03104315A
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- Japan
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- potential
- type transistor
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 16
- 238000001514 detection method Methods 0.000 abstract description 9
- 238000012790 confirmation Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 206010000060 Abdominal distension Diseases 0.000 description 1
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- 239000003990 capacitor Substances 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(産業上の利用分野)
本発明は、CMOS半導体装置の入力端子が開放状態で
あることを検出するフローティング検出部とP型及びN
型トランジスタを駆動するトランジスタ駆動部から或る
電位固定回路と前記P型トランジスタによるプルアップ
抵抗と前記N型トランジスタによるプルダウン抵抗を有
し、入力端子が開放状態の時、入力端子の電位を前記プ
ルアップ抵抗またはプルダウン抵抗にて固定できる機能
を有する入力端子電位固定回路に関する。
あることを検出するフローティング検出部とP型及びN
型トランジスタを駆動するトランジスタ駆動部から或る
電位固定回路と前記P型トランジスタによるプルアップ
抵抗と前記N型トランジスタによるプルダウン抵抗を有
し、入力端子が開放状態の時、入力端子の電位を前記プ
ルアップ抵抗またはプルダウン抵抗にて固定できる機能
を有する入力端子電位固定回路に関する。
(従来の技術)
CMOS半導体装置の入力端子が開放状態であると、半
導体装置内部の消費電流が増加したり、ラッチアップ等
の不具合を引き起こす場合があるため、通常は未使用の
端子等は半導体装置の外部より電源電位または接地電位
が与えられた状態で使用されている。また、入力端子が
他の半導体装置等の電子部品に接続される場合でも必要
に応じてハイインピーダンス状態に制御される。例えば
、マイクロコンピュータ等では入力信号線をバスライン
として使用し、他のメモリ装置等と接続して使用される
。この場合、入力端子は必要なデータが出力された時の
みハイレベルまたはローレベルになり他の場合はフロー
ティング状態になるように制御され、一般には外部でプ
ルアップ抵抗を接続して使用される。
導体装置内部の消費電流が増加したり、ラッチアップ等
の不具合を引き起こす場合があるため、通常は未使用の
端子等は半導体装置の外部より電源電位または接地電位
が与えられた状態で使用されている。また、入力端子が
他の半導体装置等の電子部品に接続される場合でも必要
に応じてハイインピーダンス状態に制御される。例えば
、マイクロコンピュータ等では入力信号線をバスライン
として使用し、他のメモリ装置等と接続して使用される
。この場合、入力端子は必要なデータが出力された時の
みハイレベルまたはローレベルになり他の場合はフロー
ティング状態になるように制御され、一般には外部でプ
ルアップ抵抗を接続して使用される。
第2図は従来の入力端子における使用例を示しており、
第2図(a)は電源電位に、第2図(b)は接地電位に
固定された例である。第2図において、入力端子6はプ
ルアップ抵抗7によって電源電位に固定され、入力端子
8はプルダウン抵抗9によって接地電位に固定されてい
る。
第2図(a)は電源電位に、第2図(b)は接地電位に
固定された例である。第2図において、入力端子6はプ
ルアップ抵抗7によって電源電位に固定され、入力端子
8はプルダウン抵抗9によって接地電位に固定されてい
る。
(発明が解決しようとする課題)
しかしながら,上記従来の構或では、半導体装置の外部
に電源電位または接地電位に接続するための外部部品が
必要となり部品点数が増加するという問題があった。
に電源電位または接地電位に接続するための外部部品が
必要となり部品点数が増加するという問題があった。
本発明は上記従来の問題点を解決するもので、外部部品
を必要としない入力端子電位固定回路を提供することを
目的とするものである。
を必要としない入力端子電位固定回路を提供することを
目的とするものである。
(課題を解決するための手段)
本発明は上記目的を達或するために、入方端子電位固定
回路では、入力端子が開放状態であることを認識するフ
ローティング検出部とP型及びN型トランジスタを駆動
するトランジスタ駆動部がら或る電位固定回路と、前記
P型トランジスタとN型トランジスタにより構成されて
いるものである。
回路では、入力端子が開放状態であることを認識するフ
ローティング検出部とP型及びN型トランジスタを駆動
するトランジスタ駆動部がら或る電位固定回路と、前記
P型トランジスタとN型トランジスタにより構成されて
いるものである。
(作 用)
したがって、上記の構或により、フローティング検出部
によって入力端子が開放状態であると認識された時、ト
ランジスタ駆動部はプルアップ抵抗として用いられるP
型トランジスタまたはプルダウン抵抗として用いられる
N型トランジスタのどちらかを駆動し、入カ端子の電位
を半導体装置内部にて固定することができ、外部部品を
なくてすませることができる。
によって入力端子が開放状態であると認識された時、ト
ランジスタ駆動部はプルアップ抵抗として用いられるP
型トランジスタまたはプルダウン抵抗として用いられる
N型トランジスタのどちらかを駆動し、入カ端子の電位
を半導体装置内部にて固定することができ、外部部品を
なくてすませることができる。
(実施例)
第l図は本発明の一実施例における入方端子電位固定回
路を示すものである。第1図において、lはP型トラン
ジスタを用いたプルアップ抵抗、2はN型トランジスタ
を用いたプルダウン抵抗、3は入力端子、4は入カバッ
ファ、5は電位固定回路であって、5−1はフローティ
ング検出部、5−2はトランジスタ駆動部である。
路を示すものである。第1図において、lはP型トラン
ジスタを用いたプルアップ抵抗、2はN型トランジスタ
を用いたプルダウン抵抗、3は入力端子、4は入カバッ
ファ、5は電位固定回路であって、5−1はフローティ
ング検出部、5−2はトランジスタ駆動部である。
次に、上記実施例の動作について説明する。上記実施例
において、まず電位固定回路5のトランジスタ駆動部5
−2がP型トランジスタを用いたプルアップ抵抗1をO
N状態にする信号゛を出す。このときフローティング検
出部5−1は入カバッファ4の出力を確認し、接地電位
であれば入方端子3は外部により接地電位に固定されて
いるので、トランジスタ駆動部5−2がP型トランジス
タを用いたプルアップ抵抗lのP型トランジスタをOF
Fする信号を出して処理を終了する.入カバッファ4の
出力が電源電位である場合、トランジスタ駆動部5−2
はP型トランジスタを用いたプルアップ抵抗1のP型ト
ランジスタをOFFL,て、N型トランジスタを用いた
プルダウン抵抗2のN型トランジスタをONする信号を
出す。次にフローティング検出部5−1は入カバッファ
4の出力を確認し、電源電位であれば入力端子3は外部
により電源電位に固定されているので、トランジスタ駆
動部5−2はN型トランジスタを用いたプルダウン抵抗
2のN型トランジスタをOFFする信号を出して処理を
終了する.また、上記人カパッファ4の出力を確認した
とき、入カバッファ4の出方が接地電位であれば、入力
端子3は開放状態であるので、そのままN型トランジス
タを用いたプルダウン抵抗2のN型トランジスタによる
プルダウン抵抗により入力端子を接地電位に固定したま
ま処理を終了する.またこの時、P型トランジスタを用
いたプルアップ抵抗lのP型トランジスタをON状態と
し、N型トランジスタを用いたプルダウン抵抗2のN型
トランジスタをOFF状態にすると入方端子3は電源電
位に固定できる。
において、まず電位固定回路5のトランジスタ駆動部5
−2がP型トランジスタを用いたプルアップ抵抗1をO
N状態にする信号゛を出す。このときフローティング検
出部5−1は入カバッファ4の出力を確認し、接地電位
であれば入方端子3は外部により接地電位に固定されて
いるので、トランジスタ駆動部5−2がP型トランジス
タを用いたプルアップ抵抗lのP型トランジスタをOF
Fする信号を出して処理を終了する.入カバッファ4の
出力が電源電位である場合、トランジスタ駆動部5−2
はP型トランジスタを用いたプルアップ抵抗1のP型ト
ランジスタをOFFL,て、N型トランジスタを用いた
プルダウン抵抗2のN型トランジスタをONする信号を
出す。次にフローティング検出部5−1は入カバッファ
4の出力を確認し、電源電位であれば入力端子3は外部
により電源電位に固定されているので、トランジスタ駆
動部5−2はN型トランジスタを用いたプルダウン抵抗
2のN型トランジスタをOFFする信号を出して処理を
終了する.また、上記人カパッファ4の出力を確認した
とき、入カバッファ4の出方が接地電位であれば、入力
端子3は開放状態であるので、そのままN型トランジス
タを用いたプルダウン抵抗2のN型トランジスタによる
プルダウン抵抗により入力端子を接地電位に固定したま
ま処理を終了する.またこの時、P型トランジスタを用
いたプルアップ抵抗lのP型トランジスタをON状態と
し、N型トランジスタを用いたプルダウン抵抗2のN型
トランジスタをOFF状態にすると入方端子3は電源電
位に固定できる。
上記にのべたように,本実施例によれば半導体装置内部
にて入力端子の電位が固定されるため、半導体装置の外
部の入力端子電位固定用の部品をなくすることができる
。
にて入力端子の電位が固定されるため、半導体装置の外
部の入力端子電位固定用の部品をなくすることができる
。
(発明の効果)
本発明は上記実施例から明らかなように、半導体装置内
部にて入力端子が開放状態になっている場合に入力端子
の電位を接地電位あるいは電源電位に固定でき,半導体
装置外部の入力端子固定用部品を削除できる。また,本
発明の入力端子電位固定回路を備えた半導体装置を使用
することにより、他の半導体装置との接地時にも入力端
子の電位の固定について考慮する必要がなく、自由度の
ある接続が可能である等の効果を有する。
部にて入力端子が開放状態になっている場合に入力端子
の電位を接地電位あるいは電源電位に固定でき,半導体
装置外部の入力端子固定用部品を削除できる。また,本
発明の入力端子電位固定回路を備えた半導体装置を使用
することにより、他の半導体装置との接地時にも入力端
子の電位の固定について考慮する必要がなく、自由度の
ある接続が可能である等の効果を有する。
第1図は本発明の一実施例における入力端子電位固定回
路の概略回路図、第2図は従来の入力端子電位固定回路
の回路図である。 工 ・・・ P型トランジスタを用いたプルアップ抵抗
、 2 ・・・N型トランジスタを用いたプルダウン抵
抗、 3人力端子、 4・・・入カパソファ、 5・・
・電位固定回路、5−1・・・ ブローティング検出部
、5−2・・・トランジスタ駆動部、 6,8 ・・・
入カ端子、 7・・・プルアップ抵抗、 9 ・・・プ
ルダウン抵抗。
路の概略回路図、第2図は従来の入力端子電位固定回路
の回路図である。 工 ・・・ P型トランジスタを用いたプルアップ抵抗
、 2 ・・・N型トランジスタを用いたプルダウン抵
抗、 3人力端子、 4・・・入カパソファ、 5・・
・電位固定回路、5−1・・・ ブローティング検出部
、5−2・・・トランジスタ駆動部、 6,8 ・・・
入カ端子、 7・・・プルアップ抵抗、 9 ・・・プ
ルダウン抵抗。
Claims (1)
- CMOS半導体装置の入力端子において、プルアップ抵
抗として動作するP型トランジスタと、プルダウン抵抗
として動作するN型トランジスタとを備え、前記CMO
S半導体装置のリセット動作時に順次P型またはN型ト
ランジスタを能動状態とし、P型トランジスタが能動状
態の時に端子電位が電源電位であることを検知し、N型
トランジスタが能動状態の時に端子電位が接地電位であ
ることを検知した場合に、前記入力端子が電気的に固定
されたていない状態(開放状態)であると認識し、前記
P型トランジスタまたはN型トランジスタの一方を能動
状態として入力端子を電源電位または接地電位に固定す
る手段を備えたことを特徴とするCMOS半導体装置の
入力端子電位固定回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1240767A JPH03104315A (ja) | 1989-09-19 | 1989-09-19 | Cmos半導体装置の入力端子電位固定回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1240767A JPH03104315A (ja) | 1989-09-19 | 1989-09-19 | Cmos半導体装置の入力端子電位固定回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH03104315A true JPH03104315A (ja) | 1991-05-01 |
Family
ID=17064409
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1240767A Pending JPH03104315A (ja) | 1989-09-19 | 1989-09-19 | Cmos半導体装置の入力端子電位固定回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH03104315A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0855105A1 (en) * | 1995-10-13 | 1998-07-29 | Seiko Communications Systems, Inc. | Self-configuring bus |
EP0855104A1 (en) * | 1995-10-13 | 1998-07-29 | Seiko Communications Systems, Inc. | Gatable level-pulling circuit |
EP0886380A3 (en) * | 1997-06-16 | 2000-02-16 | Advanced Micro Devices, Inc. | Zero current draw circuit for use during a bonding option |
-
1989
- 1989-09-19 JP JP1240767A patent/JPH03104315A/ja active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0855105A1 (en) * | 1995-10-13 | 1998-07-29 | Seiko Communications Systems, Inc. | Self-configuring bus |
EP0855104A1 (en) * | 1995-10-13 | 1998-07-29 | Seiko Communications Systems, Inc. | Gatable level-pulling circuit |
EP0855105A4 (en) * | 1995-10-13 | 1999-10-13 | Seiko Comm Sys Inc | BUS WITH SELF-CONFIGURATION |
EP0855104A4 (en) * | 1995-10-13 | 1999-11-10 | Seiko Comm Sys Inc | TRIGGERABLE CIRCUIT FOR LEVEL RECOVERY |
EP0886380A3 (en) * | 1997-06-16 | 2000-02-16 | Advanced Micro Devices, Inc. | Zero current draw circuit for use during a bonding option |
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