JP2626165B2 - Reset circuit for semiconductor device - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置のリセット回路に関し、特に外部
端子からのリセット手段と、第２のリセット手段を内蔵
する半導体装置のリセット回路に関する。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a reset circuit of a semiconductor device, and more particularly, to a reset circuit from an external terminal and a reset circuit of a semiconductor device including a second reset unit.

〔従来の技術〕[Conventional technology]

従来の半導体装置のリセット回路は、第１に内蔵のリ
セット手段はなく、リセット手段は外部からのリセット
端子入力のみであるものと、第２の第４図に示すように
リセット手段は外部入力のほかに内部リセット手段を有
しているが、双方のリセット手段は単に論理ORされ半導
体装置内部で使用され、内部リセット手段の出力を直接
外部に出力する手段を持たないものなどであった。A reset circuit of a conventional semiconductor device has firstly no built-in reset means, and the reset means has only an external reset terminal input, and the reset means has an external input as shown in FIG. In addition, although the internal reset means is provided, both reset means are simply logically ORed and used inside the semiconductor device, and have no means for directly outputting the output of the internal reset means to the outside.

〔発明が解決しようとする課題〕[Problems to be solved by the invention]

この従来の半導体装置のリセット回路では、複数の半
導体装置が組み合わされた場合に、リセット手段を内蔵
する第１の半導体装置が内蔵リセット手段によりリセッ
トされても、他の半導体装置を直接リセットすることは
できないため、相互動作上問題となることがあった。In this conventional reset circuit of a semiconductor device, when a plurality of semiconductor devices are combined, even if the first semiconductor device including the reset means is reset by the built-in reset means, other semiconductor devices are directly reset. Cannot be performed, which may cause a problem in interoperation.

〔課題を解決するための手段〕[Means for solving the problem]

本発明の半導体装置のリセット回路は、内蔵するリセ
ット手段の出力を外部に出力するために、従来入力とし
てだけ使用されていたリセット端子を入出力端子として
使用している。The reset circuit of the semiconductor device of the present invention uses a reset terminal, which has been conventionally used only as an input, as an input / output terminal in order to output the output of the built-in reset means to the outside.

〔実施例〕〔Example〕

次に本発明について図面を参照して説明する。第１図
は本発明の第１の実施例のリセット回路図である。端子
101は半導体装置のリセット信号入出力用の外部端子
で、端子の論理レベルが“0"のとき、インバータ102の
出力信号103は“1"であり論理ゲート104の出力信号105
は“0"になる。出力信号105は、半導体装置の内部リセ
ット信号で“0"のときアクティブで、半導体装置の内部
はリセット状態である。一方、出力信号105が“1"のと
きはノーマル状態である。リセット手段106は半導体装
置に内蔵され、その出力信号111が“1"でアクティブ、
“0"でノーマル状態である。オプション・スイッチ107
がGNDに接続されたとき、信号線108の論理レベルは“0"
で、２入力アンド・ゲート110の片側の入力である信号
線109は“1"であるので、２入力アンド・ゲート110の出
力は信号線111の論理をそのまま出力する。前記２入力
アンド・ゲート110の出力はＮチャンネルMOSトランジス
タ112のゲートに入力され、アンド・ゲート110の出力が
“1"のときトランジスタ112はONし、リセット端子101が
“0"になる。つまり、オプション・スイッチ107がGNDに
接続されたときは、内蔵リセット手段106の出力がアク
ティブになると、リセット端子101は外部にGNDレベルを
出力する。また、このとき内部のリセット信号105は、
リセット端子101の論理レベルにより決定される。一
方、オプション・スイッチ107がVDDに接続されたとき
は、アンド・ゲート110の出力が常に“0"であり、トラ
ンジスタ112はOFF状態である。したがって、信号線113
および信号線103の論理レベルは、リセット端子101の入
力で決定され、内蔵リセット手段の出力が外部に出力さ
れることはないが、リセット手段がアクティブとなった
ときは、論理ゲート104を介し出力信号105が“0"とな
り、内部のリセットが有効となる。Next, the present invention will be described with reference to the drawings. FIG. 1 is a reset circuit diagram of a first embodiment of the present invention. Terminal
Reference numeral 101 denotes an external terminal for reset signal input / output of the semiconductor device. When the logic level of the terminal is "0", the output signal 103 of the inverter 102 is "1" and the output signal 105 of the logic gate 104 is output.
Becomes “0”. The output signal 105 is active when the internal reset signal of the semiconductor device is “0”, and the inside of the semiconductor device is in a reset state. On the other hand, when the output signal 105 is "1", it is in the normal state. The reset means 106 is built in the semiconductor device and is active when the output signal 111 is "1".
“0” is the normal state. Option switch 107
Is connected to GND, the logic level of the signal line 108 is “0”
Since the signal line 109 which is an input on one side of the two-input AND gate 110 is "1", the output of the two-input AND gate 110 outputs the logic of the signal line 111 as it is. The output of the two-input AND gate 110 is input to the gate of an N-channel MOS transistor 112. When the output of the AND gate 110 is "1", the transistor 112 is turned on, and the reset terminal 101 becomes "0". That is, when the option switch 107 is connected to GND, when the output of the built-in reset means 106 becomes active, the reset terminal 101 outputs the GND level to the outside. At this time, the internal reset signal 105
It is determined by the logic level of the reset terminal 101. On the other hand, when the option switch 107 is connected to VDD, the output of the AND gate 110 is always “0”, and the transistor 112 is off. Therefore, the signal line 113
The logic level of the signal line 103 is determined by the input of the reset terminal 101, and the output of the built-in reset means is not output to the outside, but when the reset means becomes active, the output through the logic gate 104 is output. The signal 105 becomes “0”, and the internal reset becomes valid.

第２図は、第１の実施例の回路を用いた半導体装置を
使用したアプリケーション回路ブロック図の一例であ
る。端子201,202,203は、それぞれ半導体装置のリセッ
ト端子で、配線204はこれらのリセット端子とプルアッ
プ抵抗205およびリセット・スイッチ206をつないでい
る。半導体装置１に第１の実施例のリセット回路が内蔵
され、オプション・スイッチがGNDにセットされている
場合は、半導体装置１に内蔵されるリセット手段がアク
ティブになると、リセット端子201からGNDレベルが出力
され、配線204を介して半導体装置２および３がリセッ
トされる。また、外部リセット・スイッチ206によりリ
セットも半導体装置１・２・３に共通にリセットをかけ
ることができる。FIG. 2 is an example of an application circuit block diagram using a semiconductor device using the circuit of the first embodiment. Terminals 201, 202, and 203 are reset terminals of the semiconductor device, respectively, and a wiring 204 connects these reset terminals to a pull-up resistor 205 and a reset switch 206. When the reset circuit of the first embodiment is built in the semiconductor device 1 and the option switch is set to GND, when the reset means built in the semiconductor device 1 is activated, the GND level is reset from the reset terminal 201. Output, and the semiconductor devices 2 and 3 are reset via the wiring 204. In addition, the reset can be commonly applied to the semiconductor devices 1, 2, and 3 by the external reset switch 206.

第３図は本発明の第２の実施例のリセット回路図であ
る。第３図のリセット回路は、第１図のリセット回路に
対し、インバータ314,PチャンネルMOSトランジスタ315
およびプルアップ抵抗316が追加されている。従って、
機能的に下記の点で第１の実施例と異なっている。Ｎチ
ャンネルMOSトランジスタ312は、オプション・スイッチ
307がGNDに接続され、リセット手段306がアクティブに
なったときのみONし、それ以外の状態では常にＰチャン
ネルMOSトランジスタ315がONし、リセット端子301はプ
ルアップされる。したがって、第２図のアプリケーショ
ン回路に本実施例のリセット回路を用いれば、プルアッ
プ抵抗205は不要であり、加えて内蔵リセット手段によ
るリセット中は、プルアップ抵抗がトランジスタ315に
よって切り離されるので、プルアップ抵抗を介してＮチ
ャンネルMOSトランジスタ312に流れ込んでいた不要な電
流をなくすことができる。FIG. 3 is a reset circuit diagram according to a second embodiment of the present invention. 3 is different from the reset circuit of FIG. 1 in that an inverter 314 and a P-channel MOS transistor 315 are provided.
And a pull-up resistor 316 has been added. Therefore,
Functionally different from the first embodiment in the following points. N-channel MOS transistor 312 is an optional switch
307 is connected to GND and is turned ON only when the reset means 306 is activated. In other states, the P-channel MOS transistor 315 is always turned ON and the reset terminal 301 is pulled up. Therefore, if the reset circuit of this embodiment is used for the application circuit of FIG. 2, the pull-up resistor 205 is not necessary, and the pull-up resistor is disconnected by the transistor 315 during reset by the built-in reset means. Unnecessary current flowing into the N-channel MOS transistor 312 via the up resistor can be eliminated.

〔発明の効果〕〔The invention's effect〕

以上説明したように本発明は、端子を増やすことなく
半導体装置に内蔵されるリセット手段の出力を外部に出
力することができる効果がある。また、第２図に示すよ
うなアプリケーション回路の場合は、一切配線等の修正
を必要としない。第２の実施例では加えて、外部のプル
アップ抵抗の削除および余分な消費電流の削減ができる
効果がある。As described above, the present invention has an effect that the output of the reset unit built in the semiconductor device can be output to the outside without increasing the number of terminals. Further, in the case of the application circuit as shown in FIG. 2, no modification of wiring or the like is required. In the second embodiment, in addition, there is an effect that an external pull-up resistor can be eliminated and unnecessary current consumption can be reduced.

【図面の簡単な説明】[Brief description of the drawings]

第１図は本発明の第１の実施例の回路図、第２図は本発
明の半導体装置を用いたアプリケーション回路ブロック
図の一例、第３図は本発明の第２の実施例の回路図、第
４図は従来技術の回路図である。 101,201,202,203,301,401……外部リセット端子、102,3
02,314,402……インバータ、104,110,304,310,404……
論理ゲート回路、105,305,405……内部リセット信号、1
06,306,406……リセット手段、107,307……オプション
・スイッチ、111,311,411……リセット手段の出力信
号、112,312……ＮチャンネルMOSトランジスタ、205,31
6……プルアップ抵抗、206……プッシュ・スイッチ、31
5……ＰチャンネルMOSトランジスタ。FIG. 1 is a circuit diagram of a first embodiment of the present invention, FIG. 2 is an example of an application circuit block diagram using a semiconductor device of the present invention, and FIG. 3 is a circuit diagram of a second embodiment of the present invention. FIG. 4 is a circuit diagram of the prior art. 101,201,202,203,301,401 …… External reset terminal, 102,3
02,314,402 …… Inverter, 104,110,304,310,404 ……
Logic gate circuit, 105, 305, 405: Internal reset signal, 1
06, 306, 406: reset means, 107, 307: option switch, 111, 311, 411: output signal of reset means, 112, 312: N-channel MOS transistor, 205, 31
6 ... Pull-up resistor, 206 ... Push switch, 31
5 ... P-channel MOS transistor.

Claims (6)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】リセット端子を有する半導体装置におい
て、該半導体装置はリセット端子を介して外部からリセ
ットを行うリセット手段と、該半導体装置が内蔵するハ
ード・ウェアが所定の状態になったときに、リセット信
号を発生する第２のリセット手段を内蔵し、前記第２の
リセット手段の出力をリセット端子を介して外部に出力
することができることを特徴とする半導体装置のリセッ
ト回路。In a semiconductor device having a reset terminal, the semiconductor device is provided with a resetting means for externally resetting via a reset terminal, and when hardware incorporated in the semiconductor device is brought into a predetermined state. A reset circuit for a semiconductor device, wherein a second reset means for generating a reset signal is built in, and an output of the second reset means can be output to the outside via a reset terminal. 【請求項２】前記半導体装置が内蔵する第２のリセット
手段は、半導体装置の電源電圧をモニタし、電源投入時
や、所定の電圧以下になったときにリセット信号を発生
する回路（パワー・オン・クリア回路）であることを特
徴とする、特許請求の範囲第１項の半導体装置のリセッ
ト回路。2. A second reset means included in the semiconductor device monitors a power supply voltage of the semiconductor device, and generates a reset signal when the power is turned on or when the voltage falls below a predetermined voltage. 2. The reset circuit according to claim 1, wherein the reset circuit is an on-clear circuit. 【請求項３】前記半導体装置が内蔵する第２のリセット
手段は、一定時間間隔ごとにキャリア信号をリセット信
号として発生するタイマ回路であることを特徴とする、
特許請求の範囲第１項の半導体装置のリセット回路。3. The semiconductor device according to claim 2, wherein said second reset means is a timer circuit for generating a carrier signal as a reset signal at predetermined time intervals.
A reset circuit for a semiconductor device according to claim 1. 【請求項４】前記半導体装置が内蔵する第２のリセット
手段は、半導体装置の特定のハードウェアの状態を監視
し、所定の状態になったときにリセット信号を発生する
リセット回路であることを特徴とする、特許請求の範囲
第１項の半導体装置のリセット回路。4. The semiconductor device according to claim 1, wherein said second reset means includes a reset circuit for monitoring a state of a specific hardware of said semiconductor device and generating a reset signal when a predetermined state is reached. A reset circuit for a semiconductor device according to claim 1, characterized in that: 【請求項５】前記半導体装置が内蔵する第２のリセット
手段は、特許請求の範囲第２項，第３項および第４項の
第２のリセット手段のいくつかの組合せであることを特
徴とする、特許請求の範囲第１項の半導体装置のリセッ
ト回路。5. The semiconductor device according to claim 2, wherein said second reset means is a combination of some of the second reset means according to claims 2, 3 and 4. The reset circuit of the semiconductor device according to claim 1, wherein 【請求項６】前記第２のリセット手段の出力をリセット
端子を介して外部に出力するかどうかの選択をすること
ができるオプション・スイッチを有することを特徴とす
る特許請求の範囲第１項の半導体装置のリセット回路。6. An apparatus according to claim 1, further comprising an option switch for selecting whether or not to output the output of said second reset means to the outside via a reset terminal. Reset circuit for semiconductor device.