JPH08167692A - 半導体装置 - Google Patents
半導体装置Info
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- JPH08167692A JPH08167692A JP6311728A JP31172894A JPH08167692A JP H08167692 A JPH08167692 A JP H08167692A JP 6311728 A JP6311728 A JP 6311728A JP 31172894 A JP31172894 A JP 31172894A JP H08167692 A JPH08167692 A JP H08167692A
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- 238000010586 diagram Methods 0.000 description 14
- 230000003111 delayed effect Effects 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 239000013256 coordination polymer Substances 0.000 description 1
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- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
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Abstract
(57)【要約】
【目的】 信号入力端子と電源との間に介装された半導
体スイッチをオンさせるラッチ回路の内容が、ラッチ回
路以外の回路のリセット信号によりリセットされない半
導体装置の提供。 【構成】 信号入力端子4と直流電源VC との間に介装
されたPチャネルトランジスタPTと、Pチャネルトラン
ジスタPTをオン, オフ動作させる内容を保持するラッチ
回路5と、内部回路へ入力すべきリセット信号が入力さ
れるリセット端子2と、ラッチ回路5をリセットするリ
セット信号が入力されるリセット端子3とを備える。
体スイッチをオンさせるラッチ回路の内容が、ラッチ回
路以外の回路のリセット信号によりリセットされない半
導体装置の提供。 【構成】 信号入力端子4と直流電源VC との間に介装
されたPチャネルトランジスタPTと、Pチャネルトラン
ジスタPTをオン, オフ動作させる内容を保持するラッチ
回路5と、内部回路へ入力すべきリセット信号が入力さ
れるリセット端子2と、ラッチ回路5をリセットするリ
セット信号が入力されるリセット端子3とを備える。
Description
【0001】
【産業上の利用分野】本発明は、不使用の信号入力端子
の電圧を安定に固定できる半導体装置に関するものであ
る。
の電圧を安定に固定できる半導体装置に関するものであ
る。
【0002】
【従来の技術】CPU 及びCPU により制御される回路等を
内蔵している半導体チップたる半導体装置には、信号を
入力するための信号入力端子を備えている。この信号入
力端子は、その非使用時に開放状態(ハイインピーダン
ス状態)にすると、外部のノイズ等により信号入力端子
の電位が不安定となって、CPU 等を誤動作させることが
起こり得る。そのため信号入力端子に電源電圧又は接地
電圧を与えて、信号入力端子の電位を固定するようにし
ている。
内蔵している半導体チップたる半導体装置には、信号を
入力するための信号入力端子を備えている。この信号入
力端子は、その非使用時に開放状態(ハイインピーダン
ス状態)にすると、外部のノイズ等により信号入力端子
の電位が不安定となって、CPU 等を誤動作させることが
起こり得る。そのため信号入力端子に電源電圧又は接地
電圧を与えて、信号入力端子の電位を固定するようにし
ている。
【0003】図8は従来のこのような半導体装置の要部
構成を示すブロック図である。半導体装置Aに備えてい
る信号入力端子4は、プルアップ抵抗となるPチャネル
トランジスタPTのマスクオプション部11を介して直流電
源VC と接続され、PチャネルトランジスタPTのソース
SはゲートGと接続される。また信号入力端子4はイン
バータ12の入力端子と接続される。この半導体装置A
は、ウエハプロセス工程中において、マスクオプション
部11に強制的にB (ボロン) を注入することによって電
荷のパス (通路) を形成し、PチャネルトランジスタPT
をプルアップ抵抗として利用するようにしている。
構成を示すブロック図である。半導体装置Aに備えてい
る信号入力端子4は、プルアップ抵抗となるPチャネル
トランジスタPTのマスクオプション部11を介して直流電
源VC と接続され、PチャネルトランジスタPTのソース
SはゲートGと接続される。また信号入力端子4はイン
バータ12の入力端子と接続される。この半導体装置A
は、ウエハプロセス工程中において、マスクオプション
部11に強制的にB (ボロン) を注入することによって電
荷のパス (通路) を形成し、PチャネルトランジスタPT
をプルアップ抵抗として利用するようにしている。
【0004】この半導体装置Aでは、直流電源VC がP
チャネルトランジスタPTのゲートGと接続されるため、
PチャネルトランジスタPTがオンしたままとなり、信号
入力端子4には直流電源VC の電圧が与えられる。この
ようにして信号入力端子4が不使用の場合には、信号入
力端子4の電位を、直流電源VC の電圧により固定して
いる。
チャネルトランジスタPTのゲートGと接続されるため、
PチャネルトランジスタPTがオンしたままとなり、信号
入力端子4には直流電源VC の電圧が与えられる。この
ようにして信号入力端子4が不使用の場合には、信号入
力端子4の電位を、直流電源VC の電圧により固定して
いる。
【0005】図9は従来のこのような半導体装置の他の
要部構成を示すブロック図である。半導体装置Aに備え
ている信号入力端子4は、PチャネルトランジスタPTを
介して直流電源VC と接続され、またインバータ12の入
力端子と接続される。CPU 15からの信号はラッチ回路5
へ入力され、ラッチ回路5の内容はPチャネルトランジ
スタPTのゲートへ入力される。ラッチ回路5のリセット
端子はNチャネルトランジスタNTを介して接地される。
NチャネルトランジスタNTのゲートにはリセット信号8
が入力される。
要部構成を示すブロック図である。半導体装置Aに備え
ている信号入力端子4は、PチャネルトランジスタPTを
介して直流電源VC と接続され、またインバータ12の入
力端子と接続される。CPU 15からの信号はラッチ回路5
へ入力され、ラッチ回路5の内容はPチャネルトランジ
スタPTのゲートへ入力される。ラッチ回路5のリセット
端子はNチャネルトランジスタNTを介して接地される。
NチャネルトランジスタNTのゲートにはリセット信号8
が入力される。
【0006】この半導体装置Aでは、CPU 15からラッチ
回路5へ信号を入力して、ラッチ回路5の内容をLレベ
ルにすると、それによってPチャネルトランジスタPTが
オンしたままになり、信号入力端子4には直流電源VC
の電圧が与えられる。このようにして、信号入力端子4
が不使用の場合は、信号入力端子4の電位を、直流電源
VC の電圧に固定している。しかるに、半導体装置A内
でHレベルのリセット信号8が発生すると、そのリセッ
ト信号8によりNチャネルトランジスタNTがオンして、
ラッチ回路5がリセットされてラッチ回路5の内容はH
レベルとなり、PチャネルトランジスタPTがオフして、
信号入力端子4は直流電源VC と切離された状態にな
る。その後、CPU 15から再び信号がラッチ回路5へ入力
され、ラッチ回路5の内容がLレベルになると、Pチャ
ネルトランジスタPTがオンして、信号入力端子4の電位
は直流電源VC の電圧により固定される。
回路5へ信号を入力して、ラッチ回路5の内容をLレベ
ルにすると、それによってPチャネルトランジスタPTが
オンしたままになり、信号入力端子4には直流電源VC
の電圧が与えられる。このようにして、信号入力端子4
が不使用の場合は、信号入力端子4の電位を、直流電源
VC の電圧に固定している。しかるに、半導体装置A内
でHレベルのリセット信号8が発生すると、そのリセッ
ト信号8によりNチャネルトランジスタNTがオンして、
ラッチ回路5がリセットされてラッチ回路5の内容はH
レベルとなり、PチャネルトランジスタPTがオフして、
信号入力端子4は直流電源VC と切離された状態にな
る。その後、CPU 15から再び信号がラッチ回路5へ入力
され、ラッチ回路5の内容がLレベルになると、Pチャ
ネルトランジスタPTがオンして、信号入力端子4の電位
は直流電源VC の電圧により固定される。
【0007】
【発明が解決しようとする課題】ところで、図8に示し
た半導体装置ではPチャネルトランジスタのマスクオプ
ション部にボロンを強制的に一旦注入した場合は、Pチ
ャネルトランジスタがオンしたままとなり、オフしなく
なる。そのため、半導体装置の製造後において、不使用
の予定であった信号入力端子に信号を入力して信号入力
端子として使用しようとしても、使用できないという不
都合がある。また図9に示した半導体装置では、リセッ
ト信号が発生すると、その都度ラッチ回路がリセットさ
れる。そして、CPU からラッチ回路へ再び信号が入力さ
れリセットが解除されるまでの期間は、信号入力端子の
電位が不安定になり、CPU 等が誤動作する虞れがあると
いう問題がある。本発明は斯かる問題に鑑み、不使用の
信号入力端子の電位を安定に固定できる半導体装置を提
供することを目的とする。
た半導体装置ではPチャネルトランジスタのマスクオプ
ション部にボロンを強制的に一旦注入した場合は、Pチ
ャネルトランジスタがオンしたままとなり、オフしなく
なる。そのため、半導体装置の製造後において、不使用
の予定であった信号入力端子に信号を入力して信号入力
端子として使用しようとしても、使用できないという不
都合がある。また図9に示した半導体装置では、リセッ
ト信号が発生すると、その都度ラッチ回路がリセットさ
れる。そして、CPU からラッチ回路へ再び信号が入力さ
れリセットが解除されるまでの期間は、信号入力端子の
電位が不安定になり、CPU 等が誤動作する虞れがあると
いう問題がある。本発明は斯かる問題に鑑み、不使用の
信号入力端子の電位を安定に固定できる半導体装置を提
供することを目的とする。
【0008】
【課題を解決するための手段】第1発明に係る半導体装
置は、信号入力端子と第1電源又は第2電源との間に介
装された半導体スイッチをオン, オフさせる内容を保持
するラッチ回路以外の回路をリセットするリセット信号
を入力すべき第1リセット端子と、ラッチ回路にリセッ
ト信号を入力すべき第2リセット端子とを備える。
置は、信号入力端子と第1電源又は第2電源との間に介
装された半導体スイッチをオン, オフさせる内容を保持
するラッチ回路以外の回路をリセットするリセット信号
を入力すべき第1リセット端子と、ラッチ回路にリセッ
ト信号を入力すべき第2リセット端子とを備える。
【0009】第2発明に係る半導体装置は、所定時間を
計時した時点で第1リセット信号を出力するタイマと、
前記第1リセット信号、及び信号入力端子と第1電源又
は第2電源との間に介装された半導体スイッチをオン,
オフさせる内容を保持するラッチ回路をリセットする第
2リセット信号を入力すべき論理回路とを備え、該論理
回路の出力信号によりラッチ回路をリセットする構成に
する。
計時した時点で第1リセット信号を出力するタイマと、
前記第1リセット信号、及び信号入力端子と第1電源又
は第2電源との間に介装された半導体スイッチをオン,
オフさせる内容を保持するラッチ回路をリセットする第
2リセット信号を入力すべき論理回路とを備え、該論理
回路の出力信号によりラッチ回路をリセットする構成に
する。
【0010】第3発明に係る半導体装置は、信号入力端
子と第1電源又は第2電源との間に介装させた半導体ス
イッチをオン, オフさせる内容を保持するラッチ回路を
リセットするリセット信号の時間幅が所定値以上の場合
に信号を出力するパルス幅判別回路を備えて、該パルス
幅判別回路の出力信号によりラッチ回路をリセットする
構成にする。
子と第1電源又は第2電源との間に介装させた半導体ス
イッチをオン, オフさせる内容を保持するラッチ回路を
リセットするリセット信号の時間幅が所定値以上の場合
に信号を出力するパルス幅判別回路を備えて、該パルス
幅判別回路の出力信号によりラッチ回路をリセットする
構成にする。
【0011】
【作用】第1発明では、第1リセット端子へリセット信
号を入力すると、ラッチ回路以外の回路がリセットされ
る。第2リセット端子へリセット信号を入力すると、ラ
ッチ回路がリセットされる。これにより、ラッチ回路以
外の回路をリセットしても、ラッチ回路がリセットされ
ることがない。
号を入力すると、ラッチ回路以外の回路がリセットされ
る。第2リセット端子へリセット信号を入力すると、ラ
ッチ回路がリセットされる。これにより、ラッチ回路以
外の回路をリセットしても、ラッチ回路がリセットされ
ることがない。
【0012】第2発明では、所定時間を計時するとタイ
マが第1リセット信号を出力する。第1リセット信号の
みが論理回路へ入力されると、論理が成立して、ラッチ
回路がリセットされる。ラッチ回路以外の回路をリセッ
トする第2リセット信号のみ、又は第1リセット信号と
第2リセット信号とが論理回路へ入力されると、論理が
成立せず、ラッチ回路をリセットしない。これにより、
第2リセット信号によりラッチ回路以外の回路をリセッ
トしてもラッチ回路がリセットされることがない。
マが第1リセット信号を出力する。第1リセット信号の
みが論理回路へ入力されると、論理が成立して、ラッチ
回路がリセットされる。ラッチ回路以外の回路をリセッ
トする第2リセット信号のみ、又は第1リセット信号と
第2リセット信号とが論理回路へ入力されると、論理が
成立せず、ラッチ回路をリセットしない。これにより、
第2リセット信号によりラッチ回路以外の回路をリセッ
トしてもラッチ回路がリセットされることがない。
【0013】第3発明では、ラッチ回路をリセットする
リセット信号の時間幅が所定値以上であると、パルス幅
判別回路から信号を出力しラッチ回路をリセットする。
リセット信号の時間幅が所定値以下であるとパルス幅判
別回路から信号を出力せず、ラッチ回路をリセットしな
い。これにより、時間幅が小さいノイズと、リセット信
号とを判別でき、ノイズによりラッチ回路がリセットさ
れることがない。
リセット信号の時間幅が所定値以上であると、パルス幅
判別回路から信号を出力しラッチ回路をリセットする。
リセット信号の時間幅が所定値以下であるとパルス幅判
別回路から信号を出力せず、ラッチ回路をリセットしな
い。これにより、時間幅が小さいノイズと、リセット信
号とを判別でき、ノイズによりラッチ回路がリセットさ
れることがない。
【0014】
【実施例】以下本発明をその実施例を示す図面により説
明する。図1は本発明に係る半導体装置の要部構成を示
すブロック図である。半導体チップたる半導体装置Aに
は、電源端子AV 、接地端子AE 、第1リセット端子
2、第2リセット端子3及び信号入力端子4を備えてい
る。
明する。図1は本発明に係る半導体装置の要部構成を示
すブロック図である。半導体チップたる半導体装置Aに
は、電源端子AV 、接地端子AE 、第1リセット端子
2、第2リセット端子3及び信号入力端子4を備えてい
る。
【0015】第1リセット端子2は、OR回路13の一入力
端子13a と接続され、この一入力端子13a には、半導体
装置A内で発生するリセット信号6が入力される。第2
リセット端子3は、OR回路13の他入力端子13b 及びイン
バータINV を介してNチャネルトランジスタNTのゲート
と接続される。OR回路13から出力されるリセット信号
は、後述するラッチ回路以外の図示しない各部回路へ入
力される。信号入力端子4は、Pチャネルトランジスタ
PTを介して電源端子AV に接続される後述の直流電源V
C と接続され、またインバータ12の入力側と接続され
る。CPU 15から出力される信号は、ラッチ回路5へ入力
される。ラッチ回路5の内容はPチャネルトランジスタ
PTのゲートへ入力される。ラッチ回路5のリセット端子
はNチャネルトランジスタNTを介して接地される。電源
端子AV は内部電源線LV と、接地端子AE は内部接地
線LE と接続される。
端子13a と接続され、この一入力端子13a には、半導体
装置A内で発生するリセット信号6が入力される。第2
リセット端子3は、OR回路13の他入力端子13b 及びイン
バータINV を介してNチャネルトランジスタNTのゲート
と接続される。OR回路13から出力されるリセット信号
は、後述するラッチ回路以外の図示しない各部回路へ入
力される。信号入力端子4は、Pチャネルトランジスタ
PTを介して電源端子AV に接続される後述の直流電源V
C と接続され、またインバータ12の入力側と接続され
る。CPU 15から出力される信号は、ラッチ回路5へ入力
される。ラッチ回路5の内容はPチャネルトランジスタ
PTのゲートへ入力される。ラッチ回路5のリセット端子
はNチャネルトランジスタNTを介して接地される。電源
端子AV は内部電源線LV と、接地端子AE は内部接地
線LE と接続される。
【0016】図2は、図1に示す半導体装置Aの使用状
態図である。電源端子AV は直流電源VC と接続され、
接地端子AE は接地される。第2リセット端子3は、そ
れにアノードを接続しているダイオードDDを介して外部
の直流電源VC と接続され、コンデンサCを介して接地
される。ダイオードDDには抵抗Rが並列接続される。半
導体装置Aの構成は図1に示す半導体装置Aの構成と同
様であり、同一構成部分には同符号を付している。
態図である。電源端子AV は直流電源VC と接続され、
接地端子AE は接地される。第2リセット端子3は、そ
れにアノードを接続しているダイオードDDを介して外部
の直流電源VC と接続され、コンデンサCを介して接地
される。ダイオードDDには抵抗Rが並列接続される。半
導体装置Aの構成は図1に示す半導体装置Aの構成と同
様であり、同一構成部分には同符号を付している。
【0017】次にこの半導体装置Aの動作を説明する。
直流電源VC が投入されると、抵抗RとコンデンサCと
による時定数によって第2リセット端子3の電圧が上昇
し、それにより第2リセット端子3にHレベルの第2リ
セット信号7が入力されることになるが、直流電源投入
時はコンデンサCの電圧が低く第2リセット信号7はL
レベルであり、これによりNチャネルトランジスタNTが
オンし、ラッチ回路5がリセットされる。そしてラッチ
回路5の内容はHレベルになり、Pチャネルトランジス
タPTがオフして信号入力端子4は直流電源VC と切離さ
れる。また第2リセット信号7はOR回路13を介してラッ
チ回路5以外の図示しない各部回路へ入力されて各部回
路がリセットされる。つまり、直流電源VC が投入され
た初期時には、ラッチ回路5及びラッチ回路5以外の図
示しない各部回路がともにリセットされる。
直流電源VC が投入されると、抵抗RとコンデンサCと
による時定数によって第2リセット端子3の電圧が上昇
し、それにより第2リセット端子3にHレベルの第2リ
セット信号7が入力されることになるが、直流電源投入
時はコンデンサCの電圧が低く第2リセット信号7はL
レベルであり、これによりNチャネルトランジスタNTが
オンし、ラッチ回路5がリセットされる。そしてラッチ
回路5の内容はHレベルになり、Pチャネルトランジス
タPTがオフして信号入力端子4は直流電源VC と切離さ
れる。また第2リセット信号7はOR回路13を介してラッ
チ回路5以外の図示しない各部回路へ入力されて各部回
路がリセットされる。つまり、直流電源VC が投入され
た初期時には、ラッチ回路5及びラッチ回路5以外の図
示しない各部回路がともにリセットされる。
【0018】その後、CPU 15からラッチ回路5へ信号を
入力し、ラッチ回路5のリセットを解除すると、ラッチ
回路5の内容はLレベルになりPチャネルトランジスタ
PTがオンして、信号入力端子4が直流電源VC と接続さ
れ、信号入力端子4は直流電源VC によりプルアップさ
れ、不使用の信号入力端子4の電位が固定される。また
CPU 15によりラッチ回路5以外の各部回路についてもリ
セットが解除される。
入力し、ラッチ回路5のリセットを解除すると、ラッチ
回路5の内容はLレベルになりPチャネルトランジスタ
PTがオンして、信号入力端子4が直流電源VC と接続さ
れ、信号入力端子4は直流電源VC によりプルアップさ
れ、不使用の信号入力端子4の電位が固定される。また
CPU 15によりラッチ回路5以外の各部回路についてもリ
セットが解除される。
【0019】ところで、半導体装置Aの内部で第1リセ
ット信号6が発生した場合には、その第1リセット信号
6がOR回路13を介して各部回路へ入力され、ラッチ回路
5以外の各部回路がリセットされる。また、第1リセッ
ト端子2へ外部からリセット信号を入力した場合には、
第1リセット信号6が発生した場合と同様に、ラッチ回
路5以外の各部回路がリセットされる。更に、CPU 15か
らの信号によりラッチ回路5をリセットした場合には、
ラッチ回路5の内容がHレベルになってPチャネルトラ
ンジスタPTがオフして、信号入力端子4と直流電源VC
とが切離されて、信号入力端子4へ信号を入力でき、信
号入力端子4の使用が可能になる。
ット信号6が発生した場合には、その第1リセット信号
6がOR回路13を介して各部回路へ入力され、ラッチ回路
5以外の各部回路がリセットされる。また、第1リセッ
ト端子2へ外部からリセット信号を入力した場合には、
第1リセット信号6が発生した場合と同様に、ラッチ回
路5以外の各部回路がリセットされる。更に、CPU 15か
らの信号によりラッチ回路5をリセットした場合には、
ラッチ回路5の内容がHレベルになってPチャネルトラ
ンジスタPTがオフして、信号入力端子4と直流電源VC
とが切離されて、信号入力端子4へ信号を入力でき、信
号入力端子4の使用が可能になる。
【0020】このように、直流電源VC を投入した初期
時のみ、ラッチ回路5及びラッチ回路5以外の各部回路
がともにリセットされ、初期時以外では、ラッチ回路5
及びラッチ回路5以外の各部回路を各別にリセットさせ
得て、第1リセット信号6が発生してもラッチ回路5を
リセットしない。
時のみ、ラッチ回路5及びラッチ回路5以外の各部回路
がともにリセットされ、初期時以外では、ラッチ回路5
及びラッチ回路5以外の各部回路を各別にリセットさせ
得て、第1リセット信号6が発生してもラッチ回路5を
リセットしない。
【0021】図3は本発明に係る半導体装置の他の実施
例の要部構成を示すブロック図である。半導体装置Aに
備えている信号入力端子4は、Pチャネルトランジスタ
PTを介して直流電源VC と接続され、またインバータ12
の入力側と接続される。CPU15から出力される信号はラ
ッチ回路5へ入力される。ラッチ回路5の内容はPチャ
ネルトランジスタPTのゲートへ入力される。ラッチ回路
5のリセット端子はNチャネルトランジスタNTを介して
接地される。CPU 15に内蔵されているウォッチドッグタ
イマWDT の出力信号たるリセット信号9はNOR 回路14の
一入力端子14aへ入力される。半導体装置Aの内部で発
生するリセット信号8はNOR 回路14の他入力端子14b へ
入力される。NOR 回路14の出力信号たるリセット信号は
NチャネルトランジスタNTのゲートへ入力される。
例の要部構成を示すブロック図である。半導体装置Aに
備えている信号入力端子4は、Pチャネルトランジスタ
PTを介して直流電源VC と接続され、またインバータ12
の入力側と接続される。CPU15から出力される信号はラ
ッチ回路5へ入力される。ラッチ回路5の内容はPチャ
ネルトランジスタPTのゲートへ入力される。ラッチ回路
5のリセット端子はNチャネルトランジスタNTを介して
接地される。CPU 15に内蔵されているウォッチドッグタ
イマWDT の出力信号たるリセット信号9はNOR 回路14の
一入力端子14aへ入力される。半導体装置Aの内部で発
生するリセット信号8はNOR 回路14の他入力端子14b へ
入力される。NOR 回路14の出力信号たるリセット信号は
NチャネルトランジスタNTのゲートへ入力される。
【0022】次にこの半導体装置の動作を説明する。CP
U 15からの信号がラッチ回路5へ入力されて、ラッチ回
路5の内容がLレベルになると、Pチャネルトランジス
タPTがオンする。そして信号入力端子4と直流電源VC
とが接続されて、信号入力端子4は直流電源VC により
プルアップされ、信号入力端子4の電位が固定される。
ここで、CPU 15による制御動作の暴走を検知するウォッ
チドッグタイマWDT の計時値が所定値に達するまではウ
ォッチドッグタイマWDT はLレベルのオーバフロー信号
たるリセット信号9を出力せず、NOR 回路14の一入力端
子14a はHレベルのままとなる。その状態でラッチ回路
5以外の各部回路をリセットするHレベルのリセット信
号8が発生していない場合にはNOR 回路14の他入力端子
14b はLレベルとなり、NOR 回路14の出力信号はLレベ
ルとなる。
U 15からの信号がラッチ回路5へ入力されて、ラッチ回
路5の内容がLレベルになると、Pチャネルトランジス
タPTがオンする。そして信号入力端子4と直流電源VC
とが接続されて、信号入力端子4は直流電源VC により
プルアップされ、信号入力端子4の電位が固定される。
ここで、CPU 15による制御動作の暴走を検知するウォッ
チドッグタイマWDT の計時値が所定値に達するまではウ
ォッチドッグタイマWDT はLレベルのオーバフロー信号
たるリセット信号9を出力せず、NOR 回路14の一入力端
子14a はHレベルのままとなる。その状態でラッチ回路
5以外の各部回路をリセットするHレベルのリセット信
号8が発生していない場合にはNOR 回路14の他入力端子
14b はLレベルとなり、NOR 回路14の出力信号はLレベ
ルとなる。
【0023】またHレベルのリセット信号8が発生した
場合はNOR 回路14の他入力端子14bはHレベルとなり、
この場合もNOR 回路14の出力信号はLレベルとなる。そ
のため、リセット信号8に関係なく、Nチャネルトラン
ジスタNTがオンせず、ラッチ回路5をリセットせず、信
号入力端子4はプルアップ状態を保持し続ける。ところ
で、リセット信号8が発生していない状態において、ウ
ォッチドッグタイマWDT からオーバフロー信号たるLレ
ベルのリセット信号9が出力されると、NOR 回路14の出
力信号はHレベルに反転し、それによりNチャネルトラ
ンジスタNTがオンしてラッチ回路5をリセットする。こ
のようにラッチ回路5以外の各部回路をリセットするリ
セット信号8が発生してもラッチ回路5をリセットする
ことがない。
場合はNOR 回路14の他入力端子14bはHレベルとなり、
この場合もNOR 回路14の出力信号はLレベルとなる。そ
のため、リセット信号8に関係なく、Nチャネルトラン
ジスタNTがオンせず、ラッチ回路5をリセットせず、信
号入力端子4はプルアップ状態を保持し続ける。ところ
で、リセット信号8が発生していない状態において、ウ
ォッチドッグタイマWDT からオーバフロー信号たるLレ
ベルのリセット信号9が出力されると、NOR 回路14の出
力信号はHレベルに反転し、それによりNチャネルトラ
ンジスタNTがオンしてラッチ回路5をリセットする。こ
のようにラッチ回路5以外の各部回路をリセットするリ
セット信号8が発生してもラッチ回路5をリセットする
ことがない。
【0024】なお、CPU 15からの信号によりラッチ回路
5のリセットを解除してリセット回路5の内容をHレベ
ルにすると、PチャネルトランジスタPTがオフして信号
入力端子4と直流電源VC とが切離されて、前述したよ
うに信号入力端子4の使用が可能になる。
5のリセットを解除してリセット回路5の内容をHレベ
ルにすると、PチャネルトランジスタPTがオフして信号
入力端子4と直流電源VC とが切離されて、前述したよ
うに信号入力端子4の使用が可能になる。
【0025】図4は本発明に係る半導体装置の更に他の
実施例の要部構成を示すブロック図である。半導体装置
Aに備えている信号入力端子4はPチャネルトランジス
タPTを介して直流電源VC と接続され、またインバータ
12の入力側と接続される。CPU 15からの信号はラッチ回
路5へ入力される。ラッチ回路5の内容はPチャネルト
ランジスタPTのゲートへ入力される。ラッチ回路5のリ
セット端子はNチャネルトランジスタNTを介して接地さ
れる。ラッチ回路5以外の各部回路をリセットするリセ
ット信号8はパルス幅判別回路10へ入力され、その出力
信号はNチャネルトランジスタNTのゲートへ入力され
る。パルス幅判別回路10は、リセット信号8の時間幅が
所定値以上の場合に信号を出力するように構成されてい
る。
実施例の要部構成を示すブロック図である。半導体装置
Aに備えている信号入力端子4はPチャネルトランジス
タPTを介して直流電源VC と接続され、またインバータ
12の入力側と接続される。CPU 15からの信号はラッチ回
路5へ入力される。ラッチ回路5の内容はPチャネルト
ランジスタPTのゲートへ入力される。ラッチ回路5のリ
セット端子はNチャネルトランジスタNTを介して接地さ
れる。ラッチ回路5以外の各部回路をリセットするリセ
ット信号8はパルス幅判別回路10へ入力され、その出力
信号はNチャネルトランジスタNTのゲートへ入力され
る。パルス幅判別回路10は、リセット信号8の時間幅が
所定値以上の場合に信号を出力するように構成されてい
る。
【0026】図5はパルス幅判別回路10の構成を示すブ
ロック図である。リセット信号8は、インバータ10a へ
入力され、その出力信号はインバータ10b へ入力され
る。インバータ10b の出力信号はインバータ10c へ入力
され、その出力信号はインバータ10d へ入力される。イ
ンバータ10d の出力信号はNAND回路10e の一入力端子 1
0e1 へ入力される。NAND回路10e の他入力端子 10e2 に
はリセット信号8が直接に入力される。NAND回路10e の
出力信号はインバータ10f へ入力される。インバータ10
f からリセット信号16が出力される。
ロック図である。リセット信号8は、インバータ10a へ
入力され、その出力信号はインバータ10b へ入力され
る。インバータ10b の出力信号はインバータ10c へ入力
され、その出力信号はインバータ10d へ入力される。イ
ンバータ10d の出力信号はNAND回路10e の一入力端子 1
0e1 へ入力される。NAND回路10e の他入力端子 10e2 に
はリセット信号8が直接に入力される。NAND回路10e の
出力信号はインバータ10f へ入力される。インバータ10
f からリセット信号16が出力される。
【0027】次にこのように構成した半導体装置の動作
を、各部信号のタイミングチャートを示す図6、図7と
ともに説明する。CPU 15からの信号をラッチ回路5に入
力して、ラッチ回路5の内容をLレベルにすると、Pチ
ャネルトランジスタPTがオンして、信号入力端子4と直
流電源V C とが接続されて、信号入力端子4は直流電源
VC によりプルアップされた状態に保持される。
を、各部信号のタイミングチャートを示す図6、図7と
ともに説明する。CPU 15からの信号をラッチ回路5に入
力して、ラッチ回路5の内容をLレベルにすると、Pチ
ャネルトランジスタPTがオンして、信号入力端子4と直
流電源V C とが接続されて、信号入力端子4は直流電源
VC によりプルアップされた状態に保持される。
【0028】さて、パルス幅判別回路10に図6(a) に示
す時間幅T1 のリセット信号8が入力されると、このリ
セット信号8はインバータ10a,10b,10c,10d により順次
反転され、その反転動作により遅延し、NAND回路10e の
一入力端子 10e1 には、インバータ10a に入力されたリ
セット信号8より時間t0 だけ遅延して、図6(b) に示
すリセット信号8が入力される。一方、NAND回路10e の
他入力端子 10e2 には遅延していない図6(c) に示すリ
セット信号8が入力される。それによりNAND回路10e の
一入力端子 10e1 及び他入力端子 10e2 夫々に入力され
たリセット信号8の論理が成立すると、NAND回路10e の
出力信号は図6(d) に示すようにLレベルに反転し、こ
の出力信号がインバータ10f で反転されて、インバータ
10f から図6(e) に示すHレベルのリセット信号16が出
力される。それによりNチャネルトランジスタNTがオン
してラッチ回路5をリセットする。
す時間幅T1 のリセット信号8が入力されると、このリ
セット信号8はインバータ10a,10b,10c,10d により順次
反転され、その反転動作により遅延し、NAND回路10e の
一入力端子 10e1 には、インバータ10a に入力されたリ
セット信号8より時間t0 だけ遅延して、図6(b) に示
すリセット信号8が入力される。一方、NAND回路10e の
他入力端子 10e2 には遅延していない図6(c) に示すリ
セット信号8が入力される。それによりNAND回路10e の
一入力端子 10e1 及び他入力端子 10e2 夫々に入力され
たリセット信号8の論理が成立すると、NAND回路10e の
出力信号は図6(d) に示すようにLレベルに反転し、こ
の出力信号がインバータ10f で反転されて、インバータ
10f から図6(e) に示すHレベルのリセット信号16が出
力される。それによりNチャネルトランジスタNTがオン
してラッチ回路5をリセットする。
【0029】また、パルスHレベル回路10に図7(a) に
示すような時間幅T2 (T2 <T1)のリセット信号8
が入力されると、このリセット信号8は前述したように
インバータ10a,10b,10c,10d により順次反転されて遅延
し、NAND回路10e の一入力端子 10e1 にはインバータ10
a に入力されたリセット信号8より時間t0 だけ遅延し
た図7(b) に示すリセット信号8が入力される。一方、
NAND回路10e の他入力端子 10e2 には遅延していない図
7(c) に示すリセット信号8が入力される。それによ
り、NAND回路10e の一入力端子 10e1 及び他入力端子 1
0e2 夫々に入力されたリセット信号8の論理が成立せ
ず、NAND回路10e の出力信号は図7(d) に示すようにH
レベルのままとなり、この出力信号がインバータ10f で
反転されて、インバータ10f の出力信号は図7(e) に示
すようにLレベルとなり、Hレベルのリセット信号16が
出力されない。それによりNチャネルトランジスタNTが
オフしたままであって、ラッチ回路5をリセットしな
い。
示すような時間幅T2 (T2 <T1)のリセット信号8
が入力されると、このリセット信号8は前述したように
インバータ10a,10b,10c,10d により順次反転されて遅延
し、NAND回路10e の一入力端子 10e1 にはインバータ10
a に入力されたリセット信号8より時間t0 だけ遅延し
た図7(b) に示すリセット信号8が入力される。一方、
NAND回路10e の他入力端子 10e2 には遅延していない図
7(c) に示すリセット信号8が入力される。それによ
り、NAND回路10e の一入力端子 10e1 及び他入力端子 1
0e2 夫々に入力されたリセット信号8の論理が成立せ
ず、NAND回路10e の出力信号は図7(d) に示すようにH
レベルのままとなり、この出力信号がインバータ10f で
反転されて、インバータ10f の出力信号は図7(e) に示
すようにLレベルとなり、Hレベルのリセット信号16が
出力されない。それによりNチャネルトランジスタNTが
オフしたままであって、ラッチ回路5をリセットしな
い。
【0030】このように、パルス幅判別回路10は、リセ
ット信号8の時間幅が、インバータ10a,10b,10c,10d の
反転動作でリセット信号8が遅延する時間t0 より大き
い場合には、信号を出力し、小さい場合には信号を出力
せず、リセット信号8の時間幅が所定値以上か否かを判
別することになる。そして、リセット信号8を遅延させ
る時間t0 は、リセット信号を反転させるインバータの
数に応じて決定できる。
ット信号8の時間幅が、インバータ10a,10b,10c,10d の
反転動作でリセット信号8が遅延する時間t0 より大き
い場合には、信号を出力し、小さい場合には信号を出力
せず、リセット信号8の時間幅が所定値以上か否かを判
別することになる。そして、リセット信号8を遅延させ
る時間t0 は、リセット信号を反転させるインバータの
数に応じて決定できる。
【0031】このようにして、リセット信号8の時間幅
を判別することにより、リセット信号と、ノイズとを判
別することができ、ノイズによりラッチ回路がリセット
されるのを防止できる。また、外部からリセット信号が
入力される場合は、リセット信号を入力する操作時間が
所定値以下である場合は、ノイズとしてラッチ回路をリ
セットすることがない。
を判別することにより、リセット信号と、ノイズとを判
別することができ、ノイズによりラッチ回路がリセット
されるのを防止できる。また、外部からリセット信号が
入力される場合は、リセット信号を入力する操作時間が
所定値以下である場合は、ノイズとしてラッチ回路をリ
セットすることがない。
【0032】本実施例では、信号入力端子を直流電源の
電圧によりプルアップして信号入力端子の電位を固定す
る場合について説明したが、信号入力端子と接地電源と
の間にPチャネルトランジスタを介装して接地電源によ
りプルダウンするようにして信号入力端子の電位を固定
することができ、この場合も同様の効果が得られる。ま
た信号入力端子をプルアップ又はプルダウンさせるトラ
ンジスタはPチャネルトランジスタに限定されるもので
はない。更にパルス幅判別回路は、複数のインバータを
直列接続して構成したが、それは例示であり、コンデン
サ及び抵抗からなる遅延回路により構成してもよい。
電圧によりプルアップして信号入力端子の電位を固定す
る場合について説明したが、信号入力端子と接地電源と
の間にPチャネルトランジスタを介装して接地電源によ
りプルダウンするようにして信号入力端子の電位を固定
することができ、この場合も同様の効果が得られる。ま
た信号入力端子をプルアップ又はプルダウンさせるトラ
ンジスタはPチャネルトランジスタに限定されるもので
はない。更にパルス幅判別回路は、複数のインバータを
直列接続して構成したが、それは例示であり、コンデン
サ及び抵抗からなる遅延回路により構成してもよい。
【0033】
【発明の効果】以上詳述したように、第1発明はラッチ
回路以外の回路をリセットするリセット信号を入力する
第1リセット端子、及びラッチ回路をリセットするリセ
ット信号を入力する第2リセット端子を備えたので、ラ
ッチ回路以外の回路をリセットするリセット信号により
ラッチ回路をリセットせず、不使用の信号入力端子の電
位を安定して固定できる半導体装置を提供できる。
回路以外の回路をリセットするリセット信号を入力する
第1リセット端子、及びラッチ回路をリセットするリセ
ット信号を入力する第2リセット端子を備えたので、ラ
ッチ回路以外の回路をリセットするリセット信号により
ラッチ回路をリセットせず、不使用の信号入力端子の電
位を安定して固定できる半導体装置を提供できる。
【0034】第2発明は、所定時間を計時すると出力す
るタイマの出力信号、及びラッチ回路以外の回路をリセ
ットするリセット信号を入力すべき論理回路を備えて、
論理回路の出力信号によりラッチ回路をリセットするよ
うにしたので、ラッチ回路以外の回路をリセットするリ
セット信号によりラッチ回路をリセットせず、不使用の
信号入力端子の電位を安定して固定できる半導体装置を
提供できる。
るタイマの出力信号、及びラッチ回路以外の回路をリセ
ットするリセット信号を入力すべき論理回路を備えて、
論理回路の出力信号によりラッチ回路をリセットするよ
うにしたので、ラッチ回路以外の回路をリセットするリ
セット信号によりラッチ回路をリセットせず、不使用の
信号入力端子の電位を安定して固定できる半導体装置を
提供できる。
【0035】第3発明では、リセット信号の時間幅を判
別する回路を備えて、リセット信号とノイズとを判別
し、ノイズによりラッチ回路をリセットせず、不使用の
信号入力端子の電圧を安定に固定できる半導体装置を提
供できる。
別する回路を備えて、リセット信号とノイズとを判別
し、ノイズによりラッチ回路をリセットせず、不使用の
信号入力端子の電圧を安定に固定できる半導体装置を提
供できる。
【図1】 本発明に係る半導体装置の要部構成を示すブ
ロック図である。
ロック図である。
【図2】 本発明に係る半導体装置の使用状態図であ
る。
る。
【図3】 本発明に係る半導体装置の他の実施例の要部
構成を示すブロック図である。
構成を示すブロック図である。
【図4】 本発明に係る半導体装置の他の実施例の要部
構成を示すブロック図である。
構成を示すブロック図である。
【図5】 パルス幅判別回路の構成を示すブロック図で
ある。
ある。
【図6】 パルス幅判別回路における各部信号のタイミ
ングチャートである。
ングチャートである。
【図7】 パルス幅判別回路における各部信号のタイミ
ングチャートである。
ングチャートである。
【図8】 従来の半導体装置の要部構成を示すブロック
図である。
図である。
【図9】 従来の半導体装置の他の要部構成を示すブロ
ック図である。
ック図である。
2 第1リセット端子、3 第2リセット端子、4 信
号入力端子、5 ラッチ回路、PT Pチャネルトランジ
スタ、NT Nチャネルトランジスタ、13 OR回路、14
NOR 回路、A 半導体装置、VC 直流電源。
号入力端子、5 ラッチ回路、PT Pチャネルトランジ
スタ、NT Nチャネルトランジスタ、13 OR回路、14
NOR 回路、A 半導体装置、VC 直流電源。
Claims (3)
- 【請求項1】 信号入力端子と、第1電源又は第2電源
との間に半導体スイッチを介装しており、該半導体スイ
ッチをラッチ回路の内容によりオン, オフ動作させるよ
うにしている半導体装置において、 前記ラッチ回路以外の回路にリセット信号を入力すべき
第1リセット端子と、前記ラッチ回路にリセット信号を
入力すべき第2リセット端子とを備えていることを特徴
とする半導体装置。 - 【請求項2】 信号入力端子と、第1電源又は第2電源
との間に半導体スイッチを介装しており、該半導体スイ
ッチをラッチ回路の内容によりオン, オフ動作させるよ
うにしている半導体装置において、 所定時間を計時した時点で第1リセット信号を出力する
タイマと、前記第1リセット信号、及び前記ラッチ回路
以外の回路に入力すべき第2リセット信号を入力すべき
論理回路とを備え、該論理回路の出力信号により前記ラ
ッチ回路をリセットすべく構成してあることを特徴とす
る半導体装置。 - 【請求項3】 信号入力端子と、第1電源又は第2電源
との間に半導体スイッチを介装しており、該半導体スイ
ッチをラッチ回路の内容によりオン, オフ動作させるよ
うにしている半導体装置において、 前記ラッチ回路をリセットするリセット信号の時間幅が
所定値以上の場合に信号を出力するパルス幅判別回路を
備え、該パルス幅判別回路の出力信号により前記ラッチ
回路をリセットすべく構成してあることを特徴とする半
導体装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP31172894A JP3380978B2 (ja) | 1994-12-15 | 1994-12-15 | 半導体装置 |
US08/548,060 US5602493A (en) | 1994-12-15 | 1995-10-25 | Bias circuit for an input terminal |
DE19545940A DE19545940C2 (de) | 1994-12-15 | 1995-12-08 | Halbleitereinrichtung |
KR1019950050112A KR0177272B1 (ko) | 1994-12-15 | 1995-12-14 | 반도체장치 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP31172894A JP3380978B2 (ja) | 1994-12-15 | 1994-12-15 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH08167692A true JPH08167692A (ja) | 1996-06-25 |
JP3380978B2 JP3380978B2 (ja) | 2003-02-24 |
Family
ID=18020762
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
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KR (1) | KR0177272B1 (ja) |
DE (1) | DE19545940C2 (ja) |
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WO2005066742A1 (ja) * | 2003-12-26 | 2005-07-21 | Rohm Co., Ltd. | 監視回路 |
ZA200606791B (en) * | 2005-08-18 | 2008-05-28 | Unilever Plc | Method for relaxing hair |
JP5778536B2 (ja) * | 2011-09-14 | 2015-09-16 | 株式会社ケーヒン | 電子制御装置及び車両制御システム |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5812776A (ja) * | 1981-07-17 | 1983-01-24 | Fuji Xerox Co Ltd | サ−マルヘツド駆動方法 |
US4684823A (en) * | 1984-01-16 | 1987-08-04 | The Grass Valley Group, Inc. | Monolithic switch with selective latch control |
JPH0254617A (ja) * | 1988-08-18 | 1990-02-23 | Nec Ic Microcomput Syst Ltd | 入出力バッファ回路 |
JPH02224524A (ja) * | 1989-02-27 | 1990-09-06 | Nec Corp | 半導体集積装置用入力バッファ |
US4940909A (en) * | 1989-05-12 | 1990-07-10 | Plus Logic, Inc. | Configuration control circuit for programmable logic devices |
JPH0465781A (ja) * | 1990-07-05 | 1992-03-02 | Mitsubishi Electric Corp | 入出力ポート制御回路 |
JP2611034B2 (ja) * | 1990-07-10 | 1997-05-21 | 三菱電機株式会社 | 遅延回路 |
DE69120483T2 (de) * | 1990-08-17 | 1996-11-14 | Sgs Thomson Microelectronics | Halbleiter-Speicher mit unterdrücktem Testmodus-Eingang während des Strom-Einschaltens |
US5164613A (en) * | 1990-09-28 | 1992-11-17 | Dallas Semiconductor Corporation | Reset monitor |
JPH04316173A (ja) * | 1991-04-16 | 1992-11-06 | Nec Corp | シングルチップマイクロコンピュータ |
JPH05224790A (ja) * | 1992-02-10 | 1993-09-03 | Fujitsu Ltd | 入出力回路 |
-
1994
- 1994-12-15 JP JP31172894A patent/JP3380978B2/ja not_active Expired - Fee Related
-
1995
- 1995-10-25 US US08/548,060 patent/US5602493A/en not_active Expired - Lifetime
- 1995-12-08 DE DE19545940A patent/DE19545940C2/de not_active Expired - Fee Related
- 1995-12-14 KR KR1019950050112A patent/KR0177272B1/ko not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
KR0177272B1 (ko) | 1999-03-20 |
DE19545940A1 (de) | 1996-06-27 |
KR960026785A (ko) | 1996-07-22 |
JP3380978B2 (ja) | 2003-02-24 |
US5602493A (en) | 1997-02-11 |
DE19545940C2 (de) | 2000-01-20 |
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