JPH0423512A - 半導体装置のリセット回路 - Google Patents
半導体装置のリセット回路Info
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- JPH0423512A JPH0423512A JP12805090A JP12805090A JPH0423512A JP H0423512 A JPH0423512 A JP H0423512A JP 12805090 A JP12805090 A JP 12805090A JP 12805090 A JP12805090 A JP 12805090A JP H0423512 A JPH0423512 A JP H0423512A
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- Japan
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- reset
- semiconductor device
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 42
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
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- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置のリセット回路に関し、特に外部端
子からのリセット手段と、第2のリセット手段を内蔵す
る半導体装置のリセット回路に関する。
子からのリセット手段と、第2のリセット手段を内蔵す
る半導体装置のリセット回路に関する。
従来の半導体装置のリセット回路は、第1に内蔵のリセ
ット手段はなく、リセット手段は外部からのリセット端
子入力のみであるものと、第2の第4図に示すようにリ
セット手段は外部入力のほかに内部リセット手段を有し
ているが、双方のリセット手段は単に論理ORされ半導
体装置内部で使用され、内部リセット手段の出力を直接
外部に出力する手段を持たないものなどであった。
ット手段はなく、リセット手段は外部からのリセット端
子入力のみであるものと、第2の第4図に示すようにリ
セット手段は外部入力のほかに内部リセット手段を有し
ているが、双方のリセット手段は単に論理ORされ半導
体装置内部で使用され、内部リセット手段の出力を直接
外部に出力する手段を持たないものなどであった。
この従来の半導体装置のリセット回路では、複数の半導
体装置が組み合わされた場合に、リセット手段を内蔵す
る第1の半導体装置が内蔵リセット手段によりリセット
されても、他の半導体装置を直接リセットすることはで
きないため、相互動作上問題となることがあった。
体装置が組み合わされた場合に、リセット手段を内蔵す
る第1の半導体装置が内蔵リセット手段によりリセット
されても、他の半導体装置を直接リセットすることはで
きないため、相互動作上問題となることがあった。
〔課題を解決するための手段〕
本発明の半導体装置のリセット回路は、内蔵するリセッ
ト手段の出力を外部に出力するために、従来入力として
だけ使用されていたリセット端子を入出力端子として使
用している。
ト手段の出力を外部に出力するために、従来入力として
だけ使用されていたリセット端子を入出力端子として使
用している。
次に本発明について図面を参照して説明する。
第1図は本発明の第1の実施例のリセット回路図である
。端子101は半導体装置のリセット信号入出力用の外
部端子で、端子の論理レベルが“′0”のとき、インバ
ータ102の出力信号103は“1″であり論理ゲート
104の出力信号105は゛0パになる。出力信号10
5は、半導体装置の内部リセット信号で“0°′のとき
アクティブで、半導体装置の内部はリセット状態である
。一方、出力信号105が1′″のときはノーマル状態
である。リセット手段106は半導体装置に内蔵され、
その出力信号111が′1″でアクティブ、“′0″で
ノーマル状態である。オプション・スイッチ107がG
NDに接続されたとき、信号線108の論理レベルは“
0″で、2人カアンド・ゲート110の片側の入力であ
る信号線109はII I IIであるので、2人カア
ンド・ゲート110の出力は信号線111の論理をその
まま出力する。
。端子101は半導体装置のリセット信号入出力用の外
部端子で、端子の論理レベルが“′0”のとき、インバ
ータ102の出力信号103は“1″であり論理ゲート
104の出力信号105は゛0パになる。出力信号10
5は、半導体装置の内部リセット信号で“0°′のとき
アクティブで、半導体装置の内部はリセット状態である
。一方、出力信号105が1′″のときはノーマル状態
である。リセット手段106は半導体装置に内蔵され、
その出力信号111が′1″でアクティブ、“′0″で
ノーマル状態である。オプション・スイッチ107がG
NDに接続されたとき、信号線108の論理レベルは“
0″で、2人カアンド・ゲート110の片側の入力であ
る信号線109はII I IIであるので、2人カア
ンド・ゲート110の出力は信号線111の論理をその
まま出力する。
前記2人カアンド・ゲート110の出力はNチャンネル
MO3)ランジスタ112のゲートに入力され、アンド
・ゲート110の出力が1”のときトランジスタ112
はONL、リセット端子101が“′0°″になる。つ
まり、オプション・スイッチ107がGNDに接続され
たときは、内蔵リセット手段106の出力がアクティブ
になると、リセット端子101は外部にGNDレベルを
出力する。また、このとき内部のリセット信号105は
、リセット端子101の論理レベルにより決定される。
MO3)ランジスタ112のゲートに入力され、アンド
・ゲート110の出力が1”のときトランジスタ112
はONL、リセット端子101が“′0°″になる。つ
まり、オプション・スイッチ107がGNDに接続され
たときは、内蔵リセット手段106の出力がアクティブ
になると、リセット端子101は外部にGNDレベルを
出力する。また、このとき内部のリセット信号105は
、リセット端子101の論理レベルにより決定される。
一方、オプション・スイッチ107がVDDに接続され
たときは、アンド・ゲート110の出力が常に“′0″
であり、トランジスタ112はOFF状態である。した
がって、信号線113および信号線103の論理レベル
は、リセット端子101の入力で決定され、内蔵リセッ
ト手段の出力が外部に出力されることはないが、リセッ
ト手段がアクティブとなったときは、論理ゲート104
を介し出力信号105が“′0′″となり、内部のリセ
ットが有効となる。
たときは、アンド・ゲート110の出力が常に“′0″
であり、トランジスタ112はOFF状態である。した
がって、信号線113および信号線103の論理レベル
は、リセット端子101の入力で決定され、内蔵リセッ
ト手段の出力が外部に出力されることはないが、リセッ
ト手段がアクティブとなったときは、論理ゲート104
を介し出力信号105が“′0′″となり、内部のリセ
ットが有効となる。
第2図は、第1の実施例の回路を用いた半導体装置を使
用したアプリケーション回路ブロック図の一例である。
用したアプリケーション回路ブロック図の一例である。
端子201,202,203は、それぞれ半導体装置の
リセット端子で、配線204はこれらのリセット端子と
プルアップ抵抗205およびリセット・スイッチ206
をつないでいる。
リセット端子で、配線204はこれらのリセット端子と
プルアップ抵抗205およびリセット・スイッチ206
をつないでいる。
半導体装置1に第1の実施例のリセット回路が内蔵され
、オプション・スイッチがGNDにセットされている場
合は、半導体装置1に内蔵されるリセット手段がアクテ
ィブになると、リセット端子201からGNDレベルが
出力され、配線204を介して半導体装置2および3が
リセットされる。
、オプション・スイッチがGNDにセットされている場
合は、半導体装置1に内蔵されるリセット手段がアクテ
ィブになると、リセット端子201からGNDレベルが
出力され、配線204を介して半導体装置2および3が
リセットされる。
また、外部リセット・スイッチ206によりリセットも
半導体装置1・2・3に共通にリセットをかけることが
できる。
半導体装置1・2・3に共通にリセットをかけることが
できる。
第3図は本発明の第2の実施例のリセット回路図である
。第3図のリセット回路は、第1図のリセット回路に対
し、インバータ314.PチャンネルMO8)ランジス
タ315およびプルアップ抵抗316が追加されている
。従って、機能的に下記の点で第1の実施例と異なって
いる。NチャンネルMO8)ランジスタ312は、オプ
ション・スイッチ307がGNDに接続され、リセット
手段306がアクティブになったときのみONL、それ
以外の状態では常にPチャンネルMO8)ランジスタ3
15がONL、リセット端子301はプルアップされる
。したがって、第2図のアプリケーション回路に本実施
例のリセット回路を用いれば、プルアップ抵抗205は
不要であり、加えて内蔵リセット手段によるリセット中
は、プルアップ抵抗がトランジスタ315によって切り
離されるので、プルアップ抵抗を介してNチャンネルM
O8)ランジスタ312に流れ込んでいた不要な電流を
なくすことができる。
。第3図のリセット回路は、第1図のリセット回路に対
し、インバータ314.PチャンネルMO8)ランジス
タ315およびプルアップ抵抗316が追加されている
。従って、機能的に下記の点で第1の実施例と異なって
いる。NチャンネルMO8)ランジスタ312は、オプ
ション・スイッチ307がGNDに接続され、リセット
手段306がアクティブになったときのみONL、それ
以外の状態では常にPチャンネルMO8)ランジスタ3
15がONL、リセット端子301はプルアップされる
。したがって、第2図のアプリケーション回路に本実施
例のリセット回路を用いれば、プルアップ抵抗205は
不要であり、加えて内蔵リセット手段によるリセット中
は、プルアップ抵抗がトランジスタ315によって切り
離されるので、プルアップ抵抗を介してNチャンネルM
O8)ランジスタ312に流れ込んでいた不要な電流を
なくすことができる。
以上説明したように本発明は、端子を増やすことなく半
導体装置に内蔵されるリセット手段の出力を外部に出力
することができる効果がある。また、第2図に示すよう
なアプリケーション回路の場合は、−切配線等の修正を
必要としない。第2の実施例では加えて、外部のプルア
ップ抵抗の削除および余分な消費電流の削減ができる効
果がある。
導体装置に内蔵されるリセット手段の出力を外部に出力
することができる効果がある。また、第2図に示すよう
なアプリケーション回路の場合は、−切配線等の修正を
必要としない。第2の実施例では加えて、外部のプルア
ップ抵抗の削除および余分な消費電流の削減ができる効
果がある。
第1図は本発明の第1の実施例の回路図、第2図は本発
明の半導体装置を用いたアプリケーション回路ブロック
図の一例、第3図は本発明の第2の実施例の回路図、第
4図は従来技術の回路図である。 101.201,202,203,301゜401・・
・・・・外部リセット端子、102,302゜314.
402・・・・・・インバータ、104,110゜30
4.310,404・・・・・・論理ゲート回路、10
5.305,405・・・・・・内部リセット信号、1
06.306,406・・山・リセット手段、107゜
307・・・・・・オプション・スイッチ、111゜3
11.411・・・・・・リセット手段の出力信号、1
12.312・・・・・・NチャンネルMO8)ランジ
スタ、205,316・・・・・・プルアップ抵抗、2
06・・・・・・フッシュ・スイッチ、315・・川・
PチャンネルMO8)ランジスタ。 代理人 弁理士 内 原 音 知 図
明の半導体装置を用いたアプリケーション回路ブロック
図の一例、第3図は本発明の第2の実施例の回路図、第
4図は従来技術の回路図である。 101.201,202,203,301゜401・・
・・・・外部リセット端子、102,302゜314.
402・・・・・・インバータ、104,110゜30
4.310,404・・・・・・論理ゲート回路、10
5.305,405・・・・・・内部リセット信号、1
06.306,406・・山・リセット手段、107゜
307・・・・・・オプション・スイッチ、111゜3
11.411・・・・・・リセット手段の出力信号、1
12.312・・・・・・NチャンネルMO8)ランジ
スタ、205,316・・・・・・プルアップ抵抗、2
06・・・・・・フッシュ・スイッチ、315・・川・
PチャンネルMO8)ランジスタ。 代理人 弁理士 内 原 音 知 図
Claims (1)
- 【特許請求の範囲】 1、リセット端子を有する半導体装置において、該半導
体装置はリセット端子を介して外部からリセットを行う
リセット手段と、該半導体装置が内蔵するハード・ウェ
アが所定の状態になったときに、リセット信号を発生す
る第2のリセット手段を内蔵し、前記第2のリセット手
段の出力をリセット端子を介して外部に出力することが
できることを特徴とする半導体装置のリセット回路。 2、前記半導体装置が内蔵する第2のリセット手段は、
半導体装置の電源電圧をモニタし、電源投入時や、所定
の電圧以下になったときにリセット信号を発生する回路
(パワー・オン・クリア回路)であることを特徴とする
、特許請求の範囲第1項の半導体装置のリセット回路。 3、前記半導体装置が内蔵する第2のリセット手段は、
一定時間間隔ごとにキャリア信号をリセット信号として
発生するタイマ回路であることを特徴とする、特許請求
の範囲第1項の半導体装置のリセット回路。 4、前記半導体装置が内蔵する第2のリセット手段は、
半導体装置の特定のハードウェアの状態を監視し、所定
の状態になったときにリセット信号を発生するリセット
回路であることを特徴とする、特許請求の範囲第1項の
半導体装置のリセット回路。 5、前記半導体装置が内蔵する第2のリセット手段は、
特許請求の範囲第2項、第3項および第4項の第2のリ
セット手段のいくつかの組合せであることを特徴とする
、特許請求の範囲第1項の半導体装置のリセット回路。 6、前記第2のリセット手段の出力をリセット端子を介
して外部に出力するかどうかの選択をすることができる
オプション・スイッチを有することを特徴とする特許請
求の範囲第1項の半導体装置のリセット回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12805090A JP2626165B2 (ja) | 1990-05-17 | 1990-05-17 | 半導体装置のリセット回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12805090A JP2626165B2 (ja) | 1990-05-17 | 1990-05-17 | 半導体装置のリセット回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0423512A true JPH0423512A (ja) | 1992-01-27 |
JP2626165B2 JP2626165B2 (ja) | 1997-07-02 |
Family
ID=14975261
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP12805090A Expired - Fee Related JP2626165B2 (ja) | 1990-05-17 | 1990-05-17 | 半導体装置のリセット回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2626165B2 (ja) |
-
1990
- 1990-05-17 JP JP12805090A patent/JP2626165B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2626165B2 (ja) | 1997-07-02 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |