JPH0423512A - 半導体装置のリセット回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置のリセット回路に関し、特に外部端
子からのリセット手段と、第２のリセット手段を内蔵す
る半導体装置のリセット回路に関する。

〔従来の技術〕

従来の半導体装置のリセット回路は、第１に内蔵のリセ
ット手段はなく、リセット手段は外部からのリセット端
子入力のみであるものと、第２の第４図に示すようにリ
セット手段は外部入力のほかに内部リセット手段を有し
ているが、双方のリセット手段は単に論理ＯＲされ半導
体装置内部で使用され、内部リセット手段の出力を直接
外部に出力する手段を持たないものなどであった。

〔発明が解決しようとする課題〕

この従来の半導体装置のリセット回路では、複数の半導
体装置が組み合わされた場合に、リセット手段を内蔵す
る第１の半導体装置が内蔵リセット手段によりリセット
されても、他の半導体装置を直接リセットすることはで
きないため、相互動作上問題となることがあった。

〔課題を解決するための手段〕 本発明の半導体装置のリセット回路は、内蔵するリセッ
ト手段の出力を外部に出力するために、従来入力として
だけ使用されていたリセット端子を入出力端子として使
用している。

〔実施例〕

次に本発明について図面を参照して説明する。

第１図は本発明の第１の実施例のリセット回路図である
。端子１０１は半導体装置のリセット信号入出力用の外
部端子で、端子の論理レベルが“′０”のとき、インバ
ータ１０２の出力信号１０３は“１″であり論理ゲート
１０４の出力信号１０５は゛０パになる。出力信号１０
５は、半導体装置の内部リセット信号で“０°′のとき
アクティブで、半導体装置の内部はリセット状態である
。一方、出力信号１０５が１′″のときはノーマル状態
である。リセット手段１０６は半導体装置に内蔵され、
その出力信号１１１が′１″でアクティブ、“′０″で
ノーマル状態である。オプション・スイッチ１０７がＧ
ＮＤに接続されたとき、信号線１０８の論理レベルは“
０″で、２人カアンド・ゲート１１０の片側の入力であ
る信号線１０９はＩＩ　Ｉ　ＩＩであるので、２人カア
ンド・ゲート１１０の出力は信号線１１１の論理をその
まま出力する。

前記２人カアンド・ゲート１１０の出力はＮチャンネル
ＭＯ３）ランジスタ１１２のゲートに入力され、アンド
・ゲート１１０の出力が１”のときトランジスタ１１２
はＯＮＬ、リセット端子１０１が“′０°″になる。つ
まり、オプション・スイッチ１０７がＧＮＤに接続され
たときは、内蔵リセット手段１０６の出力がアクティブ
になると、リセット端子１０１は外部にＧＮＤレベルを
出力する。また、このとき内部のリセット信号１０５は
、リセット端子１０１の論理レベルにより決定される。

一方、オプション・スイッチ１０７がＶＤＤに接続され
たときは、アンド・ゲート１１０の出力が常に“′０″
であり、トランジスタ１１２はＯＦＦ状態である。した
がって、信号線１１３および信号線１０３の論理レベル
は、リセット端子１０１の入力で決定され、内蔵リセッ
ト手段の出力が外部に出力されることはないが、リセッ
ト手段がアクティブとなったときは、論理ゲート１０４
を介し出力信号１０５が“′０′″となり、内部のリセ
ットが有効となる。

第２図は、第１の実施例の回路を用いた半導体装置を使
用したアプリケーション回路ブロック図の一例である。

端子２０１，２０２，２０３は、それぞれ半導体装置の
リセット端子で、配線２０４はこれらのリセット端子と
プルアップ抵抗２０５およびリセット・スイッチ２０６
をつないでいる。

半導体装置１に第１の実施例のリセット回路が内蔵され
、オプション・スイッチがＧＮＤにセットされている場
合は、半導体装置１に内蔵されるリセット手段がアクテ
ィブになると、リセット端子２０１からＧＮＤレベルが
出力され、配線２０４を介して半導体装置２および３が
リセットされる。

また、外部リセット・スイッチ２０６によりリセットも
半導体装置１・２・３に共通にリセットをかけることが
できる。

第３図は本発明の第２の実施例のリセット回路図である
。第３図のリセット回路は、第１図のリセット回路に対
し、インバータ３１４．ＰチャンネルＭＯ８）ランジス
タ３１５およびプルアップ抵抗３１６が追加されている
。従って、機能的に下記の点で第１の実施例と異なって
いる。ＮチャンネルＭＯ８）ランジスタ３１２は、オプ
ション・スイッチ３０７がＧＮＤに接続され、リセット
手段３０６がアクティブになったときのみＯＮＬ、それ
以外の状態では常にＰチャンネルＭＯ８）ランジスタ３
１５がＯＮＬ、リセット端子３０１はプルアップされる
。したがって、第２図のアプリケーション回路に本実施
例のリセット回路を用いれば、プルアップ抵抗２０５は
不要であり、加えて内蔵リセット手段によるリセット中
は、プルアップ抵抗がトランジスタ３１５によって切り
離されるので、プルアップ抵抗を介してＮチャンネルＭ
Ｏ８）ランジスタ３１２に流れ込んでいた不要な電流を
なくすことができる。

〔発明の効果〕

以上説明したように本発明は、端子を増やすことなく半
導体装置に内蔵されるリセット手段の出力を外部に出力
することができる効果がある。また、第２図に示すよう
なアプリケーション回路の場合は、−切配線等の修正を
必要としない。第２の実施例では加えて、外部のプルア
ップ抵抗の削除および余分な消費電流の削減ができる効
果がある。

【図面の簡単な説明】

第１図は本発明の第１の実施例の回路図、第２図は本発
明の半導体装置を用いたアプリケーション回路ブロック
図の一例、第３図は本発明の第２の実施例の回路図、第
４図は従来技術の回路図である。 １０１．２０１，２０２，２０３，３０１゜４０１・・
・・・・外部リセット端子、１０２，３０２゜３１４．
４０２・・・・・・インバータ、１０４，１１０゜３０
４．３１０，４０４・・・・・・論理ゲート回路、１０
５．３０５，４０５・・・・・・内部リセット信号、１
０６．３０６，４０６・・山・リセット手段、１０７゜
３０７・・・・・・オプション・スイッチ、１１１゜３
１１．４１１・・・・・・リセット手段の出力信号、１
１２．３１２・・・・・・ＮチャンネルＭＯ８）ランジ
スタ、２０５，３１６・・・・・・プルアップ抵抗、２
０６・・・・・・フッシュ・スイッチ、３１５・・川・
ＰチャンネルＭＯ８）ランジスタ。 代理人　弁理士　　内　原　　　音 知 図

Claims (1)

1. 【特許請求の範囲】 １、リセット端子を有する半導体装置において、該半導
   体装置はリセット端子を介して外部からリセットを行う
   リセット手段と、該半導体装置が内蔵するハード・ウェ
   アが所定の状態になったときに、リセット信号を発生す
   る第２のリセット手段を内蔵し、前記第２のリセット手
   段の出力をリセット端子を介して外部に出力することが
   できることを特徴とする半導体装置のリセット回路。 ２、前記半導体装置が内蔵する第２のリセット手段は、
   半導体装置の電源電圧をモニタし、電源投入時や、所定
   の電圧以下になったときにリセット信号を発生する回路
   （パワー・オン・クリア回路）であることを特徴とする
   、特許請求の範囲第１項の半導体装置のリセット回路。 ３、前記半導体装置が内蔵する第２のリセット手段は、
   一定時間間隔ごとにキャリア信号をリセット信号として
   発生するタイマ回路であることを特徴とする、特許請求
   の範囲第１項の半導体装置のリセット回路。 ４、前記半導体装置が内蔵する第２のリセット手段は、
   半導体装置の特定のハードウェアの状態を監視し、所定
   の状態になったときにリセット信号を発生するリセット
   回路であることを特徴とする、特許請求の範囲第１項の
   半導体装置のリセット回路。 ５、前記半導体装置が内蔵する第２のリセット手段は、
   特許請求の範囲第２項、第３項および第４項の第２のリ
   セット手段のいくつかの組合せであることを特徴とする
   、特許請求の範囲第１項の半導体装置のリセット回路。 ６、前記第２のリセット手段の出力をリセット端子を介
   して外部に出力するかどうかの選択をすることができる
   オプション・スイッチを有することを特徴とする特許請
   求の範囲第１項の半導体装置のリセット回路。