JPH0492292A - 半導体集積記憶回路装置 - Google Patents
半導体集積記憶回路装置Info
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- JPH0492292A JPH0492292A JP2209898A JP20989890A JPH0492292A JP H0492292 A JPH0492292 A JP H0492292A JP 2209898 A JP2209898 A JP 2209898A JP 20989890 A JP20989890 A JP 20989890A JP H0492292 A JPH0492292 A JP H0492292A
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- 239000004065 semiconductor Substances 0.000 title claims description 14
- 238000011156 evaluation Methods 0.000 abstract description 4
- 239000003990 capacitor Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- OETHQSJEHLVLGH-UHFFFAOYSA-N metformin hydrochloride Chemical compound Cl.CN(C)C(=N)N=C(N)N OETHQSJEHLVLGH-UHFFFAOYSA-N 0.000 description 1
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- Static Random-Access Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積記憶回路装置に関し、特番こ多ビッ
ト出力を有する半導体集積記憶回路装置（こ関する。
ト出力を有する半導体集積記憶回路装置（こ関する。
従来、この種の多ビ・ント出力を有する半導体集積記憶
回路装置は、第２図に示す様に、内部回路からのデータ
バス線ＤＢＩ〜ＤＢ９の信号をＮＯＲゲート１１〜１９
を介して出力制御信号ＤＯＥに応じて出力端子０１〜ｏ
９へ直接伝える構造となっていた。
回路装置は、第２図に示す様に、内部回路からのデータ
バス線ＤＢＩ〜ＤＢ９の信号をＮＯＲゲート１１〜１９
を介して出力制御信号ＤＯＥに応じて出力端子０１〜ｏ
９へ直接伝える構造となっていた。
上述した従来の多ビット出力を有する半導体集積記憶回
路装置は、第３図に示すように、例えば９番目の出力端
子を持っているものがある。ところが、通常、半導体集
積記憶回路の評価１選別等に広く用いられているメモリ
テスタは８ビツト出力対応の機能しか持っていない。従
って、この様な８ビット以上の出力端子を有する半導体
集積記憶回路装置は、通常のメモリテスタでは評価１選
別ができず、特殊なメモリテスタを導入して使用しなけ
ればならないという欠点がある。
路装置は、第３図に示すように、例えば９番目の出力端
子を持っているものがある。ところが、通常、半導体集
積記憶回路の評価１選別等に広く用いられているメモリ
テスタは８ビツト出力対応の機能しか持っていない。従
って、この様な８ビット以上の出力端子を有する半導体
集積記憶回路装置は、通常のメモリテスタでは評価１選
別ができず、特殊なメモリテスタを導入して使用しなけ
ればならないという欠点がある。
本発明の目的は、出力ビットが多い場合でも従来のメモ
リテスタを用いて評価１選別が可能な半導体集積回路を
提供することにある。
リテスタを用いて評価１選別が可能な半導体集積回路を
提供することにある。
本発明の多ビット出力を有する半導体集積記憶回路装置
は、制御信号入力部と、制御信号によって出力端子を切
換える出力端子切換部とを有している。
は、制御信号入力部と、制御信号によって出力端子を切
換える出力端子切換部とを有している。
第１図は本発明の一実施例を示す回路図である。ＤＢＩ
〜ＤＢ９は内部回路からのデータバス線で、ＤＢＩ〜Ｄ
Ｂ７はＮＯＲゲート１１〜１７の一方の入力に接続され
る。データバス線ＤＢＳとＤＢ９は、ＰチャネルＭＯＳ
トランジスタＰ１とＮチャネルＭＯＳトランジスタＮｌ
、Ｐ２とＮ２Ｐ３とＮ３．Ｐ４とＮ４によってそれぞれ
構成されるＣＭＯ３）ランスファーゲートを介して、Ｎ
ＯＲゲート１８．１９の入力に接続される。ＮＯＲゲー
ト１１〜１９のもう一方の入力は、出力制御信号ＤＯＥ
が接続され、ＤＯＥがロウレベルの時にデータが出力端
子０１〜０９に伝達される。
〜ＤＢ９は内部回路からのデータバス線で、ＤＢＩ〜Ｄ
Ｂ７はＮＯＲゲート１１〜１７の一方の入力に接続され
る。データバス線ＤＢＳとＤＢ９は、ＰチャネルＭＯＳ
トランジスタＰ１とＮチャネルＭＯＳトランジスタＮｌ
、Ｐ２とＮ２Ｐ３とＮ３．Ｐ４とＮ４によってそれぞれ
構成されるＣＭＯ３）ランスファーゲートを介して、Ｎ
ＯＲゲート１８．１９の入力に接続される。ＮＯＲゲー
ト１１〜１９のもう一方の入力は、出力制御信号ＤＯＥ
が接続され、ＤＯＥがロウレベルの時にデータが出力端
子０１〜０９に伝達される。
制御信号入力部１００は外部入力パッド１０１と、外部
人力ＳＷを通常の使用状態でロウレベルに固定するため
の高抵抗Ｒ１より構成される。まず、外部入力パッドＳ
Ｗに何も入力されない状態またはロウレベルが与えられ
ている状態では、内部信号ＳＷＩがロウレベルとなり、
ＭＯＳ）ランジスタＰＩ、Ｎ１．Ｐ４．Ｎ４が導通状態
となるため、データバス線ＤＢＳ、ＤＢ９のデータは、
ＮＯＲゲート１８１９を介して出力端子０８゜０９にそ
れぞれ出力される。
人力ＳＷを通常の使用状態でロウレベルに固定するため
の高抵抗Ｒ１より構成される。まず、外部入力パッドＳ
Ｗに何も入力されない状態またはロウレベルが与えられ
ている状態では、内部信号ＳＷＩがロウレベルとなり、
ＭＯＳ）ランジスタＰＩ、Ｎ１．Ｐ４．Ｎ４が導通状態
となるため、データバス線ＤＢＳ、ＤＢ９のデータは、
ＮＯＲゲート１８１９を介して出力端子０８゜０９にそ
れぞれ出力される。
一方、外部入力パッドＳＷにハイレベルが与えられると
、内部信号ＳＷＩがハイレベルとなり、ＭＯＳトランジ
スタＰ２．Ｎ２．Ｐ３．Ｎ３が導通状態となるため、デ
ータバス線ＤＢＳ、ＤＢ９のデータは、ＮＯＲゲート１
９．１８を介して出力端子０９，０８にそれぞれ出力さ
れる。
、内部信号ＳＷＩがハイレベルとなり、ＭＯＳトランジ
スタＰ２．Ｎ２．Ｐ３．Ｎ３が導通状態となるため、デ
ータバス線ＤＢＳ、ＤＢ９のデータは、ＮＯＲゲート１
９．１８を介して出力端子０９，０８にそれぞれ出力さ
れる。
即ち、出力端子０８には、外部入力パッドＳＷがロウ状
態の時はＤＢＳのデータが出力され、ＳＷがハイ状態の
時はＤＢ９のデータが出力される。
態の時はＤＢＳのデータが出力され、ＳＷがハイ状態の
時はＤＢ９のデータが出力される。
以上の様に、本発明による半導体集積記憶回路装置では
、外部入力パッドＳＷの入力レベルを制御することによ
って、９ビツト出力の半導体集積記憶回路装置を８個の
出力端子（０１〜０８）のみで評価９選別することがで
きる。
、外部入力パッドＳＷの入力レベルを制御することによ
って、９ビツト出力の半導体集積記憶回路装置を８個の
出力端子（０１〜０８）のみで評価９選別することがで
きる。
第２図は本発明の第２の実施例を示す回路図である。第
１図に示した第１の実施例と、制御信号入力部が異なる
。本実施例では、σ「端子３０１にＶ ｃｃ十Ｖ １（
Ｖ ） （但し、Ｖｃｃは電源電位。
１図に示した第１の実施例と、制御信号入力部が異なる
。本実施例では、σ「端子３０１にＶ ｃｃ十Ｖ １（
Ｖ ） （但し、Ｖｃｃは電源電位。
ｖｌはある規程電位）のレベルを与えることによって出
力端子を切換ることかできる。ここで、３０２．３０３
は静電破壊保護素子、３０４と３０５はフリップフロッ
プを構成するＣＭＯＳインバータである。
力端子を切換ることかできる。ここで、３０２．３０３
は静電破壊保護素子、３０４と３０５はフリップフロッ
プを構成するＣＭＯＳインバータである。
インバータ３０４のＰチャネルトランジスタのゲート幅
はＮチャネルトランジスタより十分大きく、又、インバ
ータ３０５のＰチャネルトランジスタのゲート幅はＮチ
ャネルトランジスタより十分小さく設定する。さらに、
インバータ３０４の出力端とＶｃｃの間にキャパシタ３
０７を、インバータ３０５の出力端とＧＮＤの間にキャ
パシタ３０６をそれぞれ接続する。従って、電源投入時
、即ち、ＶＣＣが０■から所定の電位、例えば５Ｖに立
ち上った時、インバータ３０４の出力端はハイレベル、
インバータ３０５の出力端はロウレベルに必ず固定され
る６ゆえに、電源投入後の通常の状態では、制御信号入
力部３００の出力信号ＳＷＩはハイレベルになっている
ため、ＣＭＯＳトランスファーゲートＰｌ、ＮｌとＰ４
．Ｎ４が導通してＤＢＳ、ＤＢ９はそれぞ入力端子３０
１にＶ。ｏ＋Ｖ、（Ｖ）以上の電位が入力されると、イ
ンバータ３０４，３０５で構成されるフリップフロップ
が反転し、ＳＷＩがロウ状態になるため、ＣＭＯＳトラ
ンスファーゲー）Ｐ２．Ｎ２とＰ３．Ｎ３が導通してＤ
ＢＳのデータは０９へ、ＤＢ９のデータは０８へ出力さ
れる。尚、Ｖｌの値としては、例えば、５〜６Ｖ程度で
ある。
はＮチャネルトランジスタより十分大きく、又、インバ
ータ３０５のＰチャネルトランジスタのゲート幅はＮチ
ャネルトランジスタより十分小さく設定する。さらに、
インバータ３０４の出力端とＶｃｃの間にキャパシタ３
０７を、インバータ３０５の出力端とＧＮＤの間にキャ
パシタ３０６をそれぞれ接続する。従って、電源投入時
、即ち、ＶＣＣが０■から所定の電位、例えば５Ｖに立
ち上った時、インバータ３０４の出力端はハイレベル、
インバータ３０５の出力端はロウレベルに必ず固定され
る６ゆえに、電源投入後の通常の状態では、制御信号入
力部３００の出力信号ＳＷＩはハイレベルになっている
ため、ＣＭＯＳトランスファーゲートＰｌ、ＮｌとＰ４
．Ｎ４が導通してＤＢＳ、ＤＢ９はそれぞ入力端子３０
１にＶ。ｏ＋Ｖ、（Ｖ）以上の電位が入力されると、イ
ンバータ３０４，３０５で構成されるフリップフロップ
が反転し、ＳＷＩがロウ状態になるため、ＣＭＯＳトラ
ンスファーゲー）Ｐ２．Ｎ２とＰ３．Ｎ３が導通してＤ
ＢＳのデータは０９へ、ＤＢ９のデータは０８へ出力さ
れる。尚、Ｖｌの値としては、例えば、５〜６Ｖ程度で
ある。
本実施例では、新たに制御信号入力端子を必要としなた
め、製品に適用する為の特殊な制約がなく、より汎用性
に優れているという利点がある。
め、製品に適用する為の特殊な制約がなく、より汎用性
に優れているという利点がある。
以上説明したように本発明は、出力ビットの切換機能を
備えることにより、出力ビツト数が多い半導体集積記憶
回路装置を、従来のメモリテスタを使って評価１選別す
ることができるため、製品の開発に特別な投資、制約を
生じることなく、効率的に行なうことができるという効
果がある。
備えることにより、出力ビツト数が多い半導体集積記憶
回路装置を、従来のメモリテスタを使って評価１選別す
ることができるため、製品の開発に特別な投資、制約を
生じることなく、効率的に行なうことができるという効
果がある。
用ＭＯ３）ランジスタ、３０４，３０５・・・フリップ
フロップを構成するＣＭＯＳインバータ、３０６．３０
７・・・キャパシタ。
フロップを構成するＣＭＯＳインバータ、３０６．３０
７・・・キャパシタ。
Claims (1)
- 【特許請求の範囲】 １、制御信号によって出力端子の切換を行なう切換手段
を有することを特徴とする半導体集積記憶回路装置。 ２、前記制御信号を内部信号の電圧レベルに応じて発生
させる手段を有することを特徴とする請求項１記載の半
導体集積記憶回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2209898A JPH0492292A (ja) | 1990-08-08 | 1990-08-08 | 半導体集積記憶回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2209898A JPH0492292A (ja) | 1990-08-08 | 1990-08-08 | 半導体集積記憶回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0492292A true JPH0492292A (ja) | 1992-03-25 |
Family
ID=16580475
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2209898A Pending JPH0492292A (ja) | 1990-08-08 | 1990-08-08 | 半導体集積記憶回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0492292A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006334569A (ja) * | 2005-06-06 | 2006-12-14 | Nippon Sheet Glass Co Ltd | 複合材料分離用水溶液、複合材料分離方法、及び当該方法によって分離された構成材料 |
-
1990
- 1990-08-08 JP JP2209898A patent/JPH0492292A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006334569A (ja) * | 2005-06-06 | 2006-12-14 | Nippon Sheet Glass Co Ltd | 複合材料分離用水溶液、複合材料分離方法、及び当該方法によって分離された構成材料 |
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