JPH0492292A - 半導体集積記憶回路装置 - Google Patents
半導体集積記憶回路装置Info
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- JPH0492292A JPH0492292A JP2209898A JP20989890A JPH0492292A JP H0492292 A JPH0492292 A JP H0492292A JP 2209898 A JP2209898 A JP 2209898A JP 20989890 A JP20989890 A JP 20989890A JP H0492292 A JPH0492292 A JP H0492292A
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- 239000004065 semiconductor Substances 0.000 title claims description 14
- 238000011156 evaluation Methods 0.000 abstract description 4
- 239000003990 capacitor Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- OETHQSJEHLVLGH-UHFFFAOYSA-N metformin hydrochloride Chemical compound Cl.CN(C)C(=N)N=C(N)N OETHQSJEHLVLGH-UHFFFAOYSA-N 0.000 description 1
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- Static Random-Access Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積記憶回路装置に関し、特番こ多ビッ
ト出力を有する半導体集積記憶回路装置(こ関する。
ト出力を有する半導体集積記憶回路装置(こ関する。
従来、この種の多ビ・ント出力を有する半導体集積記憶
回路装置は、第2図に示す様に、内部回路からのデータ
バス線DBI〜DB9の信号をNORゲート11〜19
を介して出力制御信号DOEに応じて出力端子01〜o
9へ直接伝える構造となっていた。
回路装置は、第2図に示す様に、内部回路からのデータ
バス線DBI〜DB9の信号をNORゲート11〜19
を介して出力制御信号DOEに応じて出力端子01〜o
9へ直接伝える構造となっていた。
上述した従来の多ビット出力を有する半導体集積記憶回
路装置は、第3図に示すように、例えば9番目の出力端
子を持っているものがある。ところが、通常、半導体集
積記憶回路の評価1選別等に広く用いられているメモリ
テスタは8ビツト出力対応の機能しか持っていない。従
って、この様な8ビット以上の出力端子を有する半導体
集積記憶回路装置は、通常のメモリテスタでは評価1選
別ができず、特殊なメモリテスタを導入して使用しなけ
ればならないという欠点がある。
路装置は、第3図に示すように、例えば9番目の出力端
子を持っているものがある。ところが、通常、半導体集
積記憶回路の評価1選別等に広く用いられているメモリ
テスタは8ビツト出力対応の機能しか持っていない。従
って、この様な8ビット以上の出力端子を有する半導体
集積記憶回路装置は、通常のメモリテスタでは評価1選
別ができず、特殊なメモリテスタを導入して使用しなけ
ればならないという欠点がある。
本発明の目的は、出力ビットが多い場合でも従来のメモ
リテスタを用いて評価1選別が可能な半導体集積回路を
提供することにある。
リテスタを用いて評価1選別が可能な半導体集積回路を
提供することにある。
本発明の多ビット出力を有する半導体集積記憶回路装置
は、制御信号入力部と、制御信号によって出力端子を切
換える出力端子切換部とを有している。
は、制御信号入力部と、制御信号によって出力端子を切
換える出力端子切換部とを有している。
第1図は本発明の一実施例を示す回路図である。DBI
〜DB9は内部回路からのデータバス線で、DBI〜D
B7はNORゲート11〜17の一方の入力に接続され
る。データバス線DBSとDB9は、PチャネルMOS
トランジスタP1とNチャネルMOSトランジスタNl
、P2とN2P3とN3.P4とN4によってそれぞれ
構成されるCMO3)ランスファーゲートを介して、N
ORゲート18.19の入力に接続される。NORゲー
ト11〜19のもう一方の入力は、出力制御信号DOE
が接続され、DOEがロウレベルの時にデータが出力端
子01〜09に伝達される。
〜DB9は内部回路からのデータバス線で、DBI〜D
B7はNORゲート11〜17の一方の入力に接続され
る。データバス線DBSとDB9は、PチャネルMOS
トランジスタP1とNチャネルMOSトランジスタNl
、P2とN2P3とN3.P4とN4によってそれぞれ
構成されるCMO3)ランスファーゲートを介して、N
ORゲート18.19の入力に接続される。NORゲー
ト11〜19のもう一方の入力は、出力制御信号DOE
が接続され、DOEがロウレベルの時にデータが出力端
子01〜09に伝達される。
制御信号入力部100は外部入力パッド101と、外部
人力SWを通常の使用状態でロウレベルに固定するため
の高抵抗R1より構成される。まず、外部入力パッドS
Wに何も入力されない状態またはロウレベルが与えられ
ている状態では、内部信号SWIがロウレベルとなり、
MOS)ランジスタPI、N1.P4.N4が導通状態
となるため、データバス線DBS、DB9のデータは、
NORゲート1819を介して出力端子08゜09にそ
れぞれ出力される。
人力SWを通常の使用状態でロウレベルに固定するため
の高抵抗R1より構成される。まず、外部入力パッドS
Wに何も入力されない状態またはロウレベルが与えられ
ている状態では、内部信号SWIがロウレベルとなり、
MOS)ランジスタPI、N1.P4.N4が導通状態
となるため、データバス線DBS、DB9のデータは、
NORゲート1819を介して出力端子08゜09にそ
れぞれ出力される。
一方、外部入力パッドSWにハイレベルが与えられると
、内部信号SWIがハイレベルとなり、MOSトランジ
スタP2.N2.P3.N3が導通状態となるため、デ
ータバス線DBS、DB9のデータは、NORゲート1
9.18を介して出力端子09,08にそれぞれ出力さ
れる。
、内部信号SWIがハイレベルとなり、MOSトランジ
スタP2.N2.P3.N3が導通状態となるため、デ
ータバス線DBS、DB9のデータは、NORゲート1
9.18を介して出力端子09,08にそれぞれ出力さ
れる。
即ち、出力端子08には、外部入力パッドSWがロウ状
態の時はDBSのデータが出力され、SWがハイ状態の
時はDB9のデータが出力される。
態の時はDBSのデータが出力され、SWがハイ状態の
時はDB9のデータが出力される。
以上の様に、本発明による半導体集積記憶回路装置では
、外部入力パッドSWの入力レベルを制御することによ
って、9ビツト出力の半導体集積記憶回路装置を8個の
出力端子(01〜08)のみで評価9選別することがで
きる。
、外部入力パッドSWの入力レベルを制御することによ
って、9ビツト出力の半導体集積記憶回路装置を8個の
出力端子(01〜08)のみで評価9選別することがで
きる。
第2図は本発明の第2の実施例を示す回路図である。第
1図に示した第1の実施例と、制御信号入力部が異なる
。本実施例では、σ「端子301にV cc十V 1(
V ) (但し、Vccは電源電位。
1図に示した第1の実施例と、制御信号入力部が異なる
。本実施例では、σ「端子301にV cc十V 1(
V ) (但し、Vccは電源電位。
vlはある規程電位)のレベルを与えることによって出
力端子を切換ることかできる。ここで、302.303
は静電破壊保護素子、304と305はフリップフロッ
プを構成するCMOSインバータである。
力端子を切換ることかできる。ここで、302.303
は静電破壊保護素子、304と305はフリップフロッ
プを構成するCMOSインバータである。
インバータ304のPチャネルトランジスタのゲート幅
はNチャネルトランジスタより十分大きく、又、インバ
ータ305のPチャネルトランジスタのゲート幅はNチ
ャネルトランジスタより十分小さく設定する。さらに、
インバータ304の出力端とVccの間にキャパシタ3
07を、インバータ305の出力端とGNDの間にキャ
パシタ306をそれぞれ接続する。従って、電源投入時
、即ち、VCCが0■から所定の電位、例えば5Vに立
ち上った時、インバータ304の出力端はハイレベル、
インバータ305の出力端はロウレベルに必ず固定され
る6ゆえに、電源投入後の通常の状態では、制御信号入
力部300の出力信号SWIはハイレベルになっている
ため、CMOSトランスファーゲートPl、NlとP4
.N4が導通してDBS、DB9はそれぞ入力端子30
1にV。o+V、(V)以上の電位が入力されると、イ
ンバータ304,305で構成されるフリップフロップ
が反転し、SWIがロウ状態になるため、CMOSトラ
ンスファーゲー)P2.N2とP3.N3が導通してD
BSのデータは09へ、DB9のデータは08へ出力さ
れる。尚、Vlの値としては、例えば、5〜6V程度で
ある。
はNチャネルトランジスタより十分大きく、又、インバ
ータ305のPチャネルトランジスタのゲート幅はNチ
ャネルトランジスタより十分小さく設定する。さらに、
インバータ304の出力端とVccの間にキャパシタ3
07を、インバータ305の出力端とGNDの間にキャ
パシタ306をそれぞれ接続する。従って、電源投入時
、即ち、VCCが0■から所定の電位、例えば5Vに立
ち上った時、インバータ304の出力端はハイレベル、
インバータ305の出力端はロウレベルに必ず固定され
る6ゆえに、電源投入後の通常の状態では、制御信号入
力部300の出力信号SWIはハイレベルになっている
ため、CMOSトランスファーゲートPl、NlとP4
.N4が導通してDBS、DB9はそれぞ入力端子30
1にV。o+V、(V)以上の電位が入力されると、イ
ンバータ304,305で構成されるフリップフロップ
が反転し、SWIがロウ状態になるため、CMOSトラ
ンスファーゲー)P2.N2とP3.N3が導通してD
BSのデータは09へ、DB9のデータは08へ出力さ
れる。尚、Vlの値としては、例えば、5〜6V程度で
ある。
本実施例では、新たに制御信号入力端子を必要としなた
め、製品に適用する為の特殊な制約がなく、より汎用性
に優れているという利点がある。
め、製品に適用する為の特殊な制約がなく、より汎用性
に優れているという利点がある。
以上説明したように本発明は、出力ビットの切換機能を
備えることにより、出力ビツト数が多い半導体集積記憶
回路装置を、従来のメモリテスタを使って評価1選別す
ることができるため、製品の開発に特別な投資、制約を
生じることなく、効率的に行なうことができるという効
果がある。
備えることにより、出力ビツト数が多い半導体集積記憶
回路装置を、従来のメモリテスタを使って評価1選別す
ることができるため、製品の開発に特別な投資、制約を
生じることなく、効率的に行なうことができるという効
果がある。
用MO3)ランジスタ、304,305・・・フリップ
フロップを構成するCMOSインバータ、306.30
7・・・キャパシタ。
フロップを構成するCMOSインバータ、306.30
7・・・キャパシタ。
Claims (1)
- 【特許請求の範囲】 1、制御信号によって出力端子の切換を行なう切換手段
を有することを特徴とする半導体集積記憶回路装置。 2、前記制御信号を内部信号の電圧レベルに応じて発生
させる手段を有することを特徴とする請求項1記載の半
導体集積記憶回路装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2209898A JPH0492292A (ja) | 1990-08-08 | 1990-08-08 | 半導体集積記憶回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2209898A JPH0492292A (ja) | 1990-08-08 | 1990-08-08 | 半導体集積記憶回路装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0492292A true JPH0492292A (ja) | 1992-03-25 |
Family
ID=16580475
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2209898A Pending JPH0492292A (ja) | 1990-08-08 | 1990-08-08 | 半導体集積記憶回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0492292A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006334569A (ja) * | 2005-06-06 | 2006-12-14 | Nippon Sheet Glass Co Ltd | 複合材料分離用水溶液、複合材料分離方法、及び当該方法によって分離された構成材料 |
-
1990
- 1990-08-08 JP JP2209898A patent/JPH0492292A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006334569A (ja) * | 2005-06-06 | 2006-12-14 | Nippon Sheet Glass Co Ltd | 複合材料分離用水溶液、複合材料分離方法、及び当該方法によって分離された構成材料 |
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