JPS5824876B2 - メモリ - Google Patents

メモリ

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JPS5824876B2
JPS5824876B2 JP55066053A JP6605380A JPS5824876B2 JP S5824876 B2 JPS5824876 B2 JP S5824876B2 JP 55066053 A JP55066053 A JP 55066053A JP 6605380 A JP6605380 A JP 6605380A JP S5824876 B2 JPS5824876 B2 JP S5824876B2
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Japan
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internal access
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JP55066053A
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JPS567293A (en
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クヌト・ナジユマン
フリードリツヒ・ツエー・ヴエルニツケ
ヘルミユート・ハー・ハイメイアー
ヴイルフリード・クライン
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International Business Machines Corp
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Publication date
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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Static Random-Access Memory (AREA)

Description

【発明の詳細な説明】 本発明はメモリに関し、更に具体的には、区別可能な記
憶状態に応じて内部アクセス時間が異なるようなメモリ
において高速アクセス動作を達成することである。
従来は、メモリを開発したりメモリ構成を選択する場合
、メモリ・セル及び読取り回路について最適な対称性を
確保し、メモリ状態゛１′”及びｆｌ Ｏｊｊに対して
同じアクセス時間を得るようにすることが１つの重要な
要素と考えられていた。
このような非対称性を排除もしくは補償するようにこれ
まで努力されてきたことは米国特許第４１２２５４６号
及びＩ Ｂ Ｍ ＴｅｃｈｎｉｃａｌＤｉｓｃｌｏｓｕ
ｒｅ Ｂｕｌｌｅｔｉｎ Ｖｏｌ、 １７、＆５．０ｃ
ｔｏｂｅｒ １９７４、ｐ、１３５５の例からも明らか
である。
異なった読取り速度又はアクセス時間を生じるこのよう
な非対称性をメモリ・セルの領域で排除できないときは
、対称的な動作条件を保証するために複雑な補償手段が
必要であった。
しかし、記憶された夫々の論理状態によってアクセス時
間が異なる結果として、読取られた記憶データのその後
の処理は長い方のアクセス時間を基準として行なわねば
ならなかった。
本発明の目的は実効アクセス時間をできるだけ短くする
ように読取り動作を改善したメモリを提供することであ
る。
本発明においては、区別可能な記憶状態、例えばディジ
タル・メモリでは論理°′１′”及び０″に対して異な
った内部アクセス時間を示すメモリ・セルが用いられる
。
しかしながら、読取られた記憶情報は、長い方のアクセ
ス時間に対応する記憶状態を示す出力状態を発生するよ
うに読取りに先立ってプリセットされる読取り増幅器を
設けることによって短い方のアクセス時間を基準として
処理することができる。
例えば記憶状態ｎ ＯＩＩが記憶状態ｆ！ 、 ＋１よ
りも速（現われるようなメモリ・セルでは、読取り増幅
器は読取り動作の開始時に遅い方の出力状態＋！ １１
１にセットされる。
読取られた記憶状態が“１″であれば、この出力状態は
既に存在することになるから、出力回路を改めてセット
する必要はない。
＋１０１１が読取られたときだけ出力状態をスイッチす
る必要があるが、記憶状態＋１０１１はメモリ・セルの
出力に速く生じるから、時間の損失はほとんどない。
ｆＩ Ｏ”の読取りに必要な時間内に出力状態がスイッ
チしなければこれは′１′″の読取りを意味する。
従って本発明によれば、従来のように長い方の読取り時
間によって実効アクセス時間が決まるのではなく、短い
方の読取り時間で動作できるため、高速アクセス動作を
得ることができる。
第１図はメモリ・セルＭＣ及び関連する読取り回路を示
している。
実際には選択回路、書込み回路などもメモリに含まれる
が、本発明に関連しないので第１図では省略されている
。
メモリ・セルは後述するように、区別可能な記憶状態に
関して異なる内部アクセス時間を示すものである。
また大抵の場合はディジタル・メモリが用いられるから
、メモリ・セルはディジタル・メモリ・セルであって、
読取り動作において論理１１０Ｑが論理４１１ｊｌより
も速く現われるような非対称性を持つものとする。
第２図はこのような非対称性メモリーセルの例としてＩ
Ｌ メモリ・セルのレイアウトを示して。
いる。
このようなメモリ・セルは例えば特開昭５２−１１７０
３６号に示されるように公知であるが、簡単に説明する
と、各メモリ・セルは導電体ＭＬＭ２によって交差結合
された２個の縦方向トランジスタＮ１／Ｐ２／Ｎ２及び
Ｎ１／Ｐｚ／。
Ｎ２’を有する。
これらのトランジスタに隣接して且つ同じ側に注入領域
Ｐ１．Ｐｌ’が設けられ、横方向トランジスタＰ１／Ｎ
ｌ／Ｐ２及びＰ１′／Ｎ １ ／Ｐ ２’を形成してい
る。
これらの注入領域Ｐ１．Ｐｉ’上には感知線Ｓ１．ＳＯ
が設けられ、べ感知線Ｓ１は注入領域Ｐ１と接続され感
知線ｓＯは注入領域Ｐ１’と接続されている。
このレイアウトに見られる非対称性の感知線／注入領域
接続構成のため、異なった間隔Ｓ及びｇが得られる。
結果として非対称性の横方向トランジスタが形成される
ため、一方の論理状態の感知信号は他方の論理状態の感
知信号よりも遅く現われる。
勿論他のレイアウトを設計することもできる。
第１図において読取り回路は２つの感知線５Ｏ２Ｓ１を
介してメモリ・セルＭＣに結合されており、読取り回路
はトランジスタＴ１〜Ｔ４で構成された２段の差動増幅
器、トランジスタＴ５．Ｔ６で構成されたフリップ・フ
ロップ回路形の感知ラッ；チ、及びトランジスタＴ７の
出力駆動器段を含む。
感知ラッチはショットキー・ダイオードＤ１を介してト
ランジスタＴ５のベースに接続された制御入力端子ＳＬ
を有し、感知ラッチは読取り動作の開始時に所定の状態
にプリセットされる。
読取り出力信号はその後の処理のためにデータ出力端子
ＤＡから取出される。
次に第３図及び第４図を参照して、２つの区別可能な記
憶状態即ち速い論理１１０１１及び論理”１″の読取り
動作について説明する。
待機状態ではワード線ＷＬは選択されず、このときワー
ド線は高電圧レベルにある。
このとき感知線ＳＯ，Ｓ１には電流ＩＳＯ，ＩＳ１が流
れない。
従って第１の差動増幅器段のトランジスタＴＩ、Ｔ２の
制御入力は正電源Ｖから抵抗Ｒ１゜Ｒ２を介してバイア
スされ、トランジスタＴＩ。
＋２の導通のため第２の差動増幅器段の入力節点Ｃ，Ｄ
の電位が低下し、トランジスタＴ３．Ｔ４は非導通状態
である。
トランジスタＴ３ 、＋４が非導通のときは感知ラッチ
は影響を受けず、従って前の読取りサイクルで感知され
た記憶情報を記憶することができる。
次に比較的短い内部アクセス時間で読取りが可能な論理
“０″状態が読取られるものとする。
関連する電位状態は第３図に示されている。
普通のメモリのようにチップ選択信号Ｃ８によってチッ
プ周辺回路（図示せず）が選択され、また感知ラッチの
ための短いプリセット制御入力ＳＬが読取り時に発生さ
れ、更にワード線ＷＬが選択される。
このときワード線は低電圧レベルにされる。
制御入力ＳＬはショットキー・ダイオードＤ１を介して
感知ラッチの節点Ｂの電位を下げる。
感知ラッチが“１”状態（節点Ｂが放電した状態）にな
げれば、セット制御入力に応答して゛′１′′状態にス
イッチし、出力端子ＤＡにはＩＩ ＩＩ＋ＩＩを示す高
電圧レベルが現われる。
ワード線ＷＬにより選択されたメモリーセルは内部アク
セス時間ＴＡＯＯ後に、対応する読取り信号を感知線Ｓ
Ｏに供給する。
この内部アクセス時間ＴＡＯはワード線ＷＬの電位が降
下して最初に感知線ＳＯ、Ｓｌの電位が少し降下し次に
夫々の記憶状態に依存して感知線ＳＯ（又はＳｌ）の電
位が減少するまでの期間を含む。
これらの過程を例示するため図では、基準時間として波
形遷移の中間点が用いられている。
高速な゛′０″状態が読取られたときは感知線ＳＯの電
位が８１線よりも低下する。
この信号はトランジスタＴ１〜Ｔ４の２つの差動増幅器
を介して増幅される。
このときは、前に導通していたトランジスタＴＩ、Ｔ２
のうちのトランジスタＴ１がオフになり、前に非導通だ
ったトランジスタＴ３゜Ｔ４のうちのトランジスタＴ３
がオンになる。
そのため節点Ａの電位が減少し、感知ラッチは反対の状
態にスイッチし、出力端子ＤＡには゛°０″状態に対応
する低電圧レベルが現われる。
ワード線選択期間に何らかの小さな非対称性によって感
知ラッチが誤まって”０”状態にスイッチされるのを防
止するため、トランジスタＴＩ。
Ｔ２の第１の差動増幅器の感度を少し低くしておくと有
利である。
第４図は低速な論理゛１′′状態の読取りを示している
。
読取り開始時の状態は第３図と同じである。
前に述べたように感知ラッチは読取りサイクルの開始直
後に°゛１″１″状態セットされる。
従って出力端子ＤＡには、前に読取られた記憶状態に関
係な（ＩＩ 、 Ｉ＋状態の高電圧レベルが得られるこ
とになる。
感知線Ｓ１の電位はこの場合、比較的長い内部アクセス
時間ＴＡ１の後に低下し、トランジスタＴ２をオフにす
る。
従って節点りの電位が上昇しトランジスタＴ４が導通す
る。
しかし感知ラッチの節点Ｂは読取りサイクルの開始時に
既に放電されてしまっている。
従ってトランジスタＴ４が低速な読取り信号によってオ
ンにされる時間は出力端子ＤＡから取出される出力信号
についての実効的なアクセス時間に全く関係がない。
つまり、１１１１１状態が読取られてもその比較的長い
内部アクセス時間は外部アクセス時間に含まれない。
ｔｌ”ｉｌｌ状態の読取りでは節点Ｂが再充電されるが
この再充電は読取りサイクルの終了の際に行なわれるの
雫、読取り出力には影響しない。
本明細書では特定の例について示したが、３つ以上の区
別可能な記憶状態を有しそのうちの１つ又は２つが他の
記憶状態と異なる内部アクセス時間を持つ場合にも適用
できる。
また本発明は異なる内部アクセス時間を持つものであれ
ば、バイポーラ・メモリ、ＦＥＴメモリ、読取り／書込
みメモリ、読取り専用メモリなどにも適用できることは
理解されよう。
同様に読取り回路は例示回路に特定されるわけではなく
、もし比較的大きな読取り信号が得られるようなメモリ
・セルであれば、出力段を直接１駆動することもできよ
う。
この場合特定の出力状態をプリセットすることは出力段
において行なわれる。
またこのような出力段は例示実施例のようにインバータ
として設計されなくともよい。
勿論本発明は何か特定の目的のために、意図的に、区別
可能な記憶状態に対して異なる内部アクセス時間を与え
るようにしたメモリの場合にも適用できる。
【図面の簡単な説明】
第１図は本発明によるメモリの実施例を示す図、第２図
は非対称性アクセス時間を示す公知の集積半導体メモリ
・セルの平面図、第３図及び第４図は夫々ｔ１． Ｏｊ
ｔ状態及び゛１″状態の読取り動作を示すタイミング図
である。 ＭＣ・・・・・・メモリ・セル、Ｔ１〜Ｔ４・・・・・
・差動増幅器、Ｔ５．Ｔ６・・・・・・感知ラッチ、Ｓ
Ｌ・・・・・・制御入力、ＳＯ，Ｓｌ・・・・・・感知
線。

Claims (1)

    【特許請求の範囲】
  1. １ 区別可能な記憶状態に応じて第１の短い内部アクセ
    ス時間及び第２の長い内部アクセス時間を有するメモリ
    ーセルと、前記第２の長い内部アクセス時間に対応する
    記憶状態を示す出力状態を発生するように読取りに先立
    ってプリセットされる読取り回路とを有し、前記読取り
    回路は前記第１の短い内部アクセス時間に対応する記憶
    状態がアクセスされたときのみその出力状態をスイッチ
    することを特徴とするメモリ。
JP55066053A 1979-06-30 1980-05-20 メモリ Expired JPS5824876B2 (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE19792926514 DE2926514A1 (de) 1979-06-30 1979-06-30 Elektrische speicheranordnung und verfahren zu ihrem betrieb

Publications (2)

Publication Number Publication Date
JPS567293A JPS567293A (en) 1981-01-24
JPS5824876B2 true JPS5824876B2 (ja) 1983-05-24

Family

ID=6074624

Family Applications (1)

Application Number Title Priority Date Filing Date
JP55066053A Expired JPS5824876B2 (ja) 1979-06-30 1980-05-20 メモリ

Country Status (5)

Country Link
US (1) US4313179A (ja)
EP (1) EP0020928B1 (ja)
JP (1) JPS5824876B2 (ja)
DE (2) DE2926514A1 (ja)
IT (1) IT1149977B (ja)

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Also Published As

Publication number Publication date
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IT1149977B (it) 1986-12-10
US4313179A (en) 1982-01-26
EP0020928B1 (de) 1983-07-20
IT8022716A0 (it) 1980-06-11
DE2926514A1 (de) 1981-01-15
JPS567293A (en) 1981-01-24
EP0020928A1 (de) 1981-01-07

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