JPS5855597B2 - 双安定半導体メモリセル - Google Patents
双安定半導体メモリセルInfo
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- JPS5855597B2 JPS5855597B2 JP55053043A JP5304380A JPS5855597B2 JP S5855597 B2 JPS5855597 B2 JP S5855597B2 JP 55053043 A JP55053043 A JP 55053043A JP 5304380 A JP5304380 A JP 5304380A JP S5855597 B2 JPS5855597 B2 JP S5855597B2
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- G11C—STATIC STORES
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- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
- H01L27/0229—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L of bipolar structures
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- H01L27/024—Integrated injection logic structures [I2L] using field effect injector structures
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/021—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of more than one type of element or means, e.g. BIMOS, composite devices such as IGBT
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Description
【発明の詳細な説明】
本発明は電子情報記憶装置に関し、さらに詳しく言えば
双安定半導体メモリセルに関する。
双安定半導体メモリセルに関する。
読出しモード、書込みモードの両方で動作するセル状電
子情報記憶装置は一般に２つの部類に分けられる。
子情報記憶装置は一般に２つの部類に分けられる。
スタティックメモリとダイナミックメモリである。
１つ以上の複安定スタティックメモリセルより戊るスタ
ティックメモリでは、このスタティックメモリに入れら
れたデータは時間と共に大幅に損なわれていくことはな
い。
ティックメモリでは、このスタティックメモリに入れら
れたデータは時間と共に大幅に損なわれていくことはな
い。
こうしたスタティックメモリでは電力が与えられている
限り、スタティックメモリセル内の情報は無限に又は新
しい情報パターンが書込まれるまではそのままに残るこ
とができる。
限り、スタティックメモリセル内の情報は無限に又は新
しい情報パターンが書込まれるまではそのままに残るこ
とができる。
これに対して１つ以上のダイナミックメモリセルから成
るダイナミックメモリにおいては、このダイナミックメ
モリ内の情報は時間と共に低下していってしまう。
るダイナミックメモリにおいては、このダイナミックメ
モリ内の情報は時間と共に低下していってしまう。
従って、ダイナミックメモリでは、データを維持するに
は周期的（こりフレッシュしてやる必要がある。
は周期的（こりフレッシュしてやる必要がある。
従来の電子的スタティックメモリセルは、大概、双安定
構成に配置された、一対の交差接続されたトランジスタ
より成るインバータ段と負荷回路から或っている。
構成に配置された、一対の交差接続されたトランジスタ
より成るインバータ段と負荷回路から或っている。
インバータ段は、通常一対のバイポーラトランジスタか
一対の金属−酸化物一半導体（ＭＯＳ）電界効果トラン
ジスタから戊っている。
一対の金属−酸化物一半導体（ＭＯＳ）電界効果トラン
ジスタから戊っている。
スタティックメモリセル用の負荷装置は一般には２つ以
上のトランジスタ及び／あるいは抵抗から或っている。
上のトランジスタ及び／あるいは抵抗から或っている。
こうした従来のスタティックメモリセルはたとえばＲ−
Ｇ−Ｈｉｂｂｅｒｄによる「Ｉｎｔｅｇｒａｔｅｄ Ｃ
１ｒｃｕｉｔｓ、Ａ Ｂａ５ｉｃ Ｃｏｕｒｓｅｆｏｒ
Ｅｎｇｉｎｅｅｒｓ ａｎｄ Ｔｅｃｈｎｉｃｉａｎ
ｓ（ＭｃＧｒａｗ−Ｈｉｌｌ Ｂｏｏｋ Ｃｏ、 、
１９６９ ） 。
Ｇ−Ｈｉｂｂｅｒｄによる「Ｉｎｔｅｇｒａｔｅｄ Ｃ
１ｒｃｕｉｔｓ、Ａ Ｂａ５ｉｃ Ｃｏｕｒｓｅｆｏｒ
Ｅｎｇｉｎｅｅｒｓ ａｎｄ Ｔｅｃｈｎｉｃｉａｎ
ｓ（ＭｃＧｒａｗ−Ｈｉｌｌ Ｂｏｏｋ Ｃｏ、 、
１９６９ ） 。
Ｌｅｓｓｏｎ ４．６３〜６８頁」 に示されている。
従来のスタティックメモリセルにおける交差結合の欠点
は、半導体チップ上でのセル占有面積が比較的大きいこ
とである。
は、半導体チップ上でのセル占有面積が比較的大きいこ
とである。
それは各セルに多くの素子を含まなければならないから
である。
である。
現在の５ミクロン設計ルールにおいて、典型的な交差結
合型スタティックメモリセルは、４０９６ビツトスタテ
イツクメモリとして各セル当り３．０ミル平方となり、
全体として要求されるチップ面積はほぼ２０，０００ミ
ル平方となる。
合型スタティックメモリセルは、４０９６ビツトスタテ
イツクメモリとして各セル当り３．０ミル平方となり、
全体として要求されるチップ面積はほぼ２０，０００ミ
ル平方となる。
最近の３ミクロン設計ルールでは、こうした交差結合型
スタティックメモリより成る４０９６ビツトメモリは大
体７０００ミル平方の占有面積となる。
スタティックメモリより成る４０９６ビツトメモリは大
体７０００ミル平方の占有面積となる。
一般に言われるダイナミックメモリとしては、ＭＯＳダ
イナミックメモリ、電荷結合型デバイス、バイポーラ集
積インジェクションロジック（Ｉ２Ｌ）ダイナミックメ
モリがある。
イナミックメモリ、電荷結合型デバイス、バイポーラ集
積インジェクションロジック（Ｉ２Ｌ）ダイナミックメ
モリがある。
代表的なＭＯＳダイナミックメモリにおいては、各セル
はデータビットを書込むための記憶キャパシタと、この
記憶キャパシタをアクセスするためのＭＯＳ電界効果型
トランジスタを有している。
はデータビットを書込むための記憶キャパシタと、この
記憶キャパシタをアクセスするためのＭＯＳ電界効果型
トランジスタを有している。
バイポーラ■２Ｌダイナミックメモリにおいては、各セ
ルはデータを書込むための１つのバイポーラトランジス
タと、記憶すべき電荷を供給するもう１つのバイポーラ
トランジスタを有している。
ルはデータを書込むための１つのバイポーラトランジス
タと、記憶すべき電荷を供給するもう１つのバイポーラ
トランジスタを有している。
従来においては、ダイナミックメモリセルは一般にスタ
ティックメモリセルに較べて構成素子数が少ないため、
チップ面積も小さくてよい。
ティックメモリセルに較べて構成素子数が少ないため、
チップ面積も小さくてよい。
又、ダイナミックメモリセルはスタティックメモリに較
べて動作電力も少くていい。
べて動作電力も少くていい。
しかし、こうしたダイナミックメモリセルにも欠点があ
り、このメモリセルを周期的にリフレッシュするために
複雑な周辺回路を数多く要する。
り、このメモリセルを周期的にリフレッシュするために
複雑な周辺回路を数多く要する。
従って、従来技術ではダイナミックメモリセルを装置と
して完成させるのは困難であった。
して完成させるのは困難であった。
さらに、ダイナミックメモリに較べればスタティックメ
モリの方がノイズに対しての感度が低く、またサイクル
時間も短くてよい。
モリの方がノイズに対しての感度が低く、またサイクル
時間も短くてよい。
メモリセルの寸法を小さくする１つの技術としては、１
つのセル素子と他のセル素子とを共通領域として構成す
る方法がある。
つのセル素子と他のセル素子とを共通領域として構成す
る方法がある。
負荷回路が少くとも２つのバイポーラトランジスタから
戊っている従来のバイポーラスタティックＩ２Ｌ技術で
は、交差結合されたインバータ段のトランジスタの各各
は、対応する負荷トランジスタとの間に共通領域を持つ
ようになっている。
戊っている従来のバイポーラスタティックＩ２Ｌ技術で
は、交差結合されたインバータ段のトランジスタの各各
は、対応する負荷トランジスタとの間に共通領域を持つ
ようになっている。
すなわち、インパーク段のトランジスタが１つの導電型
、たとえばＰＮＰであると、負荷トランジスタは逆の導
電型、たとえばＮＰＮのものとして構成されている。
、たとえばＰＮＰであると、負荷トランジスタは逆の導
電型、たとえばＮＰＮのものとして構成されている。
従来のこうした共通領域を持つダイナミックメモリセル
としては、記憶トランジスタが一方のタイプ、たとえば
ＮＰＮ Ｉ−ランジスタであって、記憶すべき電荷を供
給する方のトランジスタが逆のタイプ、たとえばＰＮＰ
トランジスタであるバイポーラＩ２Ｌメモリセル等もあ
る。
としては、記憶トランジスタが一方のタイプ、たとえば
ＮＰＮ Ｉ−ランジスタであって、記憶すべき電荷を供
給する方のトランジスタが逆のタイプ、たとえばＰＮＰ
トランジスタであるバイポーラＩ２Ｌメモリセル等もあ
る。
Ｗ、 Ｂ、 ５ａｎｄｅｒ。Ｊ、Ｍ、Ｅａｒｉｙ、及び
Ｔ、Ａ、Ｌｏｎｇｏによる「Ａ４０９６ Ｘ １ （Ｉ
３Ｌ ） ＢｉｐｏＬａｒ ＤｙｎａｍｉｃＲＡＭ”
Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒ
ｓ＋１９７６ ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎ
ａｌ ５ｏｌｉｄ−８ｔａｔｅ Ｃ１ｒｃｕｉｔｓ Ｃ
ｏｎｆｅｒｅｎｃｅ １８２ 。
Ｔ、Ａ、Ｌｏｎｇｏによる「Ａ４０９６ Ｘ １ （Ｉ
３Ｌ ） ＢｉｐｏＬａｒ ＤｙｎａｍｉｃＲＡＭ”
Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒ
ｓ＋１９７６ ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎ
ａｌ ５ｏｌｉｄ−８ｔａｔｅ Ｃ１ｒｃｕｉｔｓ Ｃ
ｏｎｆｅｒｅｎｃｅ １８２ 。
１８３頁」には共通領域を持つバイポーラダイナミック
メモリセルが示されている（ Ｉ３Ｌはフェアチャイル
ド・カメラ・アンド・インストルメント・コーポレーシ
ョンの登録商標である）。
メモリセルが示されている（ Ｉ３Ｌはフェアチャイル
ド・カメラ・アンド・インストルメント・コーポレーシ
ョンの登録商標である）。
本発明は以上のように読出し及び書込みモードの両方で
動作でき、スタティック電子情報記憶装置に用い得るコ
ンパクトな双安定半導体メモリセルを提供するものであ
り、バイナリデータビットを記憶するためにバイポーラ
トランジスタと電界効果トランジスタとに共通領域を持
たせたものである。
動作でき、スタティック電子情報記憶装置に用い得るコ
ンパクトな双安定半導体メモリセルを提供するものであ
り、バイナリデータビットを記憶するためにバイポーラ
トランジスタと電界効果トランジスタとに共通領域を持
たせたものである。
この構成ではバイポーラトランジスタのベースが電界効
果トランジスタのドレインと一体化される。
果トランジスタのドレインと一体化される。
そしてバイポーラトランジスタのコレクタは、電界効果
トランジスタのゲートに接続される。
トランジスタのゲートに接続される。
セル抵抗等のセル負荷装置はコレクタとゲート間のノー
ドに接続される。
ドに接続される。
電界効果トランジスタはバイポーラトランジスタへの電
流源として働く。
流源として働く。
一方の安定状態はバイポーラトランジスタの導通時、他
の安定状態は同じくバイポーラトランジスタの非導通時
に存在する。
の安定状態は同じくバイポーラトランジスタの非導通時
に存在する。
一つの実施例としては、バイポーラトランジスタがＮＰ
ＮＩ−ランジスタであって、電流供給電界効果トランジ
スタがデプレションモードのＰチャネル金属−酸化物（
ＭＯＳ）、Ｉ−ランジスタとすることができる。
ＮＩ−ランジスタであって、電流供給電界効果トランジ
スタがデプレションモードのＰチャネル金属−酸化物（
ＭＯＳ）、Ｉ−ランジスタとすることができる。
他の実施例では、バイポーラトランジスタがＰＮＰ ｌ
−ランジスタで、電流供給電界効果トランジスタがデプ
レションモードのＮ−チャネルＭＯＳトランジスタとす
ることもできる。
−ランジスタで、電流供給電界効果トランジスタがデプ
レションモードのＮ−チャネルＭＯＳトランジスタとす
ることもできる。
以下図面に基づいて本発明について説明する。
図面はバイナリ情報ビットを記憶するのに用いられる双
安定半導体メモリセル１０の一実施例を示す回路である
。
安定半導体メモリセル１０の一実施例を示す回路である
。
メモリセル１０は点線内に含まれる素子から成る。
又図面はメモリセル１０を動作するのに用いる外部導電
ラインを示している。
ラインを示している。
メモリセル１０は、読出し及び書込みモードで動作する
スタティック情報記憶装置において用いられる。
スタティック情報記憶装置において用いられる。
バイナリデータビットを記憶するのに用いられるメモリ
セル１０内の主な素子は、バイポーラＮＰＮトランジス
タＱ１２とＰチャネルデプレションモードＭＯ８電界効
果トランジスタＱ１４である。
セル１０内の主な素子は、バイポーラＮＰＮトランジス
タＱ１２とＰチャネルデプレションモードＭＯ８電界効
果トランジスタＱ１４である。
トランジスタＱ１４はトランジスタＱ１２用電源として
働く。
働く。
トランジスタＱ１２はトランジスタＱ１４と共通領域を
有し、トランジスタＱ１２のベース１６はトランジスタ
Ｑ１４のドレイン１８と一体化している。
有し、トランジスタＱ１２のベース１６はトランジスタ
Ｑ１４のドレイン１８と一体化している。
トランジスタＱ１２のコレクタ２０はノード２２を経て
トランジスタＱ１４のゲート電極２４に接続している。
トランジスタＱ１４のゲート電極２４に接続している。
トランジスタＱ１２のエミッタ２６はほぼ一定の基準電
位に接続している。
位に接続している。
図面の実施例ではエミッタ２６はアースされている。
いくつかの実症例においてトランジスタＱ１４のソース
２８は寄生ダイオード３０によりエミッタ２６に接続し
ている。
２８は寄生ダイオード３０によりエミッタ２６に接続し
ている。
セル負荷素子として働くセル抵抗Ｒ３２はノード２２を
経てコレクタ２０とゲート電極２４とに接続している。
経てコレクタ２０とゲート電極２４とに接続している。
双安定メモリセル１０の２つの安定状態は低論理すなわ
ち”０”状態と高論理すなわち゛１°′状態として通常
表わされる。
ち”０”状態と高論理すなわち゛１°′状態として通常
表わされる。
一方の安定状態はトランジスタＱ１２が導通している時
に、他の安定状態はトランジスタＱ１２がオフになって
いる時に存在する。
に、他の安定状態はトランジスタＱ１２がオフになって
いる時に存在する。
低論理すなわち”０１１状態はトランジスタＱ１２が導
通している時存在し、高論理すなわち′１”状態はトラ
ンジスタＱ１２が非導通の時起るものとここでは決めて
いる。
通している時存在し、高論理すなわち′１”状態はトラ
ンジスタＱ１２が非導通の時起るものとここでは決めて
いる。
逆の定義もあり得ることは言うまでもない。
情報記憶トランジスタＱ１２とＱ１４は、Ｎ−チャネル
エンハンスメントモードＭＯ８電界効果トランジスタＱ
３４を経て読出し及び／又は書込み動作するようにアク
セスされる。
エンハンスメントモードＭＯ８電界効果トランジスタＱ
３４を経て読出し及び／又は書込み動作するようにアク
セスされる。
エンハンスメントモードアクセストランジスタＱ３４は
通常非導通状態にあり、トランジスタＱ３４のゲート電
極３６に閾値電圧に等しいか又はこれを越える電圧がか
かった場合にのみこのトランジスタＱ３４は導通ずる。
通常非導通状態にあり、トランジスタＱ３４のゲート電
極３６に閾値電圧に等しいか又はこれを越える電圧がか
かった場合にのみこのトランジスタＱ３４は導通ずる。
トランジスタＱ３４のゲート閾値電圧は本実施例では１
．０ボルトになっている。
．０ボルトになっている。
又、トランジスタＱ３４はＰチャネル又はＮチャネルの
いずれかを有するデプレションモードＭＯ８）ランジス
タ又はＰチャネルエンハンスメントモードＭＯＳトラン
ジスタでもよい。
いずれかを有するデプレションモードＭＯ８）ランジス
タ又はＰチャネルエンハンスメントモードＭＯＳトラン
ジスタでもよい。
アクセストランジスタＱ３４は、ソース及びドレインと
して交換可能に働く２つのソース−ドレイン素子３８．
４０を有している。
して交換可能に働く２つのソース−ドレイン素子３８．
４０を有している。
前述した定義に基づくと ”０１１がメモリセル１０に
書込まれる時、ソース−ドレイン素子４０はソースとし
て働き、ソース−ドレイン素子３８はドレインとして働
く。
書込まれる時、ソース−ドレイン素子４０はソースとし
て働き、ソース−ドレイン素子３８はドレインとして働
く。
逆（こ言えば、１”がメモリセル１０に書込まれる時、
ソース−ドレイン素子３８はソースとして働き、ソース
−ドレイン素子４０はドレインとして働く。
ソース−ドレイン素子３８はソースとして働き、ソース
−ドレイン素子４０はドレインとして働く。
ソース−ドレイン素子３８はノード２２を経てコレクタ
２０とゲート電極２４とに接続されている。
２０とゲート電極２４とに接続されている。
図面（こ示すように、メモリセル１０の動作を制御する
ため４つの導電ライン４２，４４，４６゜４８を用いて
いる。
ため４つの導電ライン４２，４４，４６゜４８を用いて
いる。
アクセスライン４２は、セル選択信号を送るためアクセ
ス用ゲート電極３６に接続してメモリセル１０をアクセ
スする。
ス用ゲート電極３６に接続してメモリセル１０をアクセ
スする。
データライン４６は、メモリセル１０に情報ビットを送
るため及びメモリセル１０の状態を表わす情報ビットを
送るためソース−ドレイン素子４０に接続している。
るため及びメモリセル１０の状態を表わす情報ビットを
送るためソース−ドレイン素子４０に接続している。
ソースライン４４は維持電圧ｖＣＣを送るためセル抵抗
Ｒ３２を経てノード２２に接続し、メモリセル１０の電
流安定状態を保持する。
Ｒ３２を経てノード２２に接続し、メモリセル１０の電
流安定状態を保持する。
ソースライン４８はバイアス電圧ＶＢを送るためソース
２８に接続し、メモリセル１０を所望の動作状態（こす
る。
２８に接続し、メモリセル１０を所望の動作状態（こす
る。
トランジスタＱ１４がＰチャネルデプレションモード電
界効果トランジスタの場合、維持電圧ＶＣＣとバイアス
電圧ＶＢは両方とも正である。
界効果トランジスタの場合、維持電圧ＶＣＣとバイアス
電圧ＶＢは両方とも正である。
バイアス電圧ＶＢはトランジスタＱ１２のベース−エミ
ッタ接合を順バイアスするのに十分な大きさの値である
。
ッタ接合を順バイアスするのに十分な大きさの値である
。
トランジスタＱ１４は通常導通しており、ゲート閾値電
圧と等しいか又はこれより大きい電圧がゲート電極２４
にかかる場合のみトランジスタＱ１４はオフになる。
圧と等しいか又はこれより大きい電圧がゲート電極２４
にかかる場合のみトランジスタＱ１４はオフになる。
維持電圧■ＣＣは閾値電圧と等しいか又はこれを越える
値である。
値である。
本実施例では、維持電圧■ＣＣは約５ボルトで、バイア
ス電圧ＶＢは約０．８ボルトである。
ス電圧ＶＢは約０．８ボルトである。
トランジスタＱ１４のゲート閾値電圧は約２．５ボルト
である。
である。
トランジスタＱ１２ 、Ｑｌ４は図面の実施例では次の
ように動作する。
ように動作する。
゛Ｏ°′状態の場合、トランジスタＱ１２は導通してい
るので電流は抵抗Ｒ３２を流れ抵抗Ｒ３２で正の電圧降
下となる。
るので電流は抵抗Ｒ３２を流れ抵抗Ｒ３２で正の電圧降
下となる。
抵抗Ｒ３２は、ゲート電極２４をアクティブにするため
閾値電圧以下の低電圧にコレクタ２０を引き下げるのに
十分な大きさの値に選択されている。
閾値電圧以下の低電圧にコレクタ２０を引き下げるのに
十分な大きさの値に選択されている。
コレクタ２０はゲート電極２４に直接接続しているので
、この低電圧はゲート電極２４にかかりトランジスタＱ
１４を導通させる。
、この低電圧はゲート電極２４にかかりトランジスタＱ
１４を導通させる。
トランジスタＱ１４が導通している場合、ソース２８に
かかるバイアス電圧ＶＢはトランジスタＱ１４を経てベ
ース１６に与えられ、トランジスタＱ１２を導通ずる。
かかるバイアス電圧ＶＢはトランジスタＱ１４を経てベ
ース１６に与えられ、トランジスタＱ１２を導通ずる。
従って、゛０°゛状態はトランジスタＱ１２とＱｌ４が
ともに導通している時に安定する。
ともに導通している時に安定する。
トランジスタＱ１２がターンオフして”１°゛状態とな
ると、セル抵抗Ｒ３２（こは電流は流れないのでコレク
タ２０は維持電圧ＶＣＣと同じ電圧となる。
ると、セル抵抗Ｒ３２（こは電流は流れないのでコレク
タ２０は維持電圧ＶＣＣと同じ電圧となる。
ゲート電極２４はコレクタ２０に直接接続しているので
、ゲート電極２４も維持電圧■ＣＣとなり、トランジス
タＱ１４を非導通状態にする。
、ゲート電極２４も維持電圧■ＣＣとなり、トランジス
タＱ１４を非導通状態にする。
トランジスタＱ１４が非導通になると、トランジスタＱ
１２のベース１６には電流は流れず、トランジスタＱ１
２は非導通状態になる。
１２のベース１６には電流は流れず、トランジスタＱ１
２は非導通状態になる。
このように、゛１°′状態はトランジスタＱ１２とＱｌ
４が共にターンオフした時に安定する。
４が共にターンオフした時に安定する。
メモリセル１０の状態を読出すため、ゲート電極３６を
付勢するのに十分なセル−選択電圧信号がアクセスライ
ン４２を経てゲート電極３６に送られトランジスタＱ３
４を導通状態にする。
付勢するのに十分なセル−選択電圧信号がアクセスライ
ン４２を経てゲート電極３６に送られトランジスタＱ３
４を導通状態にする。
メモリセル１０が“０”状態にある場合トランジスタＱ
１２は導通しているので、コレクタ２０は低電圧である
。
１２は導通しているので、コレクタ２０は低電圧である
。
この低電圧はトランジスタＱ３４を経てデータライン４
６に送られ、そこで低電圧は読出される。
６に送られ、そこで低電圧は読出される。
一方、メモリセル１０が”１”状態にある場合、コレク
タ２０は維持電圧ｖＣＣなので、この高電圧はトランジ
スタＱ３４を経てデータライン４６へ送られ、そこから
高電圧が読出される。
タ２０は維持電圧ｖＣＣなので、この高電圧はトランジ
スタＱ３４を経てデータライン４６へ送られ、そこから
高電圧が読出される。
メモリセル１０に書込むため、選択信号はライン４２を
経て再び送られてゲート電極３６を作用させ、トランジ
スタＱ３４を導通ずる。
経て再び送られてゲート電極３６を作用させ、トランジ
スタＱ３４を導通ずる。
先づ、メモリセル１０がＯ”状態にあり、１”がメモリ
セル１０に書込まれる場合を考えてみる。
セル１０に書込まれる場合を考えてみる。
最初トランジスタＱ１２ 、Ｑｌ ４の両方とも導通し
ている。
ている。
ゲート電極２４の閾値電圧を越える高電圧がデータライ
ン４６に与えられる。
ン４６に与えられる。
トランジスタＱ３４が導通している場合、この高電圧は
トランジスタＱ３４を経てトランジスタＱ１２とＱｌ４
に送られコレクタ２０とゲート電極２４の電圧を同時に
上げる。
トランジスタＱ３４を経てトランジスタＱ１２とＱｌ４
に送られコレクタ２０とゲート電極２４の電圧を同時に
上げる。
高電圧はゲート電極２４の閾値電圧を越えるので、トラ
ンジスタＱ１４はターンオフし始める。
ンジスタＱ１４はターンオフし始める。
トランジスタＱ１４がオフになると、トランジスタＱ１
４からベース１６へ流れる電流は減少し、トランジスタ
Ｑ１２はターンオフし始める。
４からベース１６へ流れる電流は減少し、トランジスタ
Ｑ１２はターンオフし始める。
トランジスタＱ１２がターンオフすると、アースされた
エミッタ２６とコレクタ２０間のトランジスタＱ１２の
電圧はデータライン４６を経て与えられる高電圧にまで
上昇する。
エミッタ２６とコレクタ２０間のトランジスタＱ１２の
電圧はデータライン４６を経て与えられる高電圧にまで
上昇する。
その後メモリセル１０は゛°Ｏ°′状態から”１゛状態
へ切替わる。
へ切替わる。
次に、メモリセル１０が１“′状態にあり、”Ｏ”が書
込まれる場合を考えてみる。
込まれる場合を考えてみる。
最初、トランジスタＱ１２とＱｌ４は両方ともオフにな
っている。
っている。
ゲート電極２４の閾値電圧以下の低電圧がデータライン
４６に与えられ、かつトランジスタＱ３４を経てゲート
電極２４へ送られる。
４６に与えられ、かつトランジスタＱ３４を経てゲート
電極２４へ送られる。
この低電圧はゲート電極２４の閾値電圧以下なので、ト
ランジスタＱ１４はターンオンし始める。
ランジスタＱ１４はターンオンし始める。
トランジスタＱ１４がオンになると、ベース１６に電流
が与えられてトランジスタＱ１２をオンにする。
が与えられてトランジスタＱ１２をオンにする。
トランジスタＱ１２がオンになると、トランジスタＱ１
２のエミッターコレクタ電圧は、データライン４６の低
電圧へ降下してメモリセル１０を“ＯＩｌ状態にする。
２のエミッターコレクタ電圧は、データライン４６の低
電圧へ降下してメモリセル１０を“ＯＩｌ状態にする。
他の実施例でトランジスタＱ１２はバイポーラＰＮＰ
ｌ−ランジスタで、トランジスタＱ１４ばＮ−チャネル
デプレションモードＭＯ８電界効果トランジスタである
。
ｌ−ランジスタで、トランジスタＱ１４ばＮ−チャネル
デプレションモードＭＯ８電界効果トランジスタである
。
維持電圧はたとえば一５ボルトの負の値である。
ＶＢもたとえば−０，８ボルトのわずかに負の値である
。
。
この実施例における動作は、種々の電圧の極性が反転し
、電流の流れは反対方向であることを除けば図面に示さ
れた実施例と同様である。
、電流の流れは反対方向であることを除けば図面に示さ
れた実施例と同様である。
本発明は、メモリセル１０の一素子としてアクセストラ
ンジスタＱ３４を有する実施例について述べているが、
トランジスタＱ３４を含まなくてもよい。
ンジスタＱ３４を有する実施例について述べているが、
トランジスタＱ３４を含まなくてもよい。
この場合、メモリセル１０はトランジスタＱ１２．Ｑ１
４（及びダイオードＤ３０）及び抵抗Ｒ３２とから成り
、これら全てはトランジスタＱ３４を経てアクセスされ
る。
４（及びダイオードＤ３０）及び抵抗Ｒ３２とから成り
、これら全てはトランジスタＱ３４を経てアクセスされ
る。
さらに、他のタイプの電界効果トランジスタを前述のデ
プレションモードＭＯＳトランジスタの代りに電流供給
トランジスタＱ１４に用いてもよい。
プレションモードＭＯＳトランジスタの代りに電流供給
トランジスタＱ１４に用いてもよい。
また抵抗Ｒ３２の代りにセル負荷素子としてトランジス
タを用いてもよい。
タを用いてもよい。
図面の実施例で述べたメモリセル１０は電子情報記憶装
置のスタティックメモリマトリクスで用いられる１つ又
はそれ以上の同様のセルのうち代表的な１つである。
置のスタティックメモリマトリクスで用いられる１つ又
はそれ以上の同様のセルのうち代表的な１つである。
本発明を図面の実施例について説明してきたが、これに
限定されるものではないことは言うまでもない。
限定されるものではないことは言うまでもない。
たとえば、前述したまうなＰチャネル又はＮチャネルＭ
Ｏ８電流供給トランジスタの代りに他のタイプの電流供
給電界効果トランジスタを本発明のメモリセルに用いて
もよい。
Ｏ８電流供給トランジスタの代りに他のタイプの電流供
給電界効果トランジスタを本発明のメモリセルに用いて
もよい。
このように本発明に基づいて種々の変形又は改良を行な
えることは当業者には明らかなことである。
えることは当業者には明らかなことである。
図面は本発明の一実施例で用いられるメモリセルの回路
図である。 １０・・・・・・メモリセル、１６・・・・・・ベース
、１８・・・・・・ドレイン、２０・・・・・・コレク
タ、２２・・・・・・ノード、２４・・・・・・ゲート
電極、２６・・・・・・エミッタ、２８・・・・・・ソ
ース、Ｄ３０・・・・・・寄生ダイオード、Ｑｌ２・・
・・・・トランジスタ、 Ｑｌ ４ 、Ｑ３４・・・・
・・電界効果トランジスタ、４２・・・・・・アクセス
ライン、４４・・・・・・第１ソースライン、４６・・
・・・・データライン ４８・・・・・・第２ソースラ
イン。
図である。 １０・・・・・・メモリセル、１６・・・・・・ベース
、１８・・・・・・ドレイン、２０・・・・・・コレク
タ、２２・・・・・・ノード、２４・・・・・・ゲート
電極、２６・・・・・・エミッタ、２８・・・・・・ソ
ース、Ｄ３０・・・・・・寄生ダイオード、Ｑｌ２・・
・・・・トランジスタ、 Ｑｌ ４ 、Ｑ３４・・・・
・・電界効果トランジスタ、４２・・・・・・アクセス
ライン、４４・・・・・・第１ソースライン、４６・・
・・・・データライン ４８・・・・・・第２ソースラ
イン。
Claims (1)
- 【特許請求の範囲】 １ エミッタ、ベースおよびコレクタを有するバイポー
ラトランジスタＱ１２と； ２つの出力電極およびゲート電極を有する電流供給電界
効果トランジスタＱ１４と； ２つの出力電極およびアクセスゲート電極を有するアク
セス電界効果トランジスタＱ３４と；セル負荷装置Ｒ３
２とによって一つのメモリセル１０が構成され； 電流供給電界効果トランジスタＱ１４の第１の出力電極
１８はバイポーラトランジスタＱ１２のベース１６に、
第２の出力電極２８は前記メモリセル１０を所望の動作
状態にするための電圧ＶＢを与える第１ライン導線４８
に、およびゲート電極２４はバイポーラトランジスタＱ
１２のコレクタ、セル負荷装置Ｒ３２の一端およびアク
セス電界効果トランジスタＱ３４の第１出力電極３８に
それぞれ接続され； 前記セル負荷装置Ｒ３２の他端は前記メモリセル１０の
状態を維持するための電圧Ｖｃｃを与えるための第２ラ
イン導線４４に接続され； アクセス電界効果トランジスタＱ３４の第２出力電極４
０は書き込むべき入力データピットを前記メモリセル１
０に送りかつ前記メモリセルの状態を表わす出立データ
ビットを送出するデータライン導線に、およびアクセス
ゲート電極３６は前記メモリセル１０をアクセスするア
クセスライン導線４２にそれぞれ接続され： 前記バイポーラトランジスタＱ１２のエミッタ２６は基
準電位に接続され； 前記バイポーラトランジスタＱ１２が導通している時、
前記メモリセルは第１安定状態にあり、前記バイポーラ
トランジスタＱ１２が非導通の時前記メモリセル１０は
第２安定状態にあることを特徴とする双安定半導体メモ
リセル。 ２、特許請求の範囲第１項記載の双安定半導体メモリセ
ルにおいて、セル負荷装置はセル抵抗であることを特徴
とする双安定半導体メモリセル。 ３ ％許請求の範囲第１項記載の双安定半導体メモリセ
ルにおいて、前記バイポーラトランジスタＱ１２のエミ
ッタと前記電流供給電界効果トランジスタＱ１４のソー
スは寄生ダイオードＤ３０を形成することを特徴とする
双安定半導体メモリセル。 ４ 特許請求の範囲第１項記載の双安定半導体メモリセ
ルにおいて、前記バイポーラトランジスタＱ１２はＮＰ
Ｎトランジスタであり、電流供給電界効果トランジスタ
Ｑ１４はデプレションモードＰチャネル金属−酸化物半
導体トランジスタであることを特徴とする双安定半導体
メモリセル。 ５ ％許請求の範囲第１項Ｑこ記載の双安定半導体メモ
リセルにおいて、前記バイポーラトランジスタＱ１２は
ＰＮＰ トランジスタであり、電流供給電界効果トラン
ジスタＱ１４はデプレションモードＮチャネル金属−酸
化物半導体トランジスタであることを特徴とする双安定
半導体メモリセル。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/032,045 US4276616A (en) | 1979-04-23 | 1979-04-23 | Merged bipolar/field-effect bistable memory cell |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55146693A JPS55146693A (en) | 1980-11-15 |
| JPS5855597B2 true JPS5855597B2 (ja) | 1983-12-10 |
Family
ID=21862801
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55053043A Expired JPS5855597B2 (ja) | 1979-04-23 | 1980-04-23 | 双安定半導体メモリセル |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4276616A (ja) |
| JP (1) | JPS5855597B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5885638A (ja) * | 1981-11-17 | 1983-05-23 | Ricoh Co Ltd | プログラマブルロジツクアレイ |
| EP0152939B1 (en) * | 1984-02-20 | 1993-07-28 | Hitachi, Ltd. | Arithmetic operation unit and arithmetic operation circuit |
| US4821235A (en) * | 1986-04-17 | 1989-04-11 | Fairchild Semiconductor Corporation | Translinear static memory cell with bipolar and MOS devices |
| FR2629941B1 (fr) * | 1988-04-12 | 1991-01-18 | Commissariat Energie Atomique | Memoire et cellule memoire statiques du type mis, procede de memorisation |
| US5060194A (en) * | 1989-03-31 | 1991-10-22 | Kabushiki Kaisha Toshiba | Semiconductor memory device having a bicmos memory cell |
| US5075247A (en) * | 1990-01-18 | 1991-12-24 | Microunity Systems Engineering, Inc. | Method of making hall effect semiconductor memory cell |
| US5498892A (en) * | 1993-09-29 | 1996-03-12 | Ncr Corporation | Lightly doped drain ballast resistor |
| US5841695A (en) * | 1997-05-29 | 1998-11-24 | Lsi Logic Corporation | Memory system using multiple storage mechanisms to enable storage and retrieval of more than two states in a memory cell |
| US5909400A (en) * | 1997-08-22 | 1999-06-01 | International Business Machines Corporation | Three device BICMOS gain cell |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3648125A (en) * | 1971-02-02 | 1972-03-07 | Fairchild Camera Instr Co | Method of fabricating integrated circuits with oxidized isolation and the resulting structure |
| BE788874A (fr) * | 1971-09-17 | 1973-01-02 | Western Electric Co | Module de circuit integre |
| US3893085A (en) * | 1973-11-28 | 1975-07-01 | Ibm | Read mostly memory cell having bipolar and FAMOS transistor |
| US4090254A (en) * | 1976-03-01 | 1978-05-16 | International Business Machines Corporation | Charge injector transistor memory |
| DE2631285C2 (de) * | 1976-07-12 | 1986-05-07 | Siemens AG, 1000 Berlin und 8000 München | Statische Halbleiterspeicherzelle |
-
1979
- 1979-04-23 US US06/032,045 patent/US4276616A/en not_active Expired - Lifetime
-
1980
- 1980-04-23 JP JP55053043A patent/JPS5855597B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| US4276616A (en) | 1981-06-30 |
| JPS55146693A (en) | 1980-11-15 |
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