JP2023504942A - 表示基板及び表示装置 - Google Patents

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Abstract

本開示は、表示基板及び表示装置を提供する。表示基板は、第１色サブ画素、第２色サブ画素及び第３色サブ画素と、発光制御信号ライン、データライン及び電源ラインとを含み、電源ラインとデータラインが重なる。サブ画素は有機発光素子と画素回路を含み、有機発光素子は第２電極を含み、画素回路は駆動トランジスタと第１発光制御トランジスタを含み、画素回路は接続構造をさらに含み、第２色サブ画素において、第１発光制御トランジスタの１つの極は、第１接続孔を介して接続構造に電気的に接続され、接続構造は、第２接続孔を介して第２電極に電気的に接続され、第１接続孔の少なくとも一部と第２接続孔の少なくとも一部は、それぞれ発光制御信号ラインの両側に位置し、第３色サブ画素において、第２電極と駆動トランジスタのチャネルとが重ならない。本開示は、画素配列のコンパクトさを向上させることに加えて、接続構造によって第２色サブ画素を効果的に発光駆動する。

Description

本願は、２０１９年１１月２９日に提出されたＰＣＴ国際出願第ＰＣＴ／ＣＮ２０１９／１２２１２９号の優先権を主張し、上記ＰＣＴ国際出願で開示されている全内容は本願の一部として援用されている。
本開示の少なくとも１つの実施例は表示基板及び表示装置に関する。
有機発光ダイオードは、自発光、高効率、鮮やかな色、軽量、薄型及び省エネ、可撓性や広い使用温度範囲などの利点を有し、大面積表示、照明及び車載表示などの分野にますます幅広く適用されている。
本開示の少なくとも１つの実施例は、表示基板及び表示装置を提供する。表示基板は、ベース基板と、ベース基板上に設置された複数の第１色サブ画素、複数の第２色サブ画素、及び複数の第３色サブ画素と、第１方向に延びている発光制御信号ラインと、第１方向と交差する第２方向に延びているデータラインと、ベース基板に垂直な第３方向にデータラインと重なる電源ラインと、を含む。少なくとも１つのサブ画素は、有機発光素子と、有機発光素子を駆動する画素回路とを含み、有機発光素子は第１電極、第２電極、及び第１電極と第２電極との間に設置された発光層を含み、画素回路は駆動トランジスタと、第１発光制御トランジスタとを含み、画素回路はデータラインと同一層に設置された接続構造をさらに含み、少なくとも１つの第２色サブ画素において、第２色サブ画素の第１発光制御トランジスタの第１極は、第１接続孔を介して接続構造に電気的に接続され、接続構造は、第２接続孔を介して第２色サブ画素の第２電極に電気的に接続され、第１接続孔の少なくとも一部のベース基板での正投影は、発光制御信号ラインのベース基板での正投影の一方側に位置し、第２接続孔の少なくとも一部のベース基板での正投影は、発光制御信号ラインのベース基板での正投影の他方側に位置し、少なくとも１つの第３色サブ画素において、第３色サブ画素の第２電極は、第３方向に、第３色サブ画素の有機発光素子を制御する駆動トランジスタのチャネルと重ならない。
例えば、本開示の少なくとも１つの実施例では、少なくとも１つの第３色サブ画素の第２電極は、第３方向に、その他の色サブ画素の有機発光素子を制御する駆動トランジスタのチャネルのいずれとも重ならない。
例えば、本開示の少なくとも１つの実施例では、表示基板は、各サブ画素の各トランジスタのチャネルとソースドレイン領域を含む活性半導体層を含み、接続構造は、接続構造と活性半導体層との間の無機層に位置する第１接続孔を介して活性半導体層に電気的に接続され、接続構造は、接続構造と第２電極との間の有機層及び無機層のうちの少なくとも一方に位置する第２接続孔を介して第２電極に電気的に接続され、第２色サブ画素において、第１接続孔のベース基板での正投影の中心と第２接続孔のベース基板での正投影の中心とは、それぞれ発光制御信号ラインのベース基板での正投影の両側に位置する。
例えば、本開示の少なくとも１つの実施例では、少なくとも１つの第２色サブ画素において、第２色サブ画素の第１接続孔のベース基板での正投影は、第２色サブ画素の第２接続孔のベース基板での正投影よりも、第２色サブ画素の第２電極のベース基板での正投影から離れる。
例えば、本開示の少なくとも１つの実施例では、少なくとも１つの第２色サブ画素において、第２色サブ画素の第２電極は、第３方向に、第２色サブ画素の有機発光素子を駆動する駆動トランジスタのチャネルと重なる。
例えば、本開示の少なくとも１つの実施例では、少なくとも１つの第２色サブ画素の画素回路が接続するデータラインと第２色サブ画素の第２電極は、第１方向に互いに離間している。
例えば、本開示の少なくとも１つの実施例では、少なくとも１つの第２色サブ画素の第２電極は、第３方向に、第３色サブ画素の画素回路に接続されたデータラインと重なる。
例えば、本開示の少なくとも１つの実施例では、少なくとも１つの第１色サブ画素の第２電極及び少なくとも１つの第３色サブ画素の第２電極の、第２方向に延びている第１直線での正投影はいずれも、少なくとも１つの第２色サブ画素の接続構造の第１直線での正投影と重なる。
例えば、本開示の少なくとも１つの実施例では、少なくとも１つの第３色サブ画素の第２電極の、第１方向に延びている第２直線での正投影は、少なくとも１つの第２色サブ画素の接続構造の第２直線での正投影と重なる。
例えば、本開示の少なくとも１つの実施例では、少なくとも１つのサブ画素の第２電極は、本体電極と接続電極を含み、接続電極が第１発光制御トランジスタに電気的に接続され、少なくとも１つの第１色サブ画素の本体電極の第１直線での正投影は、少なくとも１つの第２色サブ画素の接続構造の第１直線での正投影と重なる。
例えば、本開示の少なくとも１つの実施例では、少なくとも１つの第３色サブ画素の本体電極の第２直線での正投影は、少なくとも１つの第２色サブ画素の接続構造の第２直線での正投影と重なる。
例えば、本開示の少なくとも１つの実施例では、表示基板は、走査信号ラインとリセット制御信号ラインをさらに含む。少なくとも１つのサブ画素において、画素回路は、データ書込みトランジスタとリセットトランジスタをさらに含み、データ書込みトランジスタのゲートは、走査信号ラインに電気的に接続されて走査信号を受信するように配置され、リセットトランジスタのゲートは、リセット制御信号ラインに電気的に接続されてリセット制御信号を受信するように配置される。
例えば、本開示の少なくとも１つの実施例では、少なくとも１つのサブ画素において、画素回路は、第２発光制御トランジスタをさらに含み、第１発光制御トランジスタのゲート及び第２発光制御トランジスタのゲートはいずれも、発光制御信号ラインに電気的に接続されて発光制御信号を受信する。
例えば、本開示の少なくとも１つの実施例では、少なくとも１つの第２色サブ画素の第２電極は、第３方向に走査信号ラインと重なる。
例えば、本開示の少なくとも１つの実施例では、少なくとも１つの第２色サブ画素の第２電極は、第３方向に、該第２色サブ画素の画素回路に電気的に接続された走査信号ラインと重なる。
例えば、本開示の少なくとも１つの実施例では、少なくとも１つの第１色サブ画素の第２電極及び少なくとも１つの第３色サブ画素の第２電極はいずれも、第３方向に、発光制御信号ラインと重なる。
例えば、本開示の少なくとも１つの実施例では、少なくとも１つの第１色サブ画素の第２電極は、発光制御信号ラインの両側にそれぞれ位置する第１サブ電極部及び第２サブ電極部を含み、第１サブ電極部の面積が第２サブ電極部の面積より大きく、少なくとも１つの第１色サブ画素において、第２接続孔のベース基板での正投影の中心と第１サブ電極部のベース基板での正投影とは、それぞれ発光制御信号ラインのベース基板での正投影の両側に位置する。
例えば、本開示の少なくとも１つの実施例では、少なくとも１つのサブ画素において、画素回路は、記憶コンデンサーをさらに含み、記憶コンデンサーの第２極は駆動トランジスタのゲートとして多重化され、少なくとも１つの第１色サブ画素の記憶コンデンサーの第２極の面積は、少なくとも１つの第２色サブ画素の記憶コンデンサーの第２極の面積と異なる。
例えば、本開示の少なくとも１つの実施例では、少なくとも１つの第１色サブ画素の第２電極の面積は、少なくとも１つの第２色サブ画素の第２電極の面積より大きく、且つ少なくとも１つの第１色サブ画素の記憶コンデンサーの第２極の面積は、少なくとも１つの第２色サブ画素の記憶コンデンサーの第２極の面積より大きい。
例えば、本開示の少なくとも１つの実施例では、少なくとも１つの第２色サブ画素において、記憶コンデンサーの第１極は、第３方向に、接続構造と重なる。
例えば、本開示の少なくとも１つの実施例では、少なくとも１つのサブ画素において、サブ画素の駆動トランジスタのチャネルは、順に接続された複数のサブチャネルを含み、複数のサブチャネルの少なくとも一部は第１方向に延びており、且つ第１方向に延びている２つのサブチャネルの第２直線での正投影は重ならない。
例えば、本開示の少なくとも１つの実施例では、複数のサブチャネルは、順に接続された５つのサブチャネルを含み、５つのサブチャネルのうち３つのサブチャネルが第１方向に延びており、３つのサブチャネルのうち２つのサブチャネルは、第２直線での正投影が重ならず、第１直線での正投影が重なり、５つのサブチャネルのうち３つのサブチャネル以外の２つのサブチャネルの第１直線での正投影が重なる。
例えば、本開示の少なくとも１つの実施例では、５つのサブチャネルは、順に接続された第１サブチャネル、第２サブチャネル、第３サブチャネル、第４サブチャネル及び第５サブチャネルを含み、第１サブチャネル、第３サブチャネル及び第５サブチャネルは第１方向に延びており、第１サブチャネルと第３サブチャネルは互いに平行であり、第１サブチャネル及び第５サブチャネルは、第１方向に延びている第３直線が通され、且つ第２直線での正投影が重ならず、第２サブチャネル及び第４サブチャネルは、第２方向に延びており、且つ互いに平行である。
例えば、本開示の少なくとも１つの実施例では、表示基板は、各サブ画素の第２電極のベース基板から離れた側に位置する画素画定層をさらに含み、画素画定層は、各サブ画素の発光領域を画定するための開口を含み、各サブ画素の有機発光層の少なくとも一部は開口内に位置し、画素画定層の開口のベース基板での正投影は、各サブ画素の第２電極の本体電極のベース基板での正投影内に位置し、画素画定層において、各第３色サブ画素の発光領域を画定する開口の面積は、各第２色サブ画素の発光領域を画定する開口の面積より大きく、且つ各第１色サブ画素の発光領域を画定する開口の面積より小さい。
例えば、本開示の少なくとも１つの実施例では、少なくとも１つの第１色サブ画素の第２電極は、第３方向に、データラインと重なり、重なり部分は、第２方向における長さが、第２方向における第２電極の最大長さの８０％より大きい。
例えば、本開示の少なくとも１つの実施例では、少なくとも１つの第１色サブ画素の第２電極は、第３方向に、電源ラインと重なり、重なり部分は、第２方向における長さが、第２方向における第２電極の最大長さの８０％より大きい。
例えば、本開示の少なくとも１つの実施例では、少なくとも１つの第２色サブ画素において、第１接続孔のベース基板での正投影は第１面積を有し、第２接続孔のベース基板での正投影は第２面積を有し、第１面積と第２面積は異なる。
例えば、本開示の少なくとも１つの実施例では、少なくとも１つの第２色サブ画素において、第２方向に第１接続孔から発光制御信号ラインまでの第１間隔を有し、第２方向に第２接続孔から発光制御信号ラインまでの第２間隔を有し、第１間隔と第２間隔は異なる。
本開示の別の実施例は、上記表示基板を備える表示装置を提供する。
本開示の実施例の技術案を明確に説明するために、以下、実施例の図面を簡単に説明するが、明らかなように、以下の説明における図面は、本開示のいくつかの実施例に関するものに過ぎず、本開示を制限するものではない。
図１Ａは本開示の実施例に係るアレイ基板の平面模式図である。 図１Ｂは図１Ａに示すアレイ基板がＡＡ線に沿って切断された部分断面模式図である。 図１Ｃは本開示の実施例に係るアレイ基板の平面模式図である。 図１Ｄ及び図１Ｅはそれぞれ第１色サブ画素及び第２色サブ画素の駆動トランジスタの模式的平面図である。 図１Ｄ及び図１Ｅはそれぞれ第１色サブ画素及び第２色サブ画素の駆動トランジスタの模式的平面図である。 図２は本開示の実施例に係るアレイ基板の製作方法の模式的フローチャートである。 図３は本開示の実施例の第２例において各色サブ画素に入力されたデータ信号及び各色サブ画素の有機発光素子を流れる飽和電流のシミュレーション曲線図である。 図４は本開示の一実施例におけるチャネルアスペクト比が異なる駆動トランジスタのゲート電圧及び飽和電流の曲線図である。 図５Ａ～図５Ｃはそれぞれ各色サブ画素の駆動トランジスタのチャネルアスペクト比と充電率との関係図である。 図５Ａ～図５Ｃはそれぞれ各色サブ画素の駆動トランジスタのチャネルアスペクト比と充電率との関係図である。 図５Ａ～図５Ｃはそれぞれ各色サブ画素の駆動トランジスタのチャネルアスペクト比と充電率との関係図である。 図６は本開示の実施例に係る表示基板の模式的ブロック図である。 図７は本開示の実施例に係る表示基板の繰り返しユニットの模式図である。 図８は本開示の実施例に係る表示基板の平面模式図である。 図９Ａ～１０Ａは本開示のいくつかの実施例に係る画素回路の各層の模式図である。 図９Ａ～１０Ａは本開示のいくつかの実施例に係る画素回路の各層の模式図である。 図９Ａ～１０Ａは本開示のいくつかの実施例に係る画素回路の各層の模式図である。 図９Ａ～１０Ａは本開示のいくつかの実施例に係る画素回路の各層の模式図である。 図９Ａ～１０Ａは本開示のいくつかの実施例に係る画素回路の各層の模式図である。 図９Ａ～１０Ａは本開示のいくつかの実施例に係る画素回路の各層の模式図である。 図１０Ｂ及び図１０Ｃはそれぞれ図１０Ａに示すＡＡ’線及びＢＢ’に沿って切断された断面模式図である。 図１０Ｂ及び図１０Ｃはそれぞれ図１０Ａに示すＡＡ’線及びＢＢ’に沿って切断された断面模式図である。 図１１Ａは本開示の一実施例の一例に係るアレイ基板の部分構造模式図である。 図１１Ｂは図１１Ａに示す画素の配列構造模式図である。 図１２は本実施例の別の例に係るアレイ基板の部分構造模式図である。
本開示の実施例の目的、技術案及び利点をより明確にするために、以下、本開示の実施例の図面を参照しながら、本開示の実施例の技術案を明確かつ完全に説明する。明らかなように、説明される実施例は本開示の実施例の一部であり、すべての実施例ではない。当業者が説明される本開示の実施例に基づいて創造的な努力を必要とせずに得るすべてのほかの実施例は、本開示の保護範囲に属する。
特に定義されない限り、本開示で使用される技術用語又は科学用語は、当業者が理解できる一般的な意味を有する。本開示で使用される「第１」、「第２」及び類似する用語はいずれの順番、数又は重要性を示すものではなく、異なる構成要素を区別するためのものに過ぎない。「含む」又は「備える」などの類似する用語は、該用語の前に記載された素子又は部材が、該用語の後に列挙される素子又は部材及びその同等物を含むことを指し、他の素子又は部材を排除しない。
本開示の少なくとも１つの実施例は、表示基板及び表示装置を提供する。表示基板は、ベース基板、ベース基板上に設置された複数の第１色サブ画素、複数の第２色サブ画素、及び複数の第３色サブ画素と、第１方向に延びている発光制御信号ラインと、第１方向と交差する第２方向に延びているデータラインと、ベース基板に垂直な第３方向にデータラインと重なる電源ラインと、を含む。少なくとも１つのサブ画素は、有機発光素子と、有機発光素子を駆動する画素回路とを含み、有機発光素子は第１電極、第２電極、及び第１電極と第２電極との間に設置された発光層を含み、画素回路は駆動トランジスタと、第１発光制御トランジスタとを含み、画素回路はデータラインと同一層に設置された接続構造をさらに含み、少なくとも１つの第２色サブ画素において、第２色サブ画素の第１発光制御トランジスタの第１極は、第１接続孔を介して接続構造に電気的に接続され、接続構造は、第２接続孔を介して第２色サブ画素の第２電極に電気的に接続され、第１接続孔の少なくとも一部のベース基板での正投影は、発光制御信号ラインのベース基板での正投影の一方側に位置し、第２接続孔の少なくとも一部のベース基板での正投影は、発光制御信号ラインのベース基板での正投影の他方側に位置し、少なくとも１つの第３色サブ画素において、第３色サブ画素の第２電極は、第３方向に、第３色サブ画素の有機発光素子を制御する駆動トランジスタのチャネルと重ならない。本開示は、画素配列構造を提供し、該画素配列構造では、２つの接続孔と発光制御信号ラインとの位置関係の設定及び第３色サブ画素の第２電極と駆動トランジスタのチャネルとの位置関係の設定により、画素配列のコンパクトさを向上させて、画素解像度を向上させ、これに加えて、接続構造を介して第２色サブ画素を効果的に発光駆動する。本開示は、異なる層のデータライン及び電源ライン、すなわち二重層信号ラインを設置することで、画素のコンパクトな配列及び最適化な配線方式を実現することができる。
以下、図面を参照しながら、本開示の実施例に係る表示基板及び表示装置を説明する。
図１Ａは本開示の実施例に係るアレイ基板の平面模式図であり、図１Ｂは図１Ａに示すアレイ基板がＡＡ線に沿って切断された部分断面模式図である。図１Ａに示すように、本開示の実施例は、ベース基板１００、ベース基板１００上に位置する第１色サブ画素１１０及び第２色サブ画素１２０を含むアレイ基板を提供する。第１色サブ画素１１０は第１駆動トランジスタ１１１を含み、第２色サブ画素１２０は第２駆動トランジスタ１２１を含み、且つ第１駆動トランジスタ１１１のチャネルアスペクト比Ｗ１／Ｌ１が、第２駆動トランジスタ１２１のチャネルアスペクト比Ｗ２／Ｌ２より大きい。つまり、第１駆動トランジスタ１１１のチャネル幅がＷ１であり、チャネル長さがＬ１であり、第２駆動トランジスタ１２１のチャネル幅がＷ２であり、チャネル長さがＬ２であり、且つＷ１／Ｌ１＞Ｗ２／Ｌ２である。図１Ａは、第１駆動トランジスタと第２駆動トランジスタのチャネル長さが同じであるが、チャネル幅が異なることを模式的に示す。本開示の実施例は、それに制限されず、第１駆動トランジスタと第２駆動トランジスタのチャネル幅が同じであるが、チャネル長さが異なる、又は第１駆動トランジスタと第２駆動トランジスタのチャネル幅及びチャネル長さがいずれも異なるようにしてもよい。
本開示の実施例は、アレイ基板上の異なる色サブ画素の駆動トランジスタのチャネルアスペクト比を最適化させることで、該アレイ基板を含む表示装置の輝度を向上させることができる。
いくつかの例では、第１色サブ画素の電流効率は第２色サブ画素の電流効率未満である。ここでの電流効率とは、各色サブ画素の単位電流あたりの発光強度を指す（単位はカンデラ／アンペア、ｃｄ／Ａ）。異なる色サブ画素の電流効率に差異が存在するため、異なる色サブ画素の駆動トランジスタのチャネルアスペクト比を相違に設定することで、該アレイ基板を含む表示装置で表示される白色光が最高階調である場合、第１色光の輝度不足の現象を防止することができる。
いくつかの例では、第１色サブ画素１１０は青色サブ画素、第２色サブ画素１２０は赤色サブ画素又は緑色サブ画素である。本開示の実施例は、青色サブ画素の駆動トランジスタのチャネルアスペクト比を赤色サブ画素又は緑色サブ画素の駆動トランジスタのチャネルアスペクト比より大きく設定することで、該アレイ基板を含む表示装置で表示される白色光が最高階調である場合、青色光の輝度不足の現象が生じ、最高階調の白色光のホワイトバランスの色座標が設計値からずれることを防止することができる。
上記ホワイトバランス（ｗｈｉｔｅ ｂａｌａｎｃｅ）とは白色のバランスを意味し、すなわち、表示装置で表示される赤、緑、青の三原色が混合してなる白色光の精度の指標の１つである。
例えば、第１色サブ画素１１０は青色サブ画素であってもよく、第２色サブ画素１２０は黄色サブ画素であってもよい。
例えば、図１Ｃは本開示の実施例に係るアレイ基板の平面模式図である。図１Ｃに示すように、アレイ基板は第３色サブ画素１３０をさらに含んでもよく、第３色サブ画素１３０は第３駆動トランジスタ１３１を含む。
例えば、第１色サブ画素１１０は青色サブ画素、第２色サブ画素１２０は赤色サブ画素、第３色サブ画素１３０は緑色サブ画素である。
例えば、製作し易さから、赤色サブ画素の第２駆動トランジスタ１２１のチャネルアスペクト比は緑色サブ画素の第３駆動トランジスタ１３１のチャネルアスペクト比と同じであってもよい。ただし、それに制限されず、赤色サブ画素及び緑色サブ画素の駆動トランジスタのチャネルアスペクト比は、表示装置が高輝度表示を行うときの各色光の輝度ニーズに応じて調節されてもよい。
いくつかの例では、赤色サブ画素、緑色サブ画素及び青色サブ画素の駆動トランジスタのチャネルアスペクト比の比率は１：（０．７～１．３）：（１．５～２．５）であり、それにより、表示装置で表示される白色光の輝度が８００ニット、ひいては１０００ニットである場合、青色光の輝度不足の現象は生じない。
いくつかの例では、実際のプロセスで製作する場合の容易さから、赤色サブ画素、緑色サブ画素及び青色サブ画素の駆動トランジスタのチャネルアスペクト比の比率は１：１：２であってもよい。
いくつかの例では、図１Ｄ及び図１Ｅはそれぞれ第１色サブ画素及び第２色サブ画素の駆動トランジスタの模式的平面図である。図１Ｄ及び図１Ｅに示すように、第１色サブ画素１１０の第１駆動トランジスタ１１１の活性層とゲート１１４との重なり部分はそのチャネルとなり、該第１駆動トランジスタ１１１のチャネルアスペクト比Ｗ１／Ｌ１は５／２５であってもよい。第２色サブ画素１２０の第２駆動トランジスタ１２１のゲート１２４と重なる部分はそのチャネルとなり、該第２駆動トランジスタ１２１のチャネルアスペクト比Ｗ２／Ｌ２は３／３０であってもよい。例えば、図１Ｄに示すように、第１駆動トランジスタ１１１の活性層とＸ方向に延びているゲート１１４のエッジとの重なり部分の中心点はそれぞれＯ及びＯ’とされ、第１駆動トランジスタ１１１の活性層とゲート１１４との重なり部分の中心線Ｃ１はＯからＯ’まで延びている。この場合、上記チャネルアスペクト比に関しては、「長さ」とは中心線Ｃ１の長さＬ１を指し、「幅」とは第１駆動トランジスタ１１１とＸ方向に延びているゲート１１４のエッジとの重なり部分のサイズを指す。同様に、図１Ｅに示すように、第２駆動トランジスタ１２１のチャネルアスペクト比に関しては、「長さ」とはその中心線Ｃ２の長さＬ２を指し、「幅」とは第２駆動トランジスタ１２１の活性層とＸ方向に延びているゲート１２４のエッジとの重なり部分のサイズを指す。
例えば、図１Ｅに示すように、少なくとも１つの画素ユニットにおいて、各サブ画素の駆動トランジスタＴ１のチャネルは、順に接続された複数のサブチャネルを含み、複数のサブチャネルの少なくとも一部は第１方向に延びており、且つ第１方向に延びている２つのサブチャネルの、第１方向に延びている第２直線での正投影は重ならない。
例えば、図１Ｅに示すように、複数のサブチャネルは、順に接続された５つのサブチャネルＴ１ｃ－１、Ｔ１ｃ－２、Ｔ１ｃ－３、Ｔ１ｃ－４及びＴ１ｃ－５を含み、３つのサブチャネルＴ１ｃ－１、Ｔ１ｃ－３及びＴ１ｃ－５は第１方向に延びており、２つのサブチャネルＴ１ｃ－２及びＴ１ｃ－４の、第２方向に延びている第１直線での正投影は重なり、３つのサブチャネルＴ１ｃ－１、Ｔ１ｃ－３及びＴ１ｃ－５のうち、２つのサブチャネルＴ１ｃ－１及びＴ１ｃ－５の第２直線での正投影は重ならないが、第１直線での正投影は重なる。
例えば、図１Ｅに示すように、５つのサブチャネルＴ１ｃ－１、Ｔ１ｃ－２、Ｔ１ｃ－３、Ｔ１ｃ－４及びＴ１ｃ－５は、順に接続された第１サブチャネルＴ１ｃ－１、第２サブチャネルＴ１ｃ－２、第３サブチャネルＴ１ｃ－３、第４サブチャネルＴ１ｃ－４及び第５サブチャネルＴ１ｃ－５を含み、第１サブチャネルＴ１ｃ－１、第３サブチャネルＴ１ｃ－３及び第５サブチャネルＴ１ｃ－５は第１方向に延びており、第１サブチャネルＴ１ｃ－１と第３サブチャネルＴ１ｃ－３は互いに平行であり、第１サブチャネルＴ１ｃ－１及び第５サブチャネルＴ１ｃ－５は、第１方向に延びている第３直線が通され、且つ第２直線での正投影が重ならず、第２サブチャネルＴ１ｃ－２と第４サブチャネルＴ１ｃ－４は互いに平行である。
例えば、図１Ｄに示すように、チャネルの幅が大きい場合、駆動トランジスタＴ１のチャネルは、順に接続された３つのサブチャネルを含み、この３つのサブチャネルはいずれも第１方向に延びており、且つ略「ｎ」字形のチャネル形状となる。
例えば、図１Ｄ及び図１Ｅに示すように、青色サブ画素の駆動トランジスタのチャネルアスペクト比は５／２５であってもよく、緑色サブ画素及び赤色サブ画素のチャネルアスペクト比はいずれも３／３０であってもよい。
本開示の実施例は、各色サブ画素の駆動トランジスタの具体的なチャネルアスペクト比を制限せず、各色サブ画素の駆動トランジスタのチャネルアスペクト比の比率は上記値の範囲を満たせばよい。
いくつかの例では、アレイ基板の各色サブ画素は、有機発光素子、有機発光素子発光層及び有機発光層の両側に位置する第１電極と第２電極を含み、第１電極及び第２電極の一方が駆動トランジスタに接続され、すなわち、本開示の実施例のアレイ基板は、有機発光ダイオード表示装置に適用されるアレイ基板である。
例えば、図１Ａ及び図１Ｂに示すように、第１色サブ画素１１０は、第１有機発光層１１２、第１有機発光層１１２のベース基板１００から離れた側に位置する第１電極１１４、及び第１有機発光層１１２のベース基板１００に向く側に位置する第２電極１１３を含み、且つ第２電極１１３が第１駆動トランジスタ１１１のソース及びドレインの一方に接続される。第２色サブ画素１２０は、第２有機発光層１２２、第２有機発光層１２２のベース基板１００から離れた側に位置する第１電極１２４、及び第２有機発光層１２２のベース基板１００に向く側に位置する第２電極１２３を含み、且つ第２電極１２３が第２駆動トランジスタ１２１のソース及びドレインの一方に接続される。図１Ｂに示す異なる色サブ画素の第１電極は共通電極であってもよく、プロセスを減少するために、異なる色サブ画素の第１電極は同一層に同種材料で製作されてもよい。
例えば、図１Ｃに示すように、第３色サブ画素１３０の有機発光素子の第２電極１３３は、第３駆動トランジスタ１３１のソース及びドレインの一方に接続される。
例えば、図１Ｂに示すように、アレイ基板は、隣接する有機発光層の間に位置する画素画定層１０１、及び第２電極と駆動トランジスタとの間に位置する平坦層１０２をさらに含む。
例えば、各色サブ画素の第１電極は陰極であってもよく、陰極は各色サブ画素の負の電圧の接続電極として、優れた導電性及び低い仕事関数値を有し、本実施例は、この場合を含むが、それに制限されない。各色サブ画素の第２電極は陽極であってもよく、陽極は各色サブ画素の正の電圧の接続電極として、優れた導電性及び高い仕事関数値を有し、本実施例は、この場合を含むが、それに制限されない。
例えば、本開示の実施例では、各色サブ画素の駆動トランジスタとしては低温ポリシリコン（ＬＴＰＳ）薄膜トランジスタを使用することができ、低温ポリシリコン薄膜トランジスタを含むサブ画素に関しては、有機発光素子を流れる飽和電流Ｉは下記関係を満たす。
Figure 2023504942000002
上記関係式（１）では、Ｗ及びＬはそれぞれ駆動トランジスタのチャネル幅及びチャネル長さであり、Ｋ１は駆動トランジスタのチャネル移動度及び単位面積のチャネルの容量に関連し、Ｖｇｓ及びＶｔｈはそれぞれ駆動トランジスタのゲートソース間電圧及び閾値電圧であり、Ｋ１は各駆動トランジスタのチャネルの特性により決められる係数、例えばチャネル移動度などである。
上記飽和電流Ｉ、サブ画素の輝度Ｙ及び電流効率Ｅは下記関係を満たす。
Figure 2023504942000003
上記関係式（１）及び関係式（２）から以下の関係式が得られる。
Figure 2023504942000004
関係式（３）から、各色サブ画素の駆動トランジスタのチャネルアスペクト比は下記関係を満たす。
Figure 2023504942000005
Ｋ２はＫ１、（Ｖｇｓ－Ｖｔｈ）２及びＳに関する係数である。このことから、第１色サブ画素の第１駆動トランジスタのチャネルアスペクト比、第２色サブ画素の第２駆動トランジスタのチャネルアスペクト比及び第３色サブ画素の第３駆動トランジスタはいずれも上記関係式（４）を満たす。
上記関係式（２～４）では、Ｓは、アレイ基板に含まれる有効表示領域の面積である。本開示の実施例に係るアレイ基板を含む表示装置では、Ｓは表示装置のディスプレイスクリーンの有効表示領域の面積である。本開示の実施例では、上記Ｙは、各色サブ画素について混合して形成される白色光がホワイトバランスであることを満たす場合の各色サブ画素の輝度である。
例えば、本開示の実施例では、Ｙは、各色サブ画素について混合して形成される白色光が最高階調であることを満たす場合、各色サブ画素がディスプレイスクリーンを経て表示に用いられるときの最大輝度であることを例として説明する。例えば、Ｙは、有機発光素子から発光された光がディスプレイスクリーンを透過した後の表示輝度である。例えば、通常、上記アレイ基板を含む表示装置の表示側には円偏光板、タッチパネルなどがあるため、白色光に対するディスプレイスクリーンの全体透過率Ｔが一般的に０．４程度であり、異なる色光の全体透過率にはわずかな差異があり、計算の利便性から、本実施例では、白色光、赤色光、緑色光及び青色光に対するスクリーンの全体透過率をいずれも０．４２とし、本実施例は、この場合を含むが、これに制限されない。
例えば、上記関係式（４）に基づき、アレイ基板に含まれる赤色サブ画素、緑色サブ画素及び青色サブ画素の駆動トランジスタのチャネルアスペクト比は下記比率関係式（５）を満たす。
Figure 2023504942000006
例えば、プロセス中に生じる均一性のムラを考慮しないと、各色サブ画素の駆動トランジスタのチャネル移動度及び単位面積のチャネルの容量はいずれも同一の値である。
Ｖｔｈ補償を考慮すると、例えば駆動トランジスタに対しては、ゲートとソースの間の電圧差Ｖｇｓ＝Ｖｄａｔａ＋Ｖｔｈ－Ｖｄｄであり、駆動トランジスタは飽和状態であり、有機発光素子に充電し、出力する飽和電流Ｉが以下のとおりである。
Figure 2023504942000007
上記Ｖｄａｔａは駆動トランジスタを含むサブ画素に入力されるデータ信号であり、Ｖｄｄは駆動トランジスタに入力される電源電圧である。各サブ画素に対しては、電源電圧Ｖｄｄが一定である場合、駆動電流Ｉの大きさはデータ信号Ｖｄａｔａ（すなわち表示データ電圧）に直接関連する。データ信号Ｖｄａｔａが電源電圧Ｖｄｄに等しい場合、駆動トランジスタの出力電流Ｉはゼロであり、つまり有機発光素子を流れる電流がなく、この場合、該有機発光素子を含むサブ画素は発光せず、すなわち黒色として表示し、データ信号Ｖｄａｔａが電源電圧Ｖｄｄに等しくない場合、駆動トランジスタの出力電流Ｉはゼロではなく、つまり、有機発光素子を流れる電流があり、この場合、該有機発光素子を含むサブ画素は発光する。且つ、データ信号Ｖｄａｔａと電源電圧Ｖｄｄとの差の値が大きいほど、出力電流Ｉが大きく、対応するサブ画素で表示される階調が高く、サブ画素の輝度が大きい。
実際のプロセス中に生じる均一性のムラを考慮すると、関係式（５）及び関係式（６）に従って各色サブ画素の駆動トランジスタのチャネルアスペクト比間の比率を算出した後、プロセスを満たすために、該比を所定の範囲で調整することができる。例えば、上記比率関係に従って算出された各色サブ画素の駆動トランジスタのチャネルアスペクト比間の比率が１：０．９７：２．０３である場合、設計及び生産過程の容易さから、上記比を１：１：２に調整するように考慮してもよい。
例えば、図２は本開示の実施例に係るアレイ基板の製作方法の模式的フローチャートである。図２に示すように、本開示の実施例に係る各色サブ画素の駆動トランジスタの製作方法は、ステップＳ１０１～Ｓ１０３を含む。
Ｓ１０１、アレイ基板を含む表示装置の光学パラメータを取得し、光学パラメータに基づき各色サブ画素のプリセット輝度を計算する。
いくつかの例では、アレイ基板は、３つの色サブ画素、すなわち青色サブ画素（第１色サブ画素）、赤色サブ画素（第２色サブ画素）及び緑色サブ画素（第３色サブ画素）を含む。青色サブ画素から発光される青色光の物体色の三刺激値は（Ｘ［Ｂ］、Ｙ［Ｂ］、Ｚ［Ｂ］）であり、緑色サブ画素から発光される緑色光の物体色の三刺激値は（Ｘ［Ｇ］、Ｙ［Ｇ］、Ｚ［Ｇ］）であり、赤色サブ画素から発光される赤色光の物体色の三刺激値は（Ｘ［Ｒ］、Ｙ［Ｒ］、Ｚ［Ｒ］）であり、青色光、緑色光及び赤色光が混合して形成する白色光の物体色の三刺激値は（Ｘ［Ｗ］、Ｙ［Ｗ］、Ｚ［Ｗ］）である。ここでの物体色の三刺激値とは、物体による反射光の色とマッチングするのに必要な赤、緑、青の三原色（ここでの三原色は物理的な本物の色ではなく、想像的な仮想色である）の数を指し、また物体色の色度値を指す。物体色とは、目で見た物体の色、つまり物体により反射又は透過された後の光の色である。
例えば、上記各色サブ画素の物体色の三刺激値Ｘ、Ｙ及びＺはそれぞれ以下を満たす。
Figure 2023504942000008
上記関係式（７）では、Ф（λ）は、波長λの光の発光スペクトルと波長との関数を示し、上記
Figure 2023504942000009
Figure 2023504942000010
及び
Figure 2023504942000011
は、それぞれスペクトルの三刺激値を示し、ＣＩＥ１９３１測色標準観測者スペクトル三刺激値とも呼ばれる。なお、上記各色光三刺激値のうち、Ｙは、マッチング対象の色光の輝度が、表示装置で混合して形成される白色光がホワイトバランス状態であることを満たす場合に達成し得る最大輝度を示す。従って、Ｙ［Ｂ］、Ｙ［Ｇ］、Ｙ［Ｒ］及びＹ［Ｗ］は、それぞれ白色光がホワイトバランス状態である青色光、緑色光、赤色光及び白色光の最大輝度であり、該最大輝度は本開示の実施例における各色光のプリセット輝度である。
例えば、各色光の色座標の中心値が（ｘ、ｙ、ｚ）であり、且つ各色光の色座標の中心値と物体色の三刺激値は下記関係を満たす。
Figure 2023504942000012
上記関係式（８）に基づき、下記式が得られる。
Figure 2023504942000013
上記色座標と物体色の色度値との関係に基づき、各色サブ画素のプリセット色座標を取得すると、物体色の色度値のうちの３つのパラメータの比率関係が得られる。
例えば、加法混色理論に基づき、赤色光、緑色光及び青色光が混合して形成する白色光の物体色の色度値と３つの光の物体色の色度値は下記関係を満たす。
Figure 2023504942000014
上式を行列形式とすれば、以下となる。
Figure 2023504942000015
上記赤色光、緑色光及び青色光の最大輝度Ｙ［Ｒ］、Ｙ［Ｇ］及びＹ［Ｂ］は逆行列で求められる。
Figure 2023504942000016
よって、白色光に対する赤色光、緑色光及び青色光の割合はそれぞれ、Ｙ［Ｒ］／Ｙ［Ｗ］、Ｙ［Ｇ］／Ｙ［Ｗ］、Ｙ［Ｂ］／Ｙ［Ｗ］である。
いくつかの例では、異なる色サブ画素の駆動トランジスタのチャネルアスペクト比間の比率を設計する際に、該アレイ基板を有機発光ダイオード表示装置に適用した後の光学パラメータを考慮しなければならない。
いくつかの例では、光学パラメータは、該有機発光ダイオード表示装置から発光される白色光の目標輝度（プリセット輝度、例えばディスプレイスクリーンを透過した後の最大輝度）、白色光の目標ホワイトバランス座標（プリセットホワイトバランス座標）及び各色サブ画素の目標色座標中心値（プリセット色座標）、例えば第１色サブ画素、第２色サブ画素及び第３色サブ画素のプリセット色座標を含み得る。
例えば、光学パラメータに基づき各色サブ画素のプリセット輝度を計算することは、白色光のプリセットホワイトバランス座標及び白色光のプリセット輝度に基づき、白色光の物体色の色度値（Ｘ［Ｗ］、Ｙ［Ｗ］、Ｚ［Ｗ］）を得ることと、行列関係式（１２）及び各色サブ画素のプリセット色座標に基づき、各色サブ画素のプリセット輝度を算出することとを含む。
例えば、本開示の実施例の第１例では、白色光のプリセット輝度は８００ニット、白色光のプリセットホワイトバランス座標は（０．３０，０．３２）とされてもよい。白色光の物体色の色度値のうちＹが８００であるので、関係式（８～９）に基づき、白色光の物体色の色度値は（７５０，８００，９５０）である。
例えば、赤色サブ画素のプリセット色座標の中心値は（０．６８５，０．３１５）、緑色サブ画素のプリセット色座標の中心値は（０．２５２，０．７１８）、青色サブ画素のプリセット色座標の中心値は（０．１３５，０．０５）とされてもよい。本開示の実施例は、これを制限せず、具体的なニーズに応じて決められる。
上記関係式（８～１０）及び関係式（１２）に基づき、下記式が得られる。
Figure 2023504942000017
上記計算過程に基づき、各色サブ画素のプリセット輝度（すなわちディスプレイスクリーンを透過した後の最大輝度）を算出でき、赤色サブ画素のプリセット輝度は１８４．１ニットであり、緑色サブ画素のプリセット輝度は５５９．１ニットであり、青色サブ画素のプリセット輝度は５６．８ニットである。上記計算中の白色光のプリセット輝度８００ニットは、アレイ基板を含む表示装置のディスプレイスクリーンの全体透過率を考慮した最大輝度であり、従って、各色サブ画素のプリセット輝度も、ディスプレイスクリーンの全体透過率を考慮した最大輝度である。
例えば、本開示の実施例の第２例では、白色光のプリセット輝度は８００ニットに設定されてもよく、白色光のプリセットホワイトバランス座標は（０．３０７，０．３２１）であってもよく、この場合、白色光の物体色の色度値は（７６５．１，８００，９２７．１）である。
例えば、赤色サブ画素のプリセット色座標の中心値は（０．６９７，０．３０３）、緑色サブ画素のプリセット色座標の中心値は（０．２９０，０．６８）、青色サブ画素のプリセット色座標の中心値は（０．１３２，０．０６２）であってもよい。上記関係式（８～１０）及び関係式（１２）に基づき、赤色サブ画素のプリセット輝度は１６３．２ニットであり、緑色サブ画素のプリセット輝度は５６７．４ニットであり、青色サブ画素のプリセット輝度は６９．４ニットである。
例えば、本開示の実施例の第３例では、白色光のプリセット輝度は１０００ニットに設定されてもよく、白色光のプリセットホワイトバランス座標は（０．３０７，０．３２１）であってもよく、この場合、白色光の物体色の色度値は（９５６．４，１０００，１１５８．９）である。
例えば、赤色サブ画素のプリセット色座標の中心値は（０．６９８，０．３０２）、緑色サブ画素のプリセット色座標の中心値は（０．２９８，０．６６２）、青色サブ画素のプリセット色座標の中心値は（０．１３７，０．０６２）であってもよい。上記関係式（８～１０）及び関係式（１２）に基づき、赤色サブ画素のプリセット輝度は１９０．４ニットであり、緑色サブ画素のプリセット輝度は７２３．３ニットであり、青色サブ画素のプリセット輝度は８６．３ニットである。
Ｓ１０２、各色サブ画素のプリセット電流効率を取得する。
例えば、各色サブ画素の電流効率は、光学測定機器及び電気測定機器によって直接測定され得る。光学測定機器は、例えば分光光度計ＰＲ７８８であってもよく、電気測定機器は、例えばデジタルソースメータＫｅｉｔｈｌｅｙ ２４００であってもよい。異なる色サブ画素の駆動トランジスタのチャネルアスペクト比を設計する過程で、一般的な表示装置の各色サブ画素について測定された電流効率に基づき、必要なプリセット電流効率を取得することができる。異なる色サブ画素の有機発光素子の異なる材料によって、各有機発光素子のプリセット電流効率が異なる。
例えば、上記第１例では、赤色サブ画素、緑色サブ画素及び青色サブ画素の電流効率はそれぞれ４８ｃｄ／Ａ、１１８ｃｄ／Ａ及び７．２ｃｄ／Ａである。
例えば、本開示の実施例のアレイ基板を含む表示装置の有効表示領域の面積が０．０３１９８１平方メートルであることを例として、上記関係式（３）に基づき、赤色サブ画素、緑色サブ画素及び青色サブ画素に必要な電流はそれぞれ２９２ミリアンペア、３６１ミリアンペア及び６０１ミリアンペアである。なお、電流を計算する際に使用される輝度はスクリーンの全体透過率を考慮した輝度であり、本開示の実施例では、ディスプレイスクリーンの全体透過率が４２％とされる場合、赤色サブ画素の電流計算用の輝度が４３８．３ニットであり、緑色サブ画素の電流計算用の輝度が１３３１．２ニットであり、青色サブ画素の電流計算用の輝度が１３５．２ニットである。
上記パラメータから明らかなように、各色サブ画素の駆動トランジスタに同一のチャネルアスペクト比が使用される場合、青色サブ画素に供給されるべき電流は赤色サブ画素に供給されるべき電流の２．０６倍であり、青色サブ画素に供給されるべき電流は緑色サブ画素に供給されるべき電流の１．６７倍である。よって、青色サブ画素の駆動トランジスタは駆動能力不足によりこれほど大きな電流を供給できず、その結果、表示装置の青色光の輝度不足が生じ、白色光のホワイトバランスに悪影響を与える恐れがある。
例えば、上記第２例では、赤色サブ画素、緑色サブ画素及び青色サブ画素の電流効率はそれぞれ２４ｃｄ／Ａ、９８ｃｄ／Ａ及び５．８ｃｄ／Ａである。
例えば、上記アレイ基板を含む表示装置の有効表示領域の面積が０．０３１９８１平方メートルであることを例として、上記関係式（３）に基づき、赤色サブ画素、緑色サブ画素及び青色サブ画素に必要な電流はそれぞれ５１８ミリアンペア、４４１ミリアンペア及び９１１ミリアンペアである。
上記パラメータから明らかなように、各色サブ画素の駆動トランジスタに同一のチャネルアスペクト比が使用される場合、青色サブ画素に供給されるべき電流はそれぞれ、赤色サブ画素及び緑色サブ画素に供給されるべき電流の１．７６及び２．０６倍である。よって、青色サブ画素の駆動トランジスタは駆動能力不足によりこれほど大きな電流を供給できず、その結果、表示装置の青色光の輝度不足が生じ、白色光のホワイトバランスに悪影響を与える恐れがある。
例えば、上記第３例では、赤色サブ画素、緑色サブ画素及び青色サブ画素の電流効率はそれぞれ３０ｃｄ／Ａ、１１８ｃｄ／Ａ及び８ｃｄ／Ａである。
例えば、上記アレイ基板を含む表示装置の有効表示領域の面積が０．０３１９８１平方メートルであることを例として、上記関係式（３）に基づき、赤色サブ画素、緑色サブ画素及び青色サブ画素に必要な電流はそれぞれ４８３ミリアンペア、４６７ミリアンペア及び８２１ミリアンペアである。
上記パラメータから明らかなように、各色サブ画素の駆動トランジスタに同一のチャネルアスペクト比が使用される場合、青色サブ画素に供給されるべき電流はそれぞれ、赤色サブ画素及び緑色サブ画素に供給されるべき電流の１．７及び１．７６倍である。よって、青色サブ画素の駆動トランジスタは駆動能力不足によりこれほど大きな電流を供給できず、その結果、表示装置の青色光の輝度不足が生じ、白色光のホワイトバランスに悪影響を与える恐れがある。
本開示の実施例は、青色サブ画素の駆動トランジスタのチャネルアスペクト比を他の色サブ画素の駆動トランジスタのチャネルアスペクト比よりも大きく設計することで、青色サブ画素の駆動トランジスタが青色サブ画素の最大輝度又は最高階調に必要な電流値を提供できるようにし、それにより、表示装置の白色光がプリセットホワイトバランス色座標状態である場合、白色光の輝度が８００ニット以上に達することを確保する。
Ｓ１０３、各色サブ画素のプリセット輝度及びプリセット電流効率に基づき、各色サブ画素の駆動トランジスタのチャネルアスペクト比の比率を計算する。
例えば、第１色サブ画素及び第２色サブ画素のプリセット電流効率をそれぞれＥ１及びＥ２、第１色サブ画素及び第２色サブ画素のプリセット輝度をそれぞれＹ１及びＹ２とすると、第１色サブ画素及び第２色サブ画素のプリセット輝度、及びプリセット電流効率に基づき、第１駆動トランジスタのチャネルアスペクト比と第２駆動トランジスタのチャネルアスペクト比との比率を計算することは、
第１駆動トランジスタのチャネルアスペクト比をＷ１／Ｌ１、第２駆動トランジスタのチャネルアスペクト比をＷ２／Ｌ２として設定することと、
第１色サブ画素に入力されるプリセットデータ信号Ｖｄａｔａ１、第２色サブ画素に入力されるプリセットデータ信号Ｖｄａｔａ２、各色サブ画素に入力されるプリセット電源電圧Ｖｄｄを取得することと、
第１駆動トランジスタのチャネルアスペクト比と第２駆動トランジスタのチャネルアスペクト比との比率が大体満たす比率関係式（Ｗ１／Ｌ１）：（Ｗ２／Ｌ２）に基づき、比率を算出することとを含む。
例えば、青色サブ画素、赤色サブ画素及び緑色サブ画素のプリセット電流効率はそれぞれＥＢ、ＥＲ及びＥＧとされ、青色サブ画素、赤色サブ画素及び緑色サブ画素のプリセット輝度はそれぞれＹ［Ｂ］、Ｙ［Ｒ］及びＹ［Ｂ］とされる。
例えば、上記パラメータ及び関係式（５）に基づき、各色サブ画素の駆動トランジスタのチャネルアスペクト比の比率を計算できる。各色サブ画素に入力されるプリセットデータ信号Ｖｄａｔａがいずれも同じであり、且つ各色サブ画素の輝度が表示装置の最高輝度又は最高階調であるとされる場合、赤色サブ画素、緑色サブ画素及び青色サブ画素の駆動トランジスタのチャネルアスペクト比は下記比率関係式（１３）を満たす。
Figure 2023504942000018
上記第１例のパラメータを関係式（１３）に代入すると、下記式が得られる。
Figure 2023504942000019
上記第２例のパラメータを関係式（１３）に代入すると、下記式が得られる。
Figure 2023504942000020
上記第３例のパラメータを関係式（１３）に代入すると、下記式が得られる。
Figure 2023504942000021
実際の表示過程で、各色サブ画素が略同じデータ信号の範囲を有するために、各色サブ画素に入力されるデータ信号の差を小さく設計することができる（例えば、異なる色サブ画素に入力されるデータ信号の差を１．５Ｖ以下にする）。
実際のプロセス能力の差異を考慮すると、赤色サブ画素、緑色サブ画素及び青色サブ画素の駆動トランジスタのチャネルアスペクト比の比率は１：１：２に設定され得る。本開示の実施例はそれに制限されず、赤色サブ画素、緑色サブ画素及び青色サブ画素の駆動トランジスタのチャネルアスペクト比の比率は１：（０．７～１．３）：（１．５～２．５）の範囲を満たせばよい。
例えば、上記各色サブ画素の駆動トランジスタのチャネルアスペクト比間の比率関係に基づき、青色サブ画素の駆動トランジスタのチャネルアスペクト比は５／２５、緑色サブ画素及び赤色サブ画素のチャネルアスペクト比はいずれも３／３０に設計され得る。本開示の実施例はそれに制限されず、実際のプロセスのニーズに応じて調節され得る。例えば、上記各色サブ画素の駆動トランジスタのチャネルアスペクト比間の比率関係に基づき、青色サブ画素の駆動トランジスタのチャネルアスペクト比は４／２５～６．５／２５、緑色サブ画素及び赤色サブ画素のチャネルアスペクト比はいずれも２．４／３０～４／３０に設計され得る。
図３は本開示の実施例の第２例において各色サブ画素のデータ電圧、及び各色サブ画素の有機発光素子を駆動する薄膜トランジスタのドレインとソース間の電流のシミュレーション曲線図である。上記第２例における各色サブ画素の駆動トランジスタのチャネルアスペクト比の比率関係（すなわち（Ｗ／Ｌ）Ｒ：（Ｗ／Ｌ）Ｇ：（Ｗ／Ｌ）Ｂ≒１：１：２）に基づき、各色サブ画素の駆動トランジスタのチャネルアスペクト比を設定することにより、図３に示すシミュレーション曲線図が得られる。図３に示すように、該表示装置の有効表示面積が０．０３１９８１ｍ２、解像度が１９２０＊７２０、各色サブ画素に入力されるプリセットデータ電圧がいずれも－２．１１８Ｖであるとされる場合、青色サブ画素１１０の有機発光素子を駆動する薄膜トランジスタのドレインとソースの間を流れる電流が約６６６．９ナノアンペアであれば、すべての青色サブ画素に必要な電流値は６６６．９＊１９２０＊７２０ナノアンペア、すなわち９２１ミリアンペアであり、赤色サブ画素１２０の有機発光素子を駆動する薄膜トランジスタのドレインとソースの間を流れる電流が約３２２．９ナノアンペアであれば、すべての赤色サブ画素に必要な電流値は３２２．９＊１９２０＊７２０ナノアンペア、すなわち４４６ミリアンペアであり、緑色サブ画素１３０の有機発光素子を駆動する薄膜トランジスタのドレインとソースの間を流れる電流が約３７８．３ナノアンペアであれば、すべての緑色サブ画素に必要な電流値は３７８．３＊１９２０＊７２０ナノアンペア、すなわち５２３ミリアンペアである。該シミュレーション曲線の結果は第２例の各色サブ画素に必要な電流の数値とほぼ一致する。よって、青色サブ画素の駆動トランジスタのチャネルアスペクト比を他の色サブ画素の駆動トランジスタのチャネルアスペクト比よりも大きく設計することで、青色サブ画素の駆動トランジスタが青色サブ画素の最大輝度又は最高階調に必要な電流値を提供できるようにし、それにより、白色光がホワイトバランス状態である場合、白色光の輝度が８００ニット以上に達することを確保する。
図４はチャネルアスペクト比が異なる駆動トランジスタのゲート電圧、及びドレインとソース間の電流の曲線図である。図４の異なる曲線は、それぞれ異なるチャネルアスペクト比を表し、図４に示すように、チャネルアスペクト比が３／３５の駆動トランジスタでは、該駆動トランジスタの閾値電圧は－２．４７０９４Ｖ、ゲート電圧は－５．９Ｖであり、チャネルアスペクト比が４／３５の駆動トランジスタでは、該駆動トランジスタの閾値電圧は－２．５１２６Ｖであり、ゲート電圧は－５．９Ｖであり、チャネルアスペクト比が５／３５の駆動トランジスタでは、該駆動トランジスタの閾値電圧は－２．４８７２Ｖであり、ゲート電圧は－５．４Ｖである。上記各駆動トランジスタのゲート電圧及び閾値電圧の数値から明らかなように、駆動トランジスタのチャネルアスペクト比を変えることは、実質的には駆動トランジスタの駆動特性に影響を与えない。
図５Ａ～図５Ｃはそれぞれ各色サブ画素の駆動トランジスタのチャネルアスペクト比と充電率との関係図である。図５Ａは、赤色サブ画素の駆動回路に高階調（例えば２５５階調）、中階調（例えば１２８階調）及び低階調（例えば３２階調）に対応するデータ信号が書き込まれる場合、駆動トランジスタの異なるチャネルアスペクト比の充電率の変化状況である。図５Ａに示すように、駆動トランジスタのチャネルアスペクト比が５／３５及び４／３５である場合の充電率は、いずれも駆動トランジスタのチャネルアスペクト比が３／３５である場合の充電率より大きい。同様に、図５Ｂは、緑色サブ画素の駆動回路に高階調（例えば２５５階調）、中階調（例えば１２８階調）及び低階調（例えば３２階調）に対応するデータ信号が書き込まれる場合、駆動トランジスタの異なるチャネルアスペクト比の充電率の変化状況である。図５Ｂに示すように、駆動トランジスタのチャネルアスペクト比が５／３５及び４／３５である場合の充電率は、いずれも駆動トランジスタのチャネルアスペクト比が３／３５である場合の充電率より大きい。図５Ｃは、青色サブ画素の駆動回路に高階調（例えば２５５階調）、中階調（例えば１２８階調）及び低階調（例えば３２階調）に対応するデータ信号が書き込まれる場合、駆動トランジスタの異なるチャネルアスペクト比の充電率の変化状況である。図５Ｃに示すように、駆動トランジスタのチャネルアスペクト比が５／３５及び４／３５である場合の充電率は、いずれも駆動トランジスタのチャネルアスペクト比が３／３５である場合の充電率より大きい。このことから明らかなように、適切な比率関係を満たすように各色サブ画素の駆動トランジスタのチャネルアスペクト比を変える過程において、チャネルアスペクト比を大きくする（例えばチャネルの幅を大きくする）ことで該駆動トランジスタの充電率を増加することを考慮することができ、それにより充電時間を短縮させることができる。
本開示の別の実施例は、上記アレイ基板を含む有機発光ダイオード表示装置を提供する。
いくつかの例では、有機発光ダイオード表示装置は車載表示装置である。
本開示の実施例は、異なる色サブ画素の駆動トランジスタのチャネルアスペクト比を相違に設計することで、車載表示装置のディスプレイスクリーンが高輝度画面を表示する時に青色光の輝度不足の現象が生じることをできるだけ回避できる。
もちろん、本開示の実施例は有機発光ダイオードが車載表示装置である場合に制限されず、デジタルカメラ、携帯電話、腕時計、タブレットパソコン、ノートパソコンなど、表示機能を有する任意の製品又は部材であってもよく、本実施例はこれを制限しない。
本開示の別の実施例は表示基板を提供し、図６は本開示の実施例に係る表示基板の模式的ブロック図であり、図７は本開示の実施例に係る表示基板の繰り返しユニットの模式図であり、図８は本開示の実施例に係る表示基板の平面模式図である。
例えば、図６～７に示すように、本開示の実施例に係る表示基板１０００は、ベース基板１００と、ベース基板１００上に設置され、第１方向（すなわちＹ方向）及び第２方向（すなわちＸ方向）に配列された複数の繰り返しユニット１１とを含み、第１方向と第２方向が交差する。例えば、第１方向と第２方向は垂直である。各繰り返しユニット１１は、複数のサブ画素２２、例えば第１色サブ画素１１０と第２色サブ画素１２０を含む。各色サブ画素２２は、有機発光素子２２０と画素回路２２１を含み、画素回路２２１は有機発光素子２２０を発光駆動することに用いられ、駆動回路２２２を含む。第１色サブ画素１１０の駆動回路２２２は第１駆動トランジスタ１１１を含み、第２色サブ画素１２０の駆動回路２２２は第２駆動トランジスタ１２１を含み、第１駆動トランジスタ１１１のチャネルアスペクト比は第２駆動トランジスタ１２１のチャネルアスペクト比より大きい。本開示の実施例は、アレイ基板上の異なる色サブ画素の駆動トランジスタのチャネルアスペクト比を最適化させることで、該アレイ基板を含む表示装置の輝度を向上させることができる。
本開示の実施例の第１駆動トランジスタのチャネルアスペクト比と第２駆動トランジスタのチャネルアスペクト比との関係は、図１Ａ～図１Ｅに示す実施例の第１駆動トランジスタのチャネルアスペクト比と第２駆動トランジスタのチャネルアスペクト比との関係と同じであるが、ここで繰り返し説明しない。
例えば、表示基板１０００は、ディスプレイパネル、例えばアクティブマトリクス型有機発光ダイオード（ＡＭＯＬＥＤ）ディスプレイパネルなどに適用され得る。表示基板１０００はアレイ基板であってもよい。
例えば、ベース基板１００はガラス基板、石英基板、プラスチック基板などの適切な基板であってもよい。
例えば、図７に示すように、各繰り返しユニット１１は第３色サブ画素１３０をさらに含み、第３色サブ画素１３０は第３駆動トランジスタ１３１を含み、第３駆動トランジスタ１３１のチャネルアスペクト比が第１駆動トランジスタ１１１のチャネルアスペクト比未満である。
本開示の実施例の第１駆動トランジスタ、第２駆動トランジスタ及び第３駆動トランジスタのチャネルアスペクト比間の関係は、図１Ａ～図１Ｅに示す実施例の第１駆動トランジスタ、第２駆動トランジスタ及び第３駆動トランジスタのチャネルアスペクト比間の関係と同じであるが、ここで繰り返し説明しない。
例えば、図７に示すように、各繰り返しユニット１１において、第１色サブ画素１１０、第２色サブ画素１２０及び第３色サブ画素１３０の画素回路は、第１方向（Ｙ方向の矢印が指す方向）に順に配列されている。例えば、Ｘ方向に配列された一列のサブ画素は同一色サブ画素である。
例えば、各色サブ画素の画素回路のベース基板１００での正投影が覆う領域は、おおよそ１つの矩形内（図１０に示す破線枠１１０１）にある。なお、画素回路の一部の信号ラインが該矩形内の部分及び該矩形外に延在している部分を含むので、ここで画素回路のベース基板での正投影は主に、各トランジスタ、コンデンサなどの素子の構造のベース基板での正投影、及び該矩形内にある各信号ラインの部分のベース基板での正投影を含む。
例えば、各サブ画素２２の有機発光素子２２０は、第１電極、第２電極、及び第１電極と第２電極との間に設置された発光層を含む。有機発光素子２２０の第１電極及び第２電極のうちの一方は駆動トランジスタに電気的に接続され、図７～図９Ｅに示す例は、有機発光素子の第２電極が駆動トランジスタに電気的に接続されることを例として説明する。
例えば、図８に示すように、画素回路２２１は、第２発光制御回路２２３と第１発光制御回路２２４とをさらに含む。駆動回路２２２は、制御端子、第１端子、及び第２端子を含み、且つ有機発光素子２２０に有機発光素子２２０を発光駆動する駆動電流を供給するように配置される。例えば、第２発光制御回路２２３は駆動回路２２２の第１端子及び第１電圧端子ＶＤＤに接続され、且つ駆動回路２２２と第１電圧端子ＶＤＤとの接続導通又は切断を実現するように配置され、第１発光制御回路２２４は駆動回路２２２の第２端子及び有機発光素子２２０の第１電極に電気的に接続され、且つ駆動回路２２２と有機発光素子２２０との接続導通又は切断を実現するように配置される。
例えば、図８に示すように、画素回路２２１は、データ書込み回路２２６、記憶回路２２７、閾値補償回路２２８、及びリセット回路２２９をさらに含む。データ書込み回路２２６は、駆動回路２２２の第１端子に電気的に接続され、且つ走査信号の制御でデータ信号を記憶回路２２７に書き込むように配置され、記憶回路２２７は、駆動回路２２２の制御端子及び第１電圧端子ＶＤＤに電気的に接続され、且つデータ信号を記憶するように配置され、閾値補償回路２２８は、駆動回路２２２の制御端子及び第２端子に電気的に接続され、且つ駆動回路２２２に対して閾値補償を行うように配置され、リセット回路２２９は、駆動回路２２２の制御端子及び有機発光素子２２０の第１電極に電気的に接続され、且つリセット制御信号の制御で駆動回路２２２の制御端子及び有機発光素子２２０の第１電極をリセットするように配置される。
例えば、図８に示すように、駆動回路２２２は駆動トランジスタＴ１を含み、駆動回路２２２の制御端子が駆動トランジスタＴ１のゲートを含み、駆動回路２２２の第１端子が駆動トランジスタＴ１の第１極を含み、駆動回路２２２の第２端子が駆動トランジスタＴ１の第２極を含む。
例えば、図８に示すように、データ書込み回路２２６はデータ書込みトランジスタＴ２を含み、記憶回路２２７は記憶コンデンサーＣを含み、閾値補償回路２２８は閾値補償トランジスタＴ３を含み、第２発光制御回路２２３は第２発光制御トランジスタＴ４を含み、第１発光制御回路２２４は第１発光制御トランジスタＴ５を含み、リセット回路２２９は第１リセットトランジスタＴ６及び第２リセットトランジスタＴ７を含み、リセット制御信号は第１サブリセット制御信号及び第２サブリセット制御信号を含んでもよい。
例えば、図８に示すように、データ書込みトランジスタＴ２の第１極は駆動トランジスタＴ１の第１極に電気的に接続され、データ書込みトランジスタＴ２の第２極はデータラインＶｄに電気的に接続されてデータ信号を受信するように配置され、データ書込みトランジスタＴ２のゲートは第１走査信号ラインＧａ１に電気的に接続されて走査信号を受信するように配置され、記憶コンデンサーＣの第１極は第１電源端子ＶＤＤに電気的に接続され、記憶コンデンサーＣの第２極は駆動トランジスタＴ１のゲートに電気的に接続され、閾値補償トランジスタＴ３の第１極は駆動トランジスタＴ１の第２極に電気的に接続され、閾値補償トランジスタＴ３の第２極は駆動トランジスタＴ１のゲートに電気的に接続され、閾値補償トランジスタＴ３のゲートは第２走査信号ラインＧａ２に電気的に接続されて補償制御信号を受信するように配置され、第１リセットトランジスタＴ６の第１極は第１リセット電源端子Ｖｉｎｉｔ１に電気的に接続されて第１リセット信号を受信するように配置され、第１リセットトランジスタＴ６の第２極は駆動トランジスタＴ１のゲートに電気的に接続され、第１リセットトランジスタＴ６のゲートは第１リセット制御信号ラインＲｓｔ１に電気的に接続されて第１サブリセット制御信号を受信するように配置され、第２リセットトランジスタＴ７の第１極は第２リセット電源端子Ｖｉｎｉｔ２に電気的に接続されて第２リセット信号を受信するように配置され、第２リセットトランジスタＴ７の第２極は有機発光素子２２０の第１電極に電気的に接続され、第２リセットトランジスタＴ７のゲートは第２リセット制御信号ラインＲｓｔ２に電気的に接続されて第２サブリセット制御信号を受信するように配置され、第２発光制御トランジスタＴ４の第１極は第１電源端子ＶＤＤに電気的に接続され、第２発光制御トランジスタＴ４の第２極は駆動トランジスタＴ１の第１極に電気的に接続され、第２発光制御トランジスタＴ４のゲートは、第１発光制御信号ラインＥＭ１に電気的に接続されて第１発光制御信号を受信するように配置され、第１発光制御トランジスタＴ５の第１極は駆動トランジスタＴ１の第２極に電気的に接続され、第１発光制御トランジスタＴ５の第２極は有機発光素子２２０の第２電極に電気的に接続され、第１発光制御トランジスタＴ５のゲートは第２発光制御信号ラインＥＭ２に電気的に接続されて第２発光制御信号を受信するように配置され、有機発光素子２２０の第１電極は第２電源端子ＶＳＳに電気的に接続される。
例えば、第１電源端子ＶＤＤ及び第２電源端子ＶＳＳのうち、一方は高圧端子であり、他方は低圧端子である。例えば、図８に示す実施例では、第１電源端子ＶＤＤは、一定の第１電圧を出力する電圧源であり、第１電圧が正電圧であり、一方、第２電源端子ＶＳＳは、一定の第２電圧を出力する電圧源であり、第２電圧が負電圧などである。例えば、いくつかの例では、第２電源端子ＶＳＳは接地してもよい。
例えば、図８に示すように、走査信号と補償制御信号は同じであってもよく、すなわち、データ書込みトランジスタＴ２のゲート及び閾値補償トランジスタＴ３のゲートは同一の信号ライン、例えば第１走査信号ラインＧａ１に電気的に接続されて、同じ信号（例えば、走査信号）を受信し、この場合、表示基板１０００には第２走査信号ラインＧａ２が設置されなくてもよく、信号ラインの数が少なくなる。また例えば、データ書込みトランジスタＴ２のゲート及び閾値補償トランジスタＴ３のゲートはそれぞれ、異なる信号ラインに電気的に接続されてもよく、すなわちデータ書込みトランジスタＴ２のゲートは第１走査信号ラインＧａ１に電気的に接続され、閾値補償トランジスタＴ３のゲートは第２走査信号ラインＧａ２に電気的に接続されるが、第１走査信号ラインＧａ１及び第２走査信号ラインＧａ２が伝送する信号は同じである。
なお、走査信号と補償制御信号は異なってもよく、それにより、データ書込みトランジスタＴ２のゲート及び閾値補償トランジスタＴ３が別々制御されてもよく、画素回路の制御の柔軟性が高まる。
例えば、図８に示すように、第１発光制御信号と第２発光制御信号は同じであってもよく、すなわち、第２発光制御トランジスタＴ４のゲート及び第１発光制御トランジスタＴ５のゲートは同一の信号ライン、例えば第１発光制御信号ラインＥＭ１に電気的に接続されて、同じ信号（例えば、第１発光制御信号）を受信し、この場合、表示基板１０００には第２発光制御信号ラインＥＭ２が設置されなくてもよく、信号ラインの数が少なくなる。また例えば、第２発光制御トランジスタＴ４のゲート及び第１発光制御トランジスタＴ５のゲートはそれぞれ、異なる信号ラインに電気的に接続されてもよく、すなわち、第２発光制御トランジスタＴ４のゲートは第１発光制御信号ラインＥＭ１に電気的に接続され、第１発光制御トランジスタＴ５のゲートは第２発光制御信号ラインＥＭ２に電気的に接続されるが、第１発光制御信号ラインＥＭ１及び第２発光制御信号ラインＥＭ２が伝送する信号は同じである。
なお、第２発光制御トランジスタＴ４と第１発光制御トランジスタＴ５が異なるタイプのトランジスタであり、例えば、第２発光制御トランジスタＴ４がＰ型トランジスタであり、第１発光制御トランジスタＴ５がＮ型トランジスタである場合、第１発光制御信号と第２発光制御信号は異なってもよく、本開示の実施例はそれを制限しない。
例えば、第１サブリセット制御信号と第２サブリセット制御信号は同じであってもよく、すなわち、第１リセットトランジスタＴ６のゲート及び第２リセットトランジスタＴ７のゲートは同一の信号ライン、例えば第１リセット制御信号ラインＲｓｔ１に電気的に接続されて、同じ信号（例えば、第１サブリセット制御信号）を受信し、この場合、表示基板１０００には第２リセット制御信号ラインＲｓｔ２が設置されなくてもよく、信号ラインの数が少なくなる。また例えば、第１リセットトランジスタＴ６のゲート及び第２リセットトランジスタＴ７のゲートはそれぞれ、異なる信号ラインに電気的に接続されてもよく、すなわち、第１リセットトランジスタＴ６のゲートは第１リセット制御信号ラインＲｓｔ１に電気的に接続され、第２リセットトランジスタＴ７のゲートは第２リセット制御信号ラインＲｓｔ２に電気的に接続されるが、第１リセット制御信号ラインＲｓｔ１及び第２リセット制御信号ラインＲｓｔ２が伝送する信号は同じである。なお、第１サブリセット制御信号と第２サブリセット制御信号は異なってもよい。
例えば、いくつかの例では、第２サブリセット制御信号は走査信号と同じであってもよく、すなわち第２リセットトランジスタＴ７のゲートは第１走査信号ラインＧａ１に電気的に接続されて走査信号を第２サブリセット制御信号として受信する。
例えば、第１リセットトランジスタＴ６のゲート及び第２リセットトランジスタＴ７のソースは、それぞれ第１リセット電源端子Ｖｉｎｉｔ１及び第２リセット電源端子Ｖｉｎｉｔ２に接続され、第１リセット電源端子Ｖｉｎｉｔ１及び第２リセット電源端子Ｖｉｎｉｔ２は、一定の直流基準電圧を出力する直流基準電圧端子であってもよい。第１リセット電源端子Ｖｉｎｉｔ１と第２リセット電源端子Ｖｉｎｉｔ２は同じであってもよく、例えば第１リセットトランジスタＴ６のゲート及び第２リセットトランジスタＴ７のソースは同一のリセット電源端子に接続される。第１リセット電源端子Ｖｉｎｉｔ１及び第２リセット電源端子Ｖｉｎｉｔ２は、高圧端子であってもよいし、低圧端子であってもよく、駆動トランジスタＴ１のゲート及び発光素子２２０の第１電極をリセットするために第１リセット信号及び第２リセット信号を供給できればよく、本開示はこれを制限しない。
なお、図８に示す画素回路の駆動回路２２２、データ書込み回路２２６、記憶回路２２７、閾値補償回路２２８、及びリセット回路２２９は例示的なものに過ぎず、駆動回路２２２、データ書込み回路２２６、記憶回路２２７、閾値補償回路２２８、及びリセット回路２２９などの回路の具体的な構造は、実際の応用ニーズに応じて設定することができ、本開示の実施例はこれを具体的に限定しない。
例えば、トランジスタの特性によって、トランジスタはＮ型トランジスタとＰ型トランジスタに分けられ、明瞭さから、本開示の実施例では、トランジスタがＰ型トランジスタ（例えば、Ｐ型ＭＯＳトランジスタ）である場合を例として本開示の技術案を詳細に説明し、つまり、本開示の説明において、駆動トランジスタＴ１、データ書込みトランジスタＴ２、閾値補償トランジスタＴ３、第２発光制御トランジスタＴ４、第１発光制御トランジスタＴ５、第１リセットトランジスタＴ６、及び第２リセットトランジスタＴ７などはいずれもＰ型トランジスタであってもよい。ただし、本開示の実施例のトランジスタはＰ型トランジスタに制限されず、当業者は、実際のニーズに応じてＮ型トランジスタ（例えば、Ｎ型ＭＯＳトランジスタ）を利用して、本開示の実施例の１つ又は複数のトランジスタの機能を達成することもできる。
なお、本開示の実施例で使用されるトランジスタは、薄膜トランジスタ、電界効果トランジスタ又はその他の特性が同じスイッチデバイスであってもよく、薄膜トランジスタは、酸化物半導体薄膜トランジスタ、アモルファスシリコン薄膜トランジスタ又はポリシリコン薄膜トランジスタなどを含んでもよい。トランジスタのソース、ドレインは構造的に対称であってもよく、従って、物理構造に関して、そのソース、ドレインは相違点がなくてもよい。本開示の実施例では、トランジスタを区別するために、制御極としてのゲートを除き、一方の極は第１極、他方の極は第２極として直接説明され、従って、本開示の実施例では、全部又は一部のトランジスタの第１極及び第２極は、必要に応じて交換可能である。
なお、本開示の実施例では、サブ画素の画素回路は、図８に示す７Ｔ１Ｃ（すなわち７つのトランジスタと１つのコンデンサ）構造に加えて、他の数のトランジスタを含む構造、例えば７Ｔ２Ｃ構造、６Ｔ１Ｃ構造、６Ｔ２Ｃ構造又は９Ｔ２Ｃ構造としてもよく、本開示の実施例はこれを限定しない。
図９Ａ～１０Ａは本開示のいくつかの実施例に係る画素回路の各層の模式図である。以下、図９Ａ～１０Ａを参照しながら画素回路の各回路のバックプレーンでの位置関係を説明し、図９Ａ～１０Ａに示す例は、１つの繰り返しユニット１１の画素回路２２１を例とし、第１色サブ画素１１０に含まれる画素回路の各トランジスタの位置を例示し、その他の色サブ画素の画素回路に含まれる部材は第１色サブ画素に含まれる各トランジスタの位置とほぼ同じである。図９Ａに示すように、該第１色サブ画素１１０の画素回路２２１は、図８に示す駆動トランジスタＴ１、データ書込みトランジスタＴ２、閾値補償トランジスタＴ３、第２発光制御トランジスタＴ４、第１発光制御トランジスタＴ５、第１リセットトランジスタＴ６、及び第２リセットトランジスタＴ７、記憶コンデンサーＣを含む。
図９Ａ～１０Ａは、各色サブ画素の画素回路１２１に電気的に接続された第１走査信号ラインＧａ１、第２走査信号ラインＧａ２、第１リセット制御信号ラインＲｓｔ１、第２リセット制御信号ラインＲｓｔ２、第１リセット電源端子Ｖｉｎｉｔ１の第１リセット電源信号ラインＩｎｉｔ１、第２リセット電源端子Ｖｉｎｉｔ２の第２リセット電源信号ラインＩｎｉｔ２、第１発光制御信号ラインＥＭ１、第２発光制御信号ラインＥＭ２、データラインＶｄ、第１電源端子ＶＤＤの第１電源信号ラインＶＤＤ１、第２電源信号ラインＶＤＤ２、第３電源信号ラインＶＤＤ３（すなわち電源ライン）、シールドライン３４４をさらに示している。第１電源信号ラインＶＤＤ１と第２電源信号ラインＶＤＤ２は互いに電気的に接続され、且つ第１電源信号ラインＶＤＤ１と第３電源信号ラインＶＤＤ３は互いに電気的に接続される。電源ラインＶＤＤ３は、ベース基板に垂直な第３方向にデータラインＶｄと重なる。
なお、図９Ａ～９Ｅに示す例では、第１走査信号ラインＧａ１と第２走査信号ラインＧａ２は同一の信号ラインであり、第１リセット電源信号ラインＩｎｉｔ１と第２リセット電源信号ラインＩｎｉｔ２は同一の信号ラインであり、第１リセット制御信号ラインＲｓｔ１と第２リセット制御信号ラインＲｓｔ２は同一の信号ラインであり、第１発光制御信号ラインＥＭ１と第２発光制御信号ラインＥＭ２は同一の信号ラインであるが、これに制限されない。
例えば、図９Ａは、該表示基板の画素回路の活性半導体層３１０を示している。活性半導体層３１０は、半導体材料をパターン化して形成するものであってもよい。活性半導体層３１０は、上記駆動トランジスタＴ１、データ書込みトランジスタＴ２、閾値補償トランジスタＴ３、第２発光制御トランジスタＴ４、第１発光制御トランジスタＴ５、第１リセットトランジスタＴ６、及び第２リセットトランジスタＴ７の活性層の製作に用いられ得る。活性半導体層３１０は、各サブ画素の各トランジスタの活性層パターン及びドーピング領域パターン（すなわち第３色サブ画素に示すソース領域ｓ及びドレイン領域ｄ）を含み、且つ同一画素回路の各トランジスタの活性層パターン及びドーピング領域パターンは一体に設置されている。
なお、活性層は一体に形成されている低温ポリシリコン層を含んでもよく、ソース領域及びドレイン領域は、ドーピングなどによって導体化して各構造の電気的接続を実現することができる。つまり、各サブ画素の各トランジスタの活性半導体層はｐ－シリコンで形成れる全体的なパターンであり、且つ同一画素回路の各トランジスタはドーピング領域パターン（すなわちソース領域ｓ及びドレイン領域ｄ）及び活性層パターンを含み、異なるトランジスタの活性層同士はドーピング構造を介して隔てられる。
例えば、第１方向に配列された異なる色サブ画素の画素回路の活性半導体層は接続されておらず、互いに切断されている。第２方向に配列された同一色サブ画素の画素回路の活性半導体層は一体に設置されてもよく、互いに切断されてもよい。
例えば、活性半導体層３１０は、アモルファスシリコン、ポリシリコン、酸化物半導体材料などを用いて製作することができる。なお、上記ソース領域及びドレイン領域はｎ型不純物又はｐ型不純物がドーピングされている領域であってもよい。
例えば、画素回路のゲート金属層は第１導電層と第２導電層を含んでもよい。上記活性半導体層３１０上には、上記活性半導体層３１０を保護するためのゲート絶縁層（図１０Ｂ及び図１０Ｃに示す）が形成されている。図９Ｂは該表示基板に含まれる第１導電層３２０を示しており、第１導電層３２０はゲート絶縁層上に設置されることにより、活性半導体層３１０と絶縁する。第１導電層３２０は、記憶コンデンサーＣの第２極ＣＣ２、第１走査信号ラインＧａ１、第１リセット制御信号ラインＲｓｔ１、第１発光制御信号ラインＥＭ１、駆動トランジスタＴ１、データ書込みトランジスタＴ２、閾値補償トランジスタＴ３、第２発光制御トランジスタＴ４、第１発光制御トランジスタＴ５、第１リセットトランジスタＴ６、及び第２リセットトランジスタＴ７のゲートを含んでもよい。
例えば、図９Ｂに示すように、データ書込みトランジスタＴ２のゲートは第１走査信号ラインＧａ１と活性半導体層３１０とが重なる部分であってもよく、第２発光制御トランジスタＴ４のゲートは第１発光制御信号ラインＥＭ１と活性半導体層３１０とが重なる第１部分であってもよく、第１発光制御トランジスタＴ５のゲートは第１発光制御信号ラインＥＭ１と活性半導体層３１０とが重なる第２部分であってもよく、第１リセットトランジスタＴ６のゲートは第１リセット制御信号ラインＲｓｔ１と活性半導体層３１０とが重なる第１部分であり、第２リセットトランジスタＴ７のゲートは第１リセット制御信号ラインＲｓｔ１と活性半導体層３１０とが重なる第２部分であり、閾値補償トランジスタＴ３はダブルゲート構造の薄膜トランジスタであってもよく、閾値補償トランジスタＴ３の１番目のゲートは第１走査信号ラインＧａ１と活性半導体層３１０とが重なる部分であってもよく、閾値補償トランジスタＴ３の２番目のゲートは第１走査信号ラインＧａ１から突出した突出部Ｐと活性半導体層３１０とが重なる部分であってもよい。図８及び９Ｂに示すように、駆動トランジスタＴ１のゲートは記憶コンデンサーＣの第２極ＣＣ２であってもよい。
なお、図９Ａの各破線矩形枠は、第１導電層３２０と活性半導体層３１０とが重なる各部分を示す。
例えば、図９Ｂに示すように、第１走査信号ラインＧａ１、第１リセット制御信号ラインＲｓｔ１、及び第１発光制御信号ラインＥＭ１は第２方向Ｘに配列されている。第１走査信号ラインＧａ１は第１リセット制御信号ラインＲｓｔ１と第１発光制御信号ラインＥＭ１との間に位置する。
例えば、第２方向Ｘに、記憶コンデンサーＣの第２極ＣＣ２（すなわち駆動トランジスタＴ１のゲート）は第１走査信号ラインＧａ１と第１発光制御信号ラインＥＭ１との間に位置する。第１走査信号ラインＧａ１から突出した突出部Ｐは、第１走査信号ラインＧａ１の第１発光制御信号ラインＥＭ１から離れた側に位置する。
例えば、図９Ａに示すように、第２方向Ｘに、データ書込みトランジスタＴ２のゲート、閾値補償トランジスタＴ３のゲート、第１リセットトランジスタＴ６のゲート、及び第２リセットトランジスタＴ７のゲートはいずれも駆動トランジスタＴ１のゲートの第１側に位置し、第２発光制御トランジスタＴ４のゲート、第１発光制御トランジスタＴ５のゲートはいずれも駆動トランジスタＴ１のゲートの第２側に位置する。例えば、図９Ａ～１０Ａに示す例では、第１色サブ画素の画素回路の駆動トランジスタＴ１のゲートの第１側及び第２側は、第２方向Ｘにおける駆動トランジスタＴ１のゲートの互いに反対する両側である。例えば、図９Ａ～１０Ａに示すように、ＸＹ面内において、第１色サブ画素の画素回路の駆動トランジスタＴ１のゲートの第１側は駆動トランジスタＴ１のゲートの上側であってもよく、第１色サブ画素の画素回路の駆動トランジスタＴ１のゲートの第２側は駆動トランジスタＴ１のゲートの下側であってもよい。下側に関しては、例えば表示基板のＩＣバインディング用側は表示基板の下側であり、駆動トランジスタＴ１のゲートの下側は駆動トランジスタＴ１のゲートのＩＣに近い側である。上側は下側との反対側、例えば駆動トランジスタＴ１のゲートのＩＣから離れた側である。
例えば、いくつかの実施例では、図９Ａ～１０Ａに示すように、第１方向Ｙに、データ書込みトランジスタＴ２のゲート及び第２発光制御トランジスタＴ４のゲートはいずれも駆動トランジスタＴ１のゲートの第３側に位置し、閾値補償トランジスタＴ３の１番目のゲート、第１発光制御トランジスタＴ５のゲート、及び第２リセットトランジスタＴ７のゲートはいずれも駆動トランジスタＴ１のゲートの第４側に位置する。例えば、図９Ａ～１０Ａに示す例では、第１色サブ画素の画素回路の駆動トランジスタＴ１のゲートの第３側及び第４側は、第１方向Ｙにおける駆動トランジスタＴ１のゲートの互いに反対する両側である。例えば、図９Ａ～１０Ａに示すように、第１色サブ画素の画素回路の駆動トランジスタＴ１のゲートの第３側は第１色サブ画素の画素回路の駆動トランジスタＴ１のゲートの左側であってもよく、第１色サブ画素の画素回路の駆動トランジスタＴ１のゲートの第４側は第１色サブ画素の画素回路の駆動トランジスタＴ１のゲートの右側であってもよい。左側及び右側に関しては、例えば同一画素回路において、データラインが第１電源信号ラインＶＤＤ１の左側、第１電源信号ラインＶＤＤ１がデータラインの右側にある。
例えば、上記第１導電層３２０上には、上記第１導電層３２０を保護するための第１絶縁層（図１０Ｂ及び図１０Ｃに示す）が形成されている。図９Ｃは該画素回路の第２導電層３３０を示しており、第２導電層３３０は記憶コンデンサーＣの第１極ＣＣ１、第１リセット電源信号ラインＩｎｉｔ１、第２電源信号ラインＶＤＤ２及び遮光部Ｓを含む。第２電源信号ラインＶＤＤ２と記憶コンデンサーＣの第１極ＣＣ１は一体に形成される。記憶コンデンサーＣの第１極ＣＣ１と記憶コンデンサーＣの第２極ＣＣ２は少なくとも部分的に重なって記憶コンデンサーＣを形成する。
例えば、上記第２導電層３３０上には、上記第２導電層３３０を保護するための第２絶縁層（図１０Ｂ及び図１０Ｃに示す）が形成されている。図９Ｄは該画素回路のソースドレイン金属層３４０を示しており、ソースドレイン金属層３４０はデータラインＶｄ、第１電源信号ラインＶＤＤ１及びシールドライン３４４を含む。上記データラインＶｄ、第１電源信号ラインＶＤＤ１及びシールドライン３４４はいずれもＸ方向に延びている。シールドライン３４４とデータラインＶｄを同一層に同種材料で形成することで、シールドラインとデータラインを同一のパターニングプロセスで同時に形成することができ、シールドラインを製作するためにさらなるパターニングプロセスを必要とすることを回避し、表示基板の製作プロセスを簡略化させ、製作コストを節約する。
例えば、ソースドレイン金属層３４０は、第１接続部３４１、第２接続部３４２、及び第３接続部３４３（すなわち接続構造３４３）をさらに含む。図９Ｄは複数のビアの例示的な位置をさらに示しており、ソースドレイン金属層３４０は、示される複数のビアを介して該ソースドレイン金属層３４０とベース基板との間に位置する複数の膜層に接続される。図９Ｄに示すように、充填が異なるビアは、ソースドレイン金属層３４０が該ビアを介して異なる膜層に接続されることを示す。例えば、白色で充填されたビアは、ソースドレイン金属層３４０が該ビアを介して図９Ａに示す活性半導体層３１０に接続されることを示し、黒色ドットで充填されたビアは、ソースドレイン金属層３４０が該ビアを介して図９Ｃに示す第２導電層に接続されることを示し、各ビアが位置する具体的な膜層及び具体的な接続関係については、後続の図１０Ａに示す図において詳細に説明する。
例えば、上記ソースドレイン金属層３４０上には、上記ソースドレイン金属層３４０を保護するための第３絶縁層及び第４絶縁層（図１０Ｂ及び図１０Ｃに示す）が形成されている。各サブ画素の有機発光素子の第２電極は第３絶縁層及び第４絶縁層のベース基板から離れた側に設置されてもよい。
図９Ｅは該画素回路の第３導電層３５０を示しており、第３導電層３５０は第４接続部３５３及びＸ方向とＹ方向に沿って交差して分布している第３電源信号ラインＶＤＤ３を含む。図９Ｅは複数のビア３５１及び３５４の例示的な位置をさらに示しており、第３導電層３５０は、示される複数のビア３５１及び３５４を介してソースドレイン金属層３４０に接続される。
図１０Ａは上記活性半導体層３１０、第１導電層３２０、第２導電層３３０、ソースドレイン金属層３４０及び第３導電層３５０の積層位置関係の模式図である。図９Ａ～１０Ａに示すように、データラインＶｄは、ゲート絶縁層、第１絶縁層、及び第２絶縁層の少なくとも１つのビア（例えば、ビア３８１）を介して活性半導体層３１０のデータ書込みトランジスタＴ２のソース領域に接続される。第１電源信号ラインＶＤＤ１はゲート絶縁層、第１絶縁層、及び第２絶縁層の少なくとも１つのビア（例えば、ビア３８２）を介して活性半導体層３１０の対応する第２発光制御トランジスタＴ４のソース領域に接続される。
図９Ａ～１０Ｃに示すように、第１接続部３４１の一端は、ゲート絶縁層、第１絶縁層、及び第２絶縁層の少なくとも１つのビア（例えば、ビア３８４）を介して活性半導体層３１０の対応する閾値補償トランジスタＴ３のドレイン領域に接続され、第１接続部３４１の他端は、第１絶縁層及び第２絶縁層の少なくとも１つのビア（例えば、ビア３８５）を介して第１導電層３２０の駆動トランジスタＴ１のゲート（すなわち記憶コンデンサーＣの第２極ＣＣ２）に接続される。第２接続部３４２の一端は、第２絶縁層の１つのビア（例えば、ビア３８６）を介して第１リセット電源信号ラインＩｎｉｔ１に接続され、第２接続部３４２の他端は、ゲート絶縁層、第１絶縁層、及び第２絶縁層の少なくとも１つのビア（例えば、ビア３８７）を介して活性半導体層３１０の第２リセットトランジスタＴ７のドレイン領域に接続される。第３接続部３４３（接続構造３４３）は、接続構造３４３と活性半導体層３１０との間に位置する無機層、例えばゲート絶縁層１０３、第１絶縁層１０４、及び第２絶縁層１０５の少なくとも１つのビア（例えば、ビア３５２、すなわち第１接続孔３４３－１）を介して活性半導体層３１０の第１発光制御トランジスタＴ５のドレイン領域に接続される。
なお、本開示の実施例で使用されるトランジスタのソース領域とドレイン領域は構造的に同じであってもよいので、そのソース領域とドレイン領域は構造的に相違点がなくてもよく、従って、両者は必要に応じて交換可能である。
例えば、図９Ａ～１０Ａに示すように、第１電源信号ラインＶＤＤ１は、第２導電層３３０とソースドレイン金属層３４０との間に位置する第２絶縁層の少なくとも１つのビア（例えば、ビア３８３２）を介して第２導電層３３０の記憶コンデンサーＣの第１極ＣＣ１に接続される。
例えば、図９Ａ～１０Ａに示すように、シールドライン３４４はＸ方向に延びており、且つベース基板での正投影が駆動トランジスタのベース基板での正投影とデータラインのベース基板での正投影との間に位置する。例えば、第１色サブ画素の画素回路のシールドラインは、第２色サブ画素の画素回路のデータラインで伝送される信号による、第１色サブ画素の閾値補償トランジスタＴ３の性能への影響を低減させ、更に第１色サブ画素の駆動トランジスタのゲートと第２色サブ画素のデータラインとの結合への影響を低減させ、クロストークの問題を軽減させる。
例えば、図９Ａ～１０Ａに示すように、シールドライン３４４は第２絶縁層の少なくとも１つのビア（例えばビア３３２）を介して第１リセット電源信号ラインＩｎｉｔ１に接続され、このように、シールドラインに固定電位を付与することに加えて、第１リセット電源信号ラインで伝送される初期化信号の電圧がより安定的になり、画素駆動回路の作動性能に有利である。
例えば、図９Ａ～１０Ａに示すように、シールドライン３４４はそれぞれ、Ｙ方向に延びている２本の第１リセット電源信号ラインＩｎｉｔ１に結合され、このように、シールドライン３４４に固定電位を付与し、且つこの２本の第１リセット電源信号ラインＩｎｉｔ１はそれぞれＸ方向におけるシールドライン３４４の両側に位置する。例えば、この２本の第１リセット電源信号ラインはそれぞれｎ行目の画素回路及びｎ＋１行目の画素回路に対応する。
例えば、同一列のシールドライン３４４は１本のシールドラインであってもよく、このシールドラインは隣接する２本の第１リセット電源信号ライン間に位置する複数のサブ部分を含み、且つ各サブ部分がそれぞれ該列の各画素回路領域内に位置する。
例えば、シールドライン３４４とリセット電源信号ラインを結合することに加えて、シールドライン３４４と第１電源信号ラインを結合してもよく、このように、シールドライン３４４は第１電源信号ラインが伝送する電源信号と同じ固定電位を有する。
例えば、シールドライン３４４のベース基板での正投影は、閾値補償トランジスタＴ３のベース基板での正投影とデータラインＶｄのベース基板での正投影との間に位置し、このように、シールドライン３４４は、データラインで伝送される信号の変化による、閾値補償トランジスタＴ３の性能への影響を低減させ、更に駆動トランジスタのゲートとデータ信号ラインＶｄ（ｎ＋１）との結合への影響を低減させ、垂直クロストークの問題を解消し、表示基板が表示に用いられる場合、より良好な表示効果を達成させる。
例えば、シールドライン３４４のベース基板での正投影は、第１接続部３４１のベース基板での正投影とデータラインのベース基板での正投影との間に位置してもよく、シールドライン３４４のベース基板での正投影は、駆動トランジスタＴ１のベース基板での正投影とデータラインのベース基板での正投影との間に位置する。
上記設置形態は、データラインと閾値補償トランジスタとの間で生じた第１クロストーク、及びデータラインと第１接続部との間で生じた第２クロストークを効果的に低減させ、それにより上記第１クロストーク及び第２クロストークによる駆動トランジスタに対する間接的クロストークを低減させる。また、上記設置形態は、データラインと駆動トランジスタとの間で生じた直接クロストークをさらに低減させ、それにより表示基板の作動性能を確実に確保する。
例えば、シールドライン３４４は上記設置形態に制限されず、ｎ行目の画素回路に対応するリセット電源信号ラインのみに結合されるか、ｎ＋１行目の画素回路に対応するリセット電源信号ラインのみに結合されてもよい。また、Ｘ方向におけるシールドライン３４４の延び長さは実際のニーズに応じて設定されてもよい。
例えば、各色サブ画素の画素回路は遮光部Ｓ１をさらに含み、遮光部Ｓ１は、シールドライン３４４と異なる層に設置され、且つ遮光部Ｓ１のベース基板での正投影がシールドライン３４４のベース基板での正投影と重なる。シールドライン３４４は第２絶縁層のビア３３１を介して第２導電層３３０の遮光部Ｓ１に接続され、このように、遮光部Ｓ１に固定電位を付与し、それにより閾値補償トランジスタＴ３とその近くにあるその他の導電パターンとの結合作用をさらに低減させ、表示基板の作動性能をより安定的にする。
例えば、遮光部Ｓ１と閾値補償トランジスタＴ３の２つのゲート間の活性半導体層３１０とが重なることで、２つのゲート間の活性半導体層３１０の特性が光照射により変わることを防止し、例えば、この部分の活性半導体層の電圧が変わることを防止し、クロストークの発生を防止する。
本例は、遮光部とシールドラインとの接続を模式的に示しているが、それに制限されず、両者は接続されていなくてもよい。
例えば、図９Ａ～１０Ａに示すように、第３電源信号ラインＶＤＤ３は、第３絶縁層及び第４絶縁層の少なくとも１つのビア３５１を介して第１電源信号ラインＶＤＤ１に接続され、第４接続部３５３は、第３絶縁層及び第４絶縁層のビア３５４を介して第３接続部３４３に接続される。
例えば、第３絶縁層はパッシベーション層であってもよく、第４絶縁層は第１平坦層であってもよく、第３絶縁層は第４絶縁層とベース基板との間に位置する。第４絶縁層は有機層であってもよく、且つ有機層の厚さがパッシベーション層などの無機層よりも厚い。
例えば、ビア３５１及びビア３５４はいずれもネストビアであり、すなわちビア３５１は第３絶縁層の第１ビアと第４絶縁層の第２ビアを含み、第３絶縁層の第１ビアと第４絶縁層の第２ビアの位置が対向し、且つ第４絶縁層の第２ビアのベース基板での正投影が第３絶縁層の第１ビアのベース基板での正投影内に位置する。
例えば、第３電源信号ラインＶＤＤ３はグリッド状に分布しており、Ｘ方向に延びている部分とＹ方向に延びている部分とを含む。Ｘ方向に延びている第３電源信号ラインＶＤＤ３の部分のベース基板での正投影は、第１電源信号ラインＶＤＤ１のベース基板での正投影とほぼ重なるか、第１電源信号ラインＶＤＤ１のベース基板での正投影は、Ｘ方向に延びている第３電源信号ラインＶＤＤ３の部分のベース基板での正投影内に位置し（図１０Ａは、両者の投影がほぼ重なる場合を例として示す）、第３電源信号ラインＶＤＤ３と第１電源信号ラインＶＤＤ１が電気的に接続されることで、第１電源信号ラインＶＤＤ１の電圧降下を低減させ、それにより表示装置の均一性を改善することができる。
例えば、第３電源信号ラインＶＤＤ３は、ソースドレイン金属層と同じ材料を用いてもよい。
各ビアを明確に示すために、図１０Ａには、ビアと各層との位置関係が示されていない。
例えば、図９Ａ～１０Ａに示すように、本開示の一例は、第１色サブ画素１１０及び第３色サブ画素１３０の画素回路に含まれる各部材の相対位置関係が同じである場合を例とし、例えば、第１色サブ画素１１０及び第３色サブ画素１３０の第４接続部３５３がいずれも各サブ画素に含まれる第１発光制御トランジスタＴ５のドレイン領域と重なる場合を例とする。第２色サブ画素１２０（例えば赤色サブ画素）の画素回路の第４接続部３５３は第１発光制御トランジスタＴ５のドレイン領域と重ならず、例えば第２色サブ画素１２０の第４接続部３５３及び第１発光制御トランジスタＴ５のドレイン領域はそれぞれＹ方向に延びている第３電源信号ラインＶＤＤ３の両側に位置する。例えば、図９Ｄに示すように、第１色サブ画素及び第３色サブ画素の第３接続部３４３はいずれもブロック状構造であり、一方、第２色サブ画素の第３接続部３４３はＸ方向に延びているストリップ状部であり、該ストリップ状部の一端は後続で形成される第４接続部３５３に接続され、ストリップ状部の他端は第１発光制御トランジスタＴ５のドレイン領域に接続され、それによって、第４接続部は第１発光制御トランジスタＴ５のドレイン領域に接続される。この場合、後続で形成される各色サブ画素の陽極はビアを介して対応する第４接続部３５３に接続され、それにより第１発光制御トランジスタＴ５のドレイン領域との接続を実現する。
本実施例は以上の場合を含むが、それに制限されず、各色サブ画素の第４接続部の位置は、有機発光素子の配列規則及び発光領域の位置により決められる。
例えば、図１０Ｂは図１０ＡのＡＡ’線に沿って切断された部分断面構造模式図である。図１０Ａ及び１０Ｂに示すように、第２色サブ画素１２０の画素回路において活性半導体層の第１発光制御トランジスタＴ５の第２極（例えばドレインＴ５ｄ）のベース基板１００から離れた側にはゲート絶縁層１０３が設置され、ゲート絶縁層１０３のベース基板１００から離れた側には第１発光制御信号ラインＥＭ１が設置され、第１発光制御信号ラインＥＭ１のベース基板１００から離れた側には第１絶縁層１０４が設置され、第１絶縁層１０４のベース基板１００から離れた側には第２電源信号ラインＶＤＤ２が設置され、第２電源信号ラインＶＤＤ２のベース基板１００から離れた側には第２絶縁層１０５が設置され、第２絶縁層１０５のベース基板１００から離れた側には第３接続部３４３が設置されている。第２色サブ画素１２０の第３接続部３４３は、ゲート絶縁層１０３、第１絶縁層１０４及び第２絶縁層１０５のビア３５２を介して活性半導体層３１０の第１発光制御トランジスタＴ５の第２極Ｔ５ｄに接続される。第３接続部３４３は第２電源信号ラインＶＤＤ２及び第１発光制御信号ラインＥＭ１の両方と重なる。第３接続部３４３のベース基板１００から離れた側には、第３絶縁層１０６及び第４絶縁層１０７が順に設置され、第４絶縁層１０７のベース基板１００から離れた側には、第４接続部３５３及び第３電源信号ラインＶＤＤ３が設置されている。第３電源信号ラインＶＤＤ３は第２電源信号ラインＶＤＤ２と重なる。第４接続部３５３は、第３絶縁層１０６及び第４絶縁層１０７に位置するネストビア３５４を介して第３接続部３４３に接続され、それにより第２発光制御トランジスタとの接続を実現する。
例えば、図１０Ｂに示すように、データラインＶｄは、ゲート絶縁層１０３、第１絶縁層１０４、及び第２絶縁層１０５のビア３８１を介してデータ書込みトランジスタＴ２のソースＴ２ｓに接続され、第１接続部３４１の一端は、ゲート絶縁層１０３、第１絶縁層１０４、及び第２絶縁層１０５のビア３８４を介して閾値補償トランジスタＴ３のドレインＴ３ｄに接続され、第１接続部３４１の他端は、第１絶縁層１０４及び第２絶縁層１０５のビア３８５を介して駆動トランジスタＴ１のゲート（すなわち記憶コンデンサーＣの第２極ＣＣ２）に接続され、駆動トランジスタＴ１のチャネルＴ１ｃはそのゲートのベース基板１００に向く側に位置し、且つビア３８５と重ならず、駆動トランジスタＴ１のソースＴ１ｄは、そのゲート及び記憶コンデンサーＣの第１極ＣＣ１の両方と重なる。
例えば、図１０Ｃは図１０ＡのＢＢ’線に沿って切断された部分断面構造模式図である。図１０Ａ～１０Ｃに示すように、第１色サブ画素１１０と第２色サブ画素１２０の相違点としては、第２色サブ画素１２０の第４接続部３５３のベース基板１００での正投影は、その第１発光制御トランジスタＴ５の第２極Ｔ５ｄのベース基板１００での正投影と重ならない一方、第１色サブ画素１３０の第４接続部３５３のベース基板１００での正投影は、その第１発光制御トランジスタＴ５の第２極Ｔ５ｄのベース基板１００での正投影と重なる。第１色サブ画素１１０において、第３接続部３４３は第２電源信号ラインＶＤＤ２及び第１発光制御信号ラインＥＭ１の両方と重ならない。第１色サブ画素１１０において、駆動トランジスタＴ１のチャネルＴ１ｃはそのゲートのベース基板１００に向く側に位置し、且つビア３８５と重なる。このことから分かるように、第１色サブ画素の駆動トランジスタのチャネル幅は、第２色サブ画素のチャネル幅より大きい。
例えば、図９Ａ～１０Ａに示すように、第２方向Ｘに、第１走査信号ラインＧａ１、第１リセット制御信号ラインＲｓｔ１、及び第１リセット電源信号ラインＩｎｉｔ１はいずれも第１色サブ画素の画素回路の駆動トランジスタＴ１のゲートの第１側に位置し、第１発光制御信号ラインＥＭ１は第１色サブ画素の画素回路の駆動トランジスタＴ１の第２側に位置する。
例えば、第１走査信号ラインＧａ１、第１リセット制御信号ラインＲｓｔ１、第１発光制御信号ラインＥＭ１、及び第１リセット電源信号ラインＩｎｉｔ１はいずれも第１方向Ｙに延びており、データラインＶｄは第２方向Ｘに延びている。
例えば、第１電源信号ラインＶＤＤ１は第２方向Ｘに延びており、第２電源信号ラインＶＤＤ２は第１方向Ｙに延びている。第１電源端子ＶＤＤの信号ラインは表示基板にグリッド状に配線される。つまり、表示基板全体に亘って、第１電源信号ラインＶＤＤ１及び第２電源信号ラインＶＤＤ２はグリッド状に配列され、それにより、第１電源端子ＶＤＤの信号ラインの抵抗が小さく、電圧降下が低く、さらに第１電源端子ＶＤＤによる電源電圧の安定性が向上する。
なお、各画素回路の駆動回路、第１発光制御回路、第２発光制御回路、データ書込み回路、記憶回路、閾値補償回路及びリセット回路などの配列位置関係は、図９Ａ～１０Ａに示す例に制限されず、駆動回路、第１発光制御回路、第２発光制御回路、データ書込み回路、記憶回路、閾値補償回路及びリセット回路の位置は、実際の応用ニーズに応じて具体的に設定されてもよい。
図１１Ａは本実施例の一例に係るアレイ基板の部分構造模式図である。図１１Ａに示すように、本例のアレイ基板の各色サブ画素に含まれる画素回路は図１０Ａに示す画素回路である。例えば、図９Ａ～１１Ａに示すように、第３電源信号ラインＶＤＤ３の第１電源信号ラインＶＤＤ１から離れた側には第５絶縁層（未図示）がさらに設置されている。例えば、第５絶縁層は第２平坦層であってもよく、その材料が第４絶縁層（すなわち第１平坦層）の材料と同じであってもよく、例えば有機材料である。
例えば、図９Ａ～図１１Ｂに示すように、少なくとも１つの画素ユニットにおいて、第２色サブ画素１２０の第１発光制御トランジスタＴ５の第１極は、第１接続孔３４３－１を介して接続構造３４３に電気的に接続され、接続構造３４３は、第２接続孔３４３－２（すなわちビア３５２）を介して第２色サブ画素１２０の第２電極１２３に電気的に接続され、第１接続孔３４３－１の少なくとも一部の、ベース基板での正投影は、発光制御信号ラインＥＭ１のベース基板での正投影の一方側に位置し、第２接続孔３４３－２の少なくとも一部の、ベース基板１００での正投影は、発光制御信号ラインＥＭ１のベース基板１００での正投影の他方側に位置し、少なくとも１つの画素ユニットにおいて、第３色サブ画素１３０の第２電極１３３は、ベース基板１００に垂直な第３方向に、第３色サブ画素１３０の有機発光素子を制御する駆動トランジスタＴ１のチャネルＴ１ｃと重ならない。
本開示は画素配列構造を提供し、該画素配列構造では、２つの接続孔と発光制御信号ラインとの位置関係の設定及び第３色サブ画素の第２電極と駆動トランジスタのチャネルとの位置関係の設定により、画素配列のコンパクトさを向上させて、画素解像度を向上させ、これに加えて、接続構造を介して第２色サブ画素を効果的に発光駆動する。
本開示は、異なる層のデータライン及び電源ライン、すなわち二重層信号ラインを設置することで、画素のコンパクトな配列及び最適化な配線方式を実現することができる。
例えば、図１１Ａ及び１１Ｂに示すように、第２色サブ画素１２０の第２電極及び第３色サブ画素１３０の第２電極は第２方向に交互に配列されている。例えば、第３色サブ画素の第２電極と第２色サブ画素の画素回路はベース基板に垂直な方向に重なる。本開示では、第３色サブ画素の第２電極を第２色サブ画素の画素回路と重なるように配置することにより、画素配列のコンパクトさを効果的に向上させることができる。
例えば、第１接続孔３４３－１のベース基板１００での正投影の中心は、発光制御信号ラインＥＭ１のベース基板１００での正投影の一方側に位置し、第２接続孔３４３－２のベース基板１００での正投影の中心は、発光制御信号ラインＥＭ１のベース基板１００での正投影の他方側に位置する。
例えば、図９Ａ～１１Ｂに示すように、第２色サブ画素１２０において、接続構造３４３は、接続構造３４３と第２電極１２３との間に位置する無機層及び有機層の少なくとも一方の第２接続孔３４３－２を介して第２電極１２３に電気的に接続される。例えば、絶縁層１０６は無機層であってもよく、絶縁層１０７は有機層１０７であってもよいが、これに制限されない。無機層は、電気的絶縁、水・酸素隔離の作用を果たし、有機層は陽極の平坦性を確保する作用を果たす。例えば、第２接続孔３４３－２は第４絶縁層１０７に位置するビア３５４である。上記第１接続孔及び第２接続孔はいずれも接続構造に直接接続された孔である。例えば、接続構造は、第２接続孔を介して第２電極に電気的に接続され、接続構造と第２電極との間には、アダプタ用の、その他の膜層に位置するビアが含まれてもよい。例えば、接続構造３４３は、第３絶縁層１０６及び第４絶縁層１０７に位置する第２接続孔３４３－２を介して第４接続部３５３に接続され、第４接続部３５３は第５絶縁層に位置するアダプタ孔を介して第２電極に接続され、それにより、接続構造は第２電極に電気的に接続される。
例えば、図１０Ａ、図１０Ｂ及び図１１Ａに示すように、少なくとも１つの第２色サブ画素１２０において、第１接続孔３４３－１（すなわち３５２）のベース基板１００での正投影は第１面積を有し、第２接続孔３４３－２（すなわち３５４）のベース基板１００での正投影は第２面積を有し、第１面積と第２面積は異なる。
例えば、図１０Ａ、図１０Ｂ及び図１１Ａに示すように、少なくとも１つの第２色サブ画素１２０において、第１接続孔３４３－１は第２方向に発光制御信号ラインＭ１までの第１間隔を有し、第２接続孔３４３－２は第２方向に発光制御信号ラインＥＭ２までの第２間隔を有し、第１間隔と第２間隔は異なる。ここで、接続孔から発光制御信号ラインまでの間隔とは、接続孔と発光制御信号ラインの互いに接近するエッジの間の間隔であってもよいが、これに制限されず、接続孔の中心と発光制御信号ラインの中心線との間の間隔であってもよい。
例えば、図９Ａ～１１Ｂに示すように、第１色サブ画素１１０の有機発光素子の第２電極１１３（すなわち陽極）は、第５絶縁層のビア１１３３を介して第４接続部３５３に接続され、それにより第１発光制御トランジスタＴ５のドレイン領域との接続を実現する。同様に、第３色サブ画素１３０の有機発光素子の第２電極１３３（すなわち陽極）は、第５絶縁層のビア１３３３を介して第４接続部３５３に接続され、それにより第１発光制御トランジスタＴ５のドレイン領域との接続を実現する。第２色サブ画素１２０の有機発光素子の第２電極１２３（すなわち陽極）は、第５絶縁層のビアを介して第４接続部３５３に接続され、更に第３接続部３４３に接続され、それにより第１発光制御トランジスタＴ５のドレイン領域との接続を実現する。
例えば、図９Ａ～１１Ｂに示すように、少なくとも１つの画素ユニットにおいて、第３色サブ画素１３０の第２電極１３３は、第３方向に、その他の色サブ画素（例えば、第１色サブ画素１１０及び第２色サブ画素１２０）の有機発光素子を制御する駆動トランジスタＴ１のチャネルのいずれとも重ならない。
例えば、図９Ａ～１１Ｂに示すように、少なくとも１つの画素ユニットにおいて、第２色サブ画素１２０の第１接続孔３４３－１のベース基板１００での正投影は、第２色サブ画素１２０の第２接続孔３４３－２のベース基板１００での正投影よりも、第２色サブ画素１２０の第２電極１２３のベース基板１００での正投影から遠く離れる。本開示の実施例では、第２色サブ画素の第１接続孔及び第２接続孔はいずれも、第２色サブ画素の発光領域から遠く離れ、従って、第２接続孔が第２電極と発光層との重なり領域に近い場合であっても、発光領域内の発光層及び第２電極の平坦性に影響を与えない。
例えば、図９Ａ～１１Ｂに示すように、少なくとも１つの画素ユニットにおいて、第２色サブ画素１２０の第２電極１２３は、第３方向に、第２色サブ画素１３０の有機発光素子を駆動する駆動トランジスタＴ１のチャネルと重なり、それにより画素のコンパクトな配列を実現し、画素の解像度を向上させることができる。
例えば、図９Ａ～１１Ｂに示すように、少なくとも１つの画素ユニットにおいて、第２色サブ画素１２０の画素回路に接続されたデータラインＶｄと第２色サブ画素１２０の第２電極１２３とは、第１方向（すなわちＹ方向）に互いに離間している。第２色サブ画素１２０の画素回路に接続されたデータラインＶｄのベース基板１００での正投影は第２色サブ画素１２０の第２電極１２３のベース基板１００での正投影と重ならない。
例えば、図９Ａ～１１Ｂに示すように、第２色サブ画素１２０の第２電極１２３は、第３方向に、第３色サブ画素１３０の画素回路に接続されたデータラインＶｄと重なる。
例えば、図９Ａ～１１Ｂに示すように、少なくとも１つの画素ユニットにおいて、第１色サブ画素１１０の第２電極１１３及び第３色サブ画素１３０の第２電極１３３の、第２方向に延びているの第１直線での正投影はいずれも、第２色サブ画素１２０の接続構造３４３の第１直線での正投影と重なる。
例えば、図９Ａ～１１Ｂに示すように、少なくとも１つの画素ユニットにおいて、第３色サブ画素１３０の第２電極１３３の、第１方向に延びている第２直線での正投影は、第２色サブ画素１２０の接続構造３４３の第２直線での正投影と重なる。
例えば、図１１Ａに示すように、各色サブ画素の有機発光素子の第２電極はいずれも本体電極と接続電極を含み、且つ各色サブ画素の本体電極の形状はいずれも六角形である。
例えば、図１１Ａに示すように、第１色サブ画素１１０の第２電極１１３は、第１本体電極１１３１と第１接続電極１１３２を含み、第１本体電極１１３１と第１接続電極１１３２は一体構造とされてもよく、且つ第１接続電極１１３２は接続孔１１３３を介して第４接続部３５３に接続され、更に第３接続部３４３に接続され、それにより、第１色サブ画素１１０の第１発光制御トランジスタＴ５の第２極との接続を実現する。第２色サブ画素１２０の第２電極１２３は、第２本体電極１２３１と第２接続電極１２３２を含み、第２本体電極１２３１と第２接続電極１２３２は一体構造とされてもよく、且つ第２接続電極１２３２は接続孔１２３３を介して第４接続部３５３に接続され、更に第３接続部３４３に接続され、それにより、第２色サブ画素１２０の第１発光制御トランジスタＴ５の第２極との接続を実現する。第３色サブ画素１３０の第２電極１３３は第３本体電極１３３１と第３接続電極１３３２を含み、第３本体電極１３３１と第３接続電極１３３２は一体構造とされてもよく、且つ第３接続電極１３３２は接続孔１３３３を介して第４接続部３５３に接続され、更に第３接続部３４３に接続され、それにより、第３色サブ画素１３０の第１発光制御トランジスタＴ５の第２極との接続を実現する。
例えば、図９Ａ～１１Ｂに示すように、第１色サブ画素１１０の本体電極１１３１の第１直線での正投影は、第２色サブ画素１２０の接続構造３４３の第１直線での正投影と重なる。
例えば、図９Ａ～１１Ｂに示すように、第３色サブ画素１３０の本体電極１３３１の第２直線での正投影は、第２色サブ画素１２０の接続構造３４３の第２直線での正投影と重なる。
例えば、図９Ａ～１１Ｂに示すように、第２色サブ画素１２０の第２電極１２３は、第３方向に、走査信号ラインＧａ１と重なる。第２色サブ画素１２０の第２電極１２３のベース基板１００での正投影は、走査信号ラインＧａ１のベース基板１００での正投影と重なる。
例えば、図９Ａ～１１Ｂに示すように、第２色サブ画素１２０の第２電極１２３は、第３方向に、該第２色サブ画素１２０の画素回路に電気的に接続された走査信号ラインＧａ１と重なる。例えば、第２色サブ画素１２０の第２電極１２３のベース基板１００での正投影は、該第２色サブ画素１２０の画素回路に電気的に接続された走査信号ラインＧａ１のベース基板１００での正投影と重なる。
例えば、図９Ａ～１１Ｂに示すように、少なくとも１つの画素ユニットにおいて、第１色サブ画素１１０の第２電極１１３及び第３色サブ画素１３０の第２電極１３３はいずれも、第３方向に、発光制御信号ラインＥＭ１と重なる。例えば、少なくとも１つの画素ユニットにおいて、第１色サブ画素１１０の第２電極１１３のベース基板１００での正投影及び第３色サブ画素１３０の第２電極１３３のベース基板１００での正投影はいずれも、発光制御信号ラインＥＭ１のベース基板１００での正投影と重なる。
例えば、図９Ａ～１１Ｂに示すように、第１色サブ画素１１０の第２電極１１３は、発光制御信号ラインＥＭ１の両側にそれぞれ位置する第１サブ電極部１１３－１及び第２サブ電極部１１３－２を含み、第１サブ電極部１１３－１の面積が第２サブ電極部１１３－２の面積より大きい。図１１Ａに示すように、発光制御信号ラインの中心線を基準として、第１色サブ画素１１０の第２電極１１３のうち発光制御信号ラインの中心線の両側に位置する部分は、それぞれ第１サブ電極部１１３－１及び第２サブ電極部１１３－２である。
例えば、図９Ａ～１１Ｂに示すように、第１色サブ画素１１０において、第２接続孔３４３－２のベース基板１００での正投影の中心及び第１サブ電極部１１３－１のベース基板１００での正投影は、それぞれ発光制御信号ラインＥＭ１のベース基板１００での正投影の両側に位置する。
例えば、図９Ａ～１１Ｂに示すように、少なくとも１つの画素ユニットにおいて、記憶コンデンサーＣの第２極ＣＣ２は駆動トランジスタＴ１のゲートとして多重化され、第１色サブ画素１１０の記憶コンデンサーＣの第２極ＣＣ２の面積は、第２色サブ画素１２０の記憶コンデンサーＣの第２極ＣＣ２の面積と異なる。
例えば、図９Ａ～１１Ｂに示すように、第１色サブ画素１１０の第２電極１１３の面積は、第２色サブ画素１２０の第２電極１２３の面積より大きく、且つ第１色サブ画素１１０の記憶コンデンサーＣの第２極ＣＣ２の面積は、第２色サブ画素１２０の記憶コンデンサーＣの第２極ＣＣ２の面積より大きい。
例えば、図９Ａ～１１Ｂに示すように、第２色サブ画素１２０において、記憶コンデンサーＣの第１極ＣＣ１は、第３方向に、接続構造３４３と重なる。
例えば、図９Ａ～１１Ｂに示すように、第１色サブ画素１１０の第２電極１１３は第３方向にデータラインＶｄと重なり、重なり部分は、第２方向における長さが、第２方向における第２電極１１３の最大長さの８０％より大きく、それにより、第１色サブ画素の第２電極の平坦性を向上させる。例えば、第１色サブ画素１１０の第２電極１１３のベース基板１００での正投影は、データラインＶｄのベース基板１００での正投影と重なり、重なり部分は、第２方向における長さが、第２方向における第２電極１１３の正投影の最大長さの８０％より大きい。
例えば、図９Ａ～１１Ｂに示すように、第１色サブ画素１１０の第２電極１１３は、第３方向に電源ラインＶＤＤ３と重なり、重なり部分は、第２方向における長さが、第２方向における第２電極１１３の最大長さの８０％より大きく、それにより、第１色サブ画素の第２電極の平坦性を向上させる。例えば、第１色サブ画素１１０の第２電極１１３のベース基板１００での正投影は、電源ラインＶＤＤ３のベース基板１００での正投影と重なり、重なり部分は、第２方向における長さが、第２方向における第２電極１１３の正投影の最大長さの８０％より大きい。
例えば、第１色サブ画素１１０の第１接続電極１１３２は、Ｙ方向に、第１本体電極１１３１の中心の、該サブ画素の画素回路のデータラインから離れた側に位置するとともに、Ｘ方向に、第１本体電極１１３１の中心の、該サブ画素の画素回路の発光制御信号ラインから離れた側に位置する。例えば、第１色サブ画素１１０の第１接続電極１１３２及び第１本体電極１１３１はＸ方向に配列され、第１接続電極１１３２は第１本体電極１１３１の右下隅に位置する。例えば、第２色サブ画素１２０の第２接続電極１２３２は、Ｙ方向に、第２本体電極１２３１の中心の、該サブ画素の画素回路のデータラインから離れた側に位置するとともに、Ｘ方向に、第２本体電極１２３１の中心の、該サブ画素の画素回路の発光制御信号ラインに近い側に位置する。例えば、第２色サブ画素１２０の第２接続電極１２３２及び第２本体電極１２３１はＸ方向に配列され、第２接続電極１２３２は第１本体電極１２３１の右下隅に位置する。例えば、第３色サブ画素１３０の第３接続電極１３３２及び第３本体電極１３３１はＹ方向に配列され、第３接続電極１３３２は第３本体電極１３３１の右側に位置し、すなわち、該サブ画素の画素回路のシールドラインに接近する側に近い。
例えば、図９Ａ～１１Ｂに示すように、隣接するサブ画素の間には画素画定層（図１Ｂに示す画素画定層１０１）がさらに設置され、画素画定層は、各色サブ画素の発光領域を画定するための開口を含む。画素画定層の開口のベース基板での正投影は、対応する第２電極の本体電極のベース基板での正投影内に位置する。
例えば、図１Ｂ、９Ａ～１１Ｂに示すように、表示基板は、各サブ画素の第２電極のベース基板１００から離れた側に位置する画素画定層１０１をさらに含み、画素画定層１０１は、各サブ画素の発光領域を画定するための開口１０１０を含み、各サブ画素の有機発光層の少なくとも一部は開口１０１０内に位置し、画素画定層１０１の開口１０１０のベース基板１００での正投影は、各サブ画素の第２電極の本体電極のベース基板１００での正投影内に位置する。画素画定層１０１において、各第３色サブ画素１３０の発光領域を画定する開口１０１０－３の面積は、各第２色サブ画素１２０の発光領域を画定する開口１０１０－２の面積より大きく、且つ各第１色サブ画素１１０の発光領域を画定する開口１０１０－１の面積より小さい。
例えば、各色サブ画素は、有機発光層（図１Ｂに示す有機発光層１１２又は１２２）をさらに含み、有機発光層は第２電極のベース基板から離れた側に位置する。各色サブ画素の第２電極と有機発光層は画素画定層の開口箇所で接触し、画素画定層の開口はサブ画素の発光領域の形状を定義する。例えば、有機発光素子の第２電極（例えば、陽極）は画素画定層の下方に設置されてもよく、画素画定層はサブ画素を画定するための開口を含み、該開口は第２電極の一部を露出させ、有機発光層が上記画素画定層の開口内に形成されている場合、有機発光層は第２電極と接触し、それにより、この部分は有機発光層を発光駆動できる。
例えば、画素画定層の開口のベース基板での正投影は、対応する有機発光層のベース基板での正投影内に位置し、すなわち有機発光層は画素画定層の開口を覆っている。例えば、有機発光層の面積は、対応する画素画定層の開口の面積より大きく、すなわち有機発光層は、画素画定層の開口内部に位置する部分に加えて、画素画定層のベタ構造を覆う部分を少なくとも含み、通常、画素画定層の開口の各境界での画素画定層のベタ構造に有機発光層が覆われている。なお、有機発光層のパターンについての上記説明は、例えばＦＭＭプロセスによって形成されたパターン化の各サブ画素の有機発光層に基づくものであり、ＦＭＭ製作プロセス以外、オープンマスク（ｏｐｅｎ ｍａｓｋ）プロセスを用いて表示領域全体に全体の膜層を形成する有機発光層もあり、その形状のベース基板での正投影が連続的なものであり、従って、必然的には、画素画定層の開口内に位置する部分及び画素画定層のベタ構造に位置する部分がある。
本開示の別の実施例は、図９Ａ～１１Ｂに示す表示基板を備える表示装置を提供する。
図１１Ａに示すように、各色サブ画素の有機発光素子の第２電極の形状は六角形である。複数のサブ画素は、Ｘ方向及びＹ方向にアレイ状に配列されている複数の画素ユニット群１０に分けられる。各画素ユニット群１０は、Ｙ方向に配列されている２列のサブ画素を含み、各列のサブ画素は、いずれも第１色サブ画素１１０、第２色サブ画素１２０及び第３色サブ画素１３０を含む。Ｘ方向に、各画素ユニット群１０の２列のサブ画素は互いに１つのサブ画素未満のピッチだけずれており、例えば、各画素ユニット群１０の２列のサブ画素は互いに約サブ画素半分のピッチだけずれている。例えば、隣接する２つのサブ画素の対向する辺が略平行である。例えば、隣接する列内の第１色サブ画素、第２色サブ画素、第３色サブ画素の配列順番は同じである。例えば、Ｘ（列）方向に、第１色サブ画素は隣接する列内の第２色サブ画素と第３色サブ画素との間に位置し、第２色サブ画素は隣接する列内の第１色サブ画素と第３色サブ画素との間に位置し、第３色サブ画素は隣接する列内の第１色サブ画素と第２色サブ画素との間に位置する。
例えば、１つの画素ユニット群１０において、第１列内の１つの第１色サブ画素と、第２列内で１つの第１色サブ画素に隣接する１つの第２色サブ画素及び１つの第３色サブ画素とは、１つの画素ユニットを構成し、１つの画素ドット表示を実現できる。１つの画素ユニット群１０において、隣接する２つの画素ユニットのうち、１番目の画素ユニットの第１列のサブ画素及び第２列のサブ画素が、２番目の画素ユニットの第１列及び第２列と置き換えられ、例えば、１番目の画素ユニットでは、第１色サブ画素が第１列に位置し、第２色サブ画素及び第３色サブ画素が第２列に位置し、２番目の画素ユニットでは、第１色サブ画素が第２列に位置し、第２色サブ画素及び第３色サブ画素が第１列に位置する。例えば、第１色サブ画素は青色サブ画素であり、第２色サブ画素は赤色サブ画素であり、第３色サブ画素は緑色サブ画素であり、各画素ユニットはいずれも、一列に位置する１つの青色サブ画素と、隣接する列に位置し且つ該青色サブ画素に隣接する１つの赤色サブ画素及び１つの緑色サブ画素とを含む。
例えば、１つの青色サブ画素の発光領域の面積は、１つの赤色サブ画素又は１つの緑色サブ画素の発光領域の面積より大きい。例えば、１つの青色サブ画素の陽極の面積は、１つの赤色サブ画素又は１つの緑色サブ画素の陽極の面積より大きい。例えば、第１色サブ画素及び第３色サブ画素の陽極の本体電極の形状は略正六角形であり、第２色サブ画素の陽極の本体電極の形状は非正六角形であり、且つ２つの対称軸を有し、Ｘ方向における対称軸のサイズが、Ｙ方向における対称軸のサイズより大きい。
例えば、図１１Ａに示すように、第１色サブ画素１１０の第２電極１１３の第１本体電極１１３１は第１色サブ画素１１０の駆動トランジスタを覆い、第２色サブ画素１２０の第２電極１２３の第２本体電極１２３１は第２色サブ画素１２０の駆動トランジスタと実質的には重ならないか、部分的に重なり、第３色サブ画素１３０の第２電極１３３の第３本体電極１３３１は第３色サブ画素１３０の駆動トランジスタと重ならない。
例えば、図１１Ａに示すように、第１色サブ画素１１０（例えば青色サブ画素）の第１本体電極１１３１は、走査線及び発光制御信号ラインと重なり、第２色サブ画素１２０（例えば赤色サブ画素）の第２本体電極１２３１は、走査線及びリセット制御信号ラインと重なり、第３色サブ画素１３０（例えば緑色サブ画素）の第３本体電極１３３１は、発光制御信号ライン、次行の画素回路のリセット制御信号ライン、及び次行の画素回路のリセット電源信号ラインと重なる。例えば、第３色サブ画素１３０（例えば緑色サブ画素）の第３本体電極１３３１は、次行のうちそれと隣接する第１色サブ画素（例えば青色サブ画素）の画素駆動回路の領域と重なる。
例えば、第１色サブ画素１１０の第１本体電極１１３１は、隣接する第３色サブ画素１３０の駆動トランジスタと部分的に重なり、且つ第１色サブ画素１１０の第１本体電極１１３１は、その画素回路のデータライン、シールドライン及び隣接する第２色サブ画素１２０の画素回路のデータラインのいずれとも重なる。第２色サブ画素１２０の第２本体電極１２３１は、その画素回路のデータラインと重ならず、且つその画素回路の第１電源信号ライン、隣接する第３色サブ画素１３０の画素回路の第１電源信号ライン及びデータラインのいずれとも重なる。第３色サブ画素１３０の第３本体電極１３３１は、その画素回路のデータライン及び第１電源信号ラインの両方と重なり、且つ隣接する第２色サブ画素１２０の画素回路の第１電源信号ラインと重なる。
例えば、図１１Ａに示すように、第１色サブ画素１１０の第１本体電極１１３１は、次行のリセット制御信号ラインに近い側には、それに接続された第１接続電極１１３２が設置され、第２色サブ画素１２０の第２本体電極１２３１は、次行のリセット制御信号ラインに近い側には、それに接続された第２接続電極１２３２が設置され、第３色サブ画素１３０の第３本体電極１３３１は、その第２発光制御トランジスタに近い側には、それに接続された第３接続電極１３３２が設置される。
例えば、図１１Ａに示すように、第１色サブ画素１１０の第１接続電極１１３２は、その画素回路の第２発光制御トランジスタの第２極と重なる。第２色サブ画素１２０の第２接続電極１２３２は、その画素回路の第２発光制御トランジスタの第２極と重ならず、第２色サブ画素１２０の第２発光制御トランジスタの第２極は、第３色サブ画素１３０の第３本体電極１３３１と重なる。第３色サブ画素１３０の第３接続電極１３３２は、その画素回路の第２発光制御トランジスタの第２極と重なる。
図１２は、本実施例の別の例に係るアレイ基板の部分構造模式図である。図１２に示すように、本例のアレイ基板の各色サブ画素に含まれる画素回路と図１０に示す画素回路との相違点としては、本例の第２色サブ画素１２０の画素回路の第３接続部と第３色サブ画素の第３接続部との形状及び相対位置関係はいずれも同じである。また、第２色サブ画素１２０及び第３色サブ画素１３０において、画素回路の第４接続部３５３は、第３接続部３４３の接続ビア３５４に接続され、第１発光制御トランジスタＴ５の第２極の第１発光制御信号ラインＥＭ１から離れた側に位置する。一方、第１色サブ画素１１０において、画素回路の第４接続部３５３は、第３接続部３４３の接続ビア３５４に接続され、第１発光制御トランジスタＴ５の第２極の第１発光制御信号ラインＥＭ１に近い側に位置する。例えば、第１発光制御信号ラインＥＭ１と重なってもよい。第２色サブ画素１２０の第２電極１２３の第２接続電極１２３２は、第４接続部３５３の第２陽極接続ビア１２３３に接続され、ビア３５４の第１発光制御信号ラインＥＭ１に近い側に位置する。第３色サブ画素１３０の第２電極１３３の第３接続電極１３３２は、第４接続部３５３の第３陽極接続ビア１３３３に接続され、ビア３５４の第１発光制御信号ラインＥＭ１に近い側に位置する。第１色サブ画素１１０の第２電極１１３の第１接続電極１１３２は、第４接続部３５３の第１陽極接続ビア１１３３に接続され、ビア３５４の第１発光制御信号ラインＥＭ１から離れた側に位置し、それにより、第１色サブ画素の第２電極の接続電極と第３色サブ画素の第２電極の本体電極との間に間隔を有し、両者の重なりや接近による不良を防止する。
例えば、図１２に示すように、第２色サブ画素１２０（例えば赤色サブ画素）と第３色サブ画素１３０（例えば緑色サブ画素）はＹ方向に交互に配列され、第２色サブ画素１２０及び第３色サブ画素１３０に隣接する第１色サブ画素１１０（例えば青色サブ画素）もＹ方向に配列され、且つ第２色サブ画素１２０及び第３色サブ画素１３０からなるサブ画素列と第１色サブ画素１１０からなるサブ画素列はＸ方向に交互に分布している。例えば、１つの第１色サブ画素１１０の第２電極の本体電極の面積は、１つの第２色サブ画素１２０の第２電極の本体電極の面積より大きく、且つ１つの第３色サブ画素１３０の第２電極の本体電極の面積より大きい。例えば、１つの第３色サブ画素１３０の第２電極の本体電極の面積は、１つの第２色サブ画素１２０の第２電極の本体電極の面積より大きい。例えば、１つの第１色サブ画素１１０の第２電極の本体電極のＹ方向におけるサイズは、１つの第２色サブ画素１２０の第２電極の本体電極のＹ方向におけるサイズより大きく、且つ１つの第３色サブ画素１３０の第２電極の本体電極のＹ方向におけるサイズより大きい。例えば、１つの第１色サブ画素１１０の第２電極の本体電極のＹ方向におけるサイズは、１つの第２色サブ画素１２０の第２電極の本体電極と１つの第３色サブ画素１３０の第２電極の本体電極とのＹ方向におけるスパン以下であり、すなわち第１色サブ画素１１０の第２電極の本体電極、第２色サブ画素１２０の第２電極の本体電極、第３色サブ画素１３０の第２電極の本体電極がそれぞれＹ方向における直線で投影し、第１色サブ画素１１０の第２電極の本体電極の投影は、第２色サブ画素１２０の第２電極の本体電極及び第３色サブ画素１３０の第２電極の本体電極の投影の最も遠い両点の間に位置する。例えば、１つの第１色サブ画素１１０の第２電極の本体電極のＸ方向におけるサイズ、第２色サブ画素１２０の第２電極の本体電極のＸ方向におけるサイズ、第３色サブ画素１３０の第２電極の本体電極のＸ方向におけるサイズはほぼ同じである。例えば、第２色サブ画素１２０の第２電極の本体電極のＸ方向におけるサイズ、第３色サブ画素１３０の第２電極の本体電極のＸ方向におけるサイズはほぼ同じであり、且つ１つの第１色サブ画素１１０の第２電極の本体電極のＸ方向におけるサイズとの比が０．８～１．２である。例えば、第２色サブ画素１２０の第２電極の接続電極、及び第３色サブ画素１３０の第２電極の接続電極はいずれも、第１色サブ画素１１０の第２電極の本体電極に向く一方側に位置する。例えば、第１色サブ画素１１０の第２電極の接続電極は、第２色サブ画素１２０と第３色サブ画素１３０からなるサブ画素列と、第１色サブ画素１１０からなるサブ画素列との間に位置し、且つ第３色サブ画素１３０の第２電極の、第２色サブ画素１２０の第２電極から離れた側に近い。
例えば、Ｙ方向に配列されている第２色サブ画素１２０及び第３色サブ画素１３０において、第２色サブ画素１２０の第２陽極接続ビア１２３３、及び第３色サブ画素１３０の第３陽極接続ビア１３３３は、Ｙ方向に延びている直線上にあり、第２色サブ画素１２０及び第３色サブ画素１３０に隣接する第１色サブ画素１１０の第１陽極接続ビア１１３３は、該直線の第１走査線Ｇａ１から離れた側に位置する。例えば、第１色サブ画素１１０の第１陽極接続ビア１１３３と、第２色サブ画素１２０及び第３色サブ画素１３０の接続ビア３５４とはほぼ、Ｙ方向に延びている同一の直線上にあり、第２色サブ画素１２０の第２陽極接続ビア１２３３、及び第３色サブ画素１３０の第３陽極接続ビア１３３３は、それぞれの第１発光制御トランジスタＴ５の第２極と重なり、第１色サブ画素１１０の第１陽極接続ビア１１３３は、その第１発光制御トランジスタＴ５の第２極の、第１発光制御信号ラインＥＭ１から離れた側に位置する。
例えば、図１２に示すように、第２色サブ画素１２０の画素回路の第４接続部は、第１発光制御トランジスタＴ５のドレイン領域と重なり、第２色サブ画素１２０の画素回路の第４接続部と第３色サブ画素の第４接続部の形状及び相対位置関係はいずれも同じである。第１色サブ画素１１０の画素回路の第４接続部３５３のＸ方向における長さは、別の２種の色サブ画素の第４接続３５３部のＸ方向における長さより大きい。第１色サブ画素１１０の画素回路の第４接続部３５３は第１発光制御信号ラインＥＭ１と重なり、一方、別の２種の色サブ画素の第４接続３５３は第１発光制御信号ラインＥＭ１と重ならない。
例えば、図１２に示すように、本例の表示基板は、第１方向及び第２方向にアレイ状に配列されている複数の画素ユニット１を含み、１つの画素ユニット１は、１つの第１色サブ画素１１０と、それに隣接する１つの第２色サブ画素１２０及び１つの第３色サブ画素１３０とを含む。
なお、以上の例では、図面には、各サブ画素の第２電極の形状、サイズ及び位置が模式的に示されており、各サブ画素については、実際の発光領域が画素画定層の開口により画定される。例えば、画素画定層はグリッド状構造であり、各サブ画素の第２電極（例えば陽極）のエッジを覆い、且つ画素画定層は複数の開口を含み、各開口が１つのサブ画素の第２電極の一部を露出させ、発光層は少なくとも複数の開口内に形成され、発光層のベース基板から離れた側には第１電極（例えば陰極）がさらに形成されており、各サブ画素の対応する開口に対応する第１電極及び第２電極は発光層を発光駆動する。例えば、各サブ画素の画素画定層の開口のベース基板での投影は、該サブ画素の第２電極のベース基板での投影内に位置し、従って、各サブ画素の配列、画素画定層の開口の配列、及び第２電極の配列の位置は１対１で対応する。例えば、各色サブ画素の第２電極の配列位置には複数の形態があり、図１１Ａ及び図１２に示すような形態に加えて、他の画素配列も適用できる。例えば、各サブ画素の画素回路は、Ｘ方向及びＹ方向に複数行及び複数列としてアレイ状に配列され、駆動トランジスタのサイズ及び接続電極の構造以外、各サブ画素の画素回路構造、例えばデータライン、電源ライン、容量電極などは、ほぼ同じであってもよい。例えば、Ｙ方向に、各サブ画素の画素回路は、第１色サブ画素の画素回路、第２色サブ画素の画素回路、第３色サブ画素の画素回路の順に配列され、Ｘ方向に、各列のサブ画素の画素回路は繰り返し配列される。
なお、
（１）本開示の実施例の図面は、本開示の実施例に係る構造のみに関し、他の構造は通常の設計を参照すればよい。
（２）矛盾がない限り、本開示の同一の実施例及び異なる実施例の特徴を互いに組み合わせることができる。
以上は、本開示の例示的な実施形態に過ぎず、本開示の保護範囲を制限するものではなく、本開示の保護範囲は添付の特許請求の範囲により定められる。
１０ 画素ユニット群
１１ 繰り返しユニット
２２ サブ画素
１００ ベース基板
１０１ 画素画定層
１０１０、１０１０－１～１０１０－３ 開口
１０２ 平坦層
１０３ ゲート絶縁層
１０４～１０７ 第１～第４絶縁層
１１０ 第１色サブ画素
１１１ 第１駆動トランジスタ
１１２ 第１有機発光層
１１３ 第２電極
１１３－１ 第１サブ電極部
１１３－２ 第２サブ電極部
１１３１ 第１本体電極
１１３２ 第１接続電極
１１３３ ビア
１１４ 第１電極
１２０ 第２色サブ画素
１２１ 第２駆動トランジスタ
１２２ 第２有機発光層
１２３ 第２電極
１２３１ 第２本体電極
１２３２ 第２接続電極
１２４ 第１電極
１３０ 第３色サブ画素
１３１ 第３駆動トランジスタ
１３３ 第２電極
１３３１ 第３本体電極
１３３２ 第３接続電極
１３３３ ビア
２２０ 有機発光素子
２２１ 画素回路
２２２ 駆動回路
２２３ 第２発光制御回路
２２４ 第１発光制御回路
２２６ データ書込み回路
２２７ 記憶回路
２２８ 閾値補償回路
２２９ リセット回路
３１０ 活性半導体層
３２０ 第１導電層
３３０ 第２導電層
３３２ ビア
３４０ ソースドレイン金属層
３４１ 第１接続部
３４２ 第２接続部
３４３ 第３接続部、接続構造
３４３－１ 第１接続孔
３４３－２ 第２接続孔
３４４ シールドライン
３５０ 第３導電層
３５１、３５２、３５４ ビア
３５３ 第４接続部
３８１～３８５ ビア
１０００ 表示基板
Ｃ 記憶コンデンサー
ＣＣ１ 第１極
ＣＣ２ 第２極
Ｔ１ 駆動トランジスタ
Ｔ１ｃ－１～Ｔ１ｃ－５ サブチャネル
Ｔ２ データ書込みトランジスタ
Ｔ３ 閾値補償トランジスタ
Ｔ４ 第２発光制御トランジスタ
Ｔ５ 第１発光制御トランジスタ
Ｔ６ 第１リセットトランジスタ
Ｔ７ 第２リセットトランジスタ
Ｇａ１ 第１走査信号ライン
Ｇａ２ 第２走査信号ライン
ＶＤＤ 第１電源端子
ＶＤＤ１～３ 第１～第３電源信号ライン
ＶＳＳ 第２電源端子
Ｖｉｎｉｔ１ 第１リセット電源端子
Ｖｉｎｉｔ２ 第２リセット電源端子
Ｖｄ データライン
Ｉｎｉｔ１ 第１リセット電源信号ライン
Ｉｎｉｔ２ 第２リセット電源信号ライン
Ｒｓｔ１ 第１リセット制御信号ライン
Ｒｓｔ２ 第２リセット制御信号ライン
ＥＭ１ 第１発光制御信号ライン
ＥＭ２ 第２発光制御信号ライン

Claims (29)

  1. 表示基板であって、
    ベース基板と、
    前記ベース基板上に設置された複数の第１色サブ画素、複数の第２色サブ画素、及び複数の第３色サブ画素と、
    第１方向に延びている発光制御信号ラインと、
    前記第１方向と交差する第２方向に延びているデータラインと、
    前記ベース基板に垂直な第３方向に前記データラインと重なる電源ラインと、を含み、
    少なくとも１つの前記サブ画素は、有機発光素子と、前記有機発光素子を駆動する画素回路とを含み、
    前記有機発光素子は第１電極、第２電極、及び前記第１電極と前記第２電極との間に設置された発光層を含み、前記画素回路は駆動トランジスタと、第１発光制御トランジスタとを含み、前記画素回路は前記データラインと同一層に設置された接続構造をさらに含み、
    少なくとも１つの前記第２色サブ画素において、前記第２色サブ画素の前記第１発光制御トランジスタの第１極は、第１接続孔を介して前記接続構造に電気的に接続され、前記接続構造は、第２接続孔を介して前記第２色サブ画素の第２電極に電気的に接続され、前記第１接続孔の少なくとも一部の前記ベース基板での正投影は、前記発光制御信号ラインの前記ベース基板での正投影の一方側に位置し、前記第２接続孔の少なくとも一部の前記ベース基板での正投影は、前記発光制御信号ラインのベース基板での正投影の他方側に位置し、
    少なくとも１つの前記第３色サブ画素において、前記第３色サブ画素の前記第２電極は、前記第３方向に、前記第３色サブ画素の有機発光素子を制御する前記駆動トランジスタのチャネルと重ならない、表示基板。
  2. 少なくとも１つの前記第３色サブ画素の前記第２電極は、前記第３方向に、その他の色サブ画素の有機発光素子を制御する前記駆動トランジスタのチャネルのいずれとも重ならない、請求項１に記載の表示基板。
  3. 前記表示基板は、各サブ画素の各トランジスタのチャネルとソースドレイン領域を含む活性半導体層を含み、前記接続構造は、前記接続構造と前記活性半導体層との間の無機層に位置する前記第１接続孔を介して前記活性半導体層に電気的に接続され、
    前記接続構造は、前記接続構造と前記第２電極との間の有機層及び無機層のうちの少なくとも一方に位置する前記第２接続孔を介して前記第２電極に電気的に接続され、前記第２色サブ画素において、前記第１接続孔の前記ベース基板での正投影の中心と前記第２接続孔の前記ベース基板での正投影の中心とは、それぞれ前記発光制御信号ラインの前記ベース基板での正投影の両側に位置する、請求項１又は２に記載の表示基板。
  4. 少なくとも１つの前記第２色サブ画素において、前記第２色サブ画素の前記第１接続孔の前記ベース基板での正投影は、前記第２色サブ画素の前記第２接続孔の前記ベース基板での正投影よりも、前記第２色サブ画素の前記第２電極の前記ベース基板での正投影から離れる、請求項１～３のいずれかに記載の表示基板。
  5. 少なくとも１つの前記第２色サブ画素において、前記第２色サブ画素の前記第２電極は、前記第３方向に、前記第２色サブ画素の有機発光素子を駆動する前記駆動トランジスタのチャネルと重なる、請求項１～４のいずれかに記載の表示基板。
  6. 少なくとも１つの前記第２色サブ画素の前記画素回路が接続する前記データラインと前記第２色サブ画素の前記第２電極は、前記第１方向に互いに離間している、請求項１～５のいずれかに記載の表示基板。
  7. 少なくとも１つの前記第２色サブ画素の前記第２電極は、前記第３方向に、前記第３色サブ画素の画素回路に接続された前記データラインと重なる、請求項６に記載の表示基板。
  8. 少なくとも１つの前記第１色サブ画素の前記第２電極及び少なくとも１つの前記第３色サブ画素の前記第２電極の、前記第２方向に延びている第１直線での正投影はいずれも、少なくとも１つの前記第２色サブ画素の前記接続構造の前記第１直線での正投影と重なる、請求項１～７のいずれかに記載の表示基板。
  9. 少なくとも１つの前記第３色サブ画素の前記第２電極の、前記第１方向に延びている第２直線での正投影は、少なくとも１つの前記第２色サブ画素の前記接続構造の前記第２直線での正投影と重なる、請求項８に記載の表示基板。
  10. 少なくとも１つの前記サブ画素の前記第２電極は、本体電極と接続電極を含み、前記接続電極が前記第１発光制御トランジスタに電気的に接続され、
    少なくとも１つの前記第１色サブ画素の前記本体電極の前記第１直線での正投影は、少なくとも１つの前記第２色サブ画素の前記接続構造の前記第１直線での正投影と重なる、請求項９に記載の表示基板。
  11. 少なくとも１つの前記第３色サブ画素の前記本体電極の前記第２直線での正投影は、少なくとも１つの前記第２色サブ画素の前記接続構造の前記第２直線での正投影と重なる、請求項１０に記載の表示基板。
  12. 走査信号ラインとリセット制御信号ラインをさらに含み、
    少なくとも１つの前記サブ画素において、前記画素回路は、データ書込みトランジスタとリセットトランジスタをさらに含み、前記データ書込みトランジスタのゲートは、前記走査信号ラインに電気的に接続されて走査信号を受信するように配置され、前記リセットトランジスタのゲートは、前記リセット制御信号ラインに電気的に接続されてリセット制御信号を受信するように配置される、請求項１～１１のいずれかに記載の表示基板。
  13. 少なくとも１つの前記サブ画素において、前記画素回路は、第２発光制御トランジスタをさらに含み、前記第１発光制御トランジスタのゲート及び前記第２発光制御トランジスタのゲートはいずれも、前記発光制御信号ラインに電気的に接続されて発光制御信号を受信する、請求項１２に記載の表示基板。
  14. 少なくとも１つの前記第２色サブ画素の前記第２電極は、前記第３方向に前記走査信号ラインと重なる、請求項１２又は１３に記載の表示基板。
  15. 少なくとも１つの前記第２色サブ画素の前記第２電極は、前記第３方向に、該第２色サブ画素の前記画素回路に電気的に接続された前記走査信号ラインと重なる、請求項１４に記載の表示基板。
  16. 少なくとも１つの前記第１色サブ画素の前記第２電極及び少なくとも１つの前記第３色サブ画素の前記第２電極はいずれも、前記第３方向に、前記発光制御信号ラインと重なる、請求項１２～１５のいずれかに記載の表示基板。
  17. 少なくとも１つの前記第１色サブ画素の前記第２電極は、前記発光制御信号ラインの両側にそれぞれ位置する第１サブ電極部及び第２サブ電極部を含み、前記第１サブ電極部の面積が前記第２サブ電極部の面積より大きく、
    少なくとも１つの前記第１色サブ画素において、前記第２接続孔の前記ベース基板での正投影の中心と前記第１サブ電極部の前記ベース基板での正投影とは、それぞれ前記発光制御信号ラインの前記ベース基板での正投影の両側に位置する、請求項１６に記載の表示基板。
  18. 少なくとも１つの前記サブ画素において、前記画素回路は、記憶コンデンサーをさらに含み、前記記憶コンデンサーの第２極は前記駆動トランジスタのゲートとして多重化され、少なくとも１つの前記第１色サブ画素の前記記憶コンデンサーの第２極の面積は、少なくとも１つの前記第２色サブ画素の前記記憶コンデンサーの第２極の面積と異なる、請求項１～１７のいずれかに記載の表示基板。
  19. 少なくとも１つの前記第１色サブ画素の前記第２電極の面積は、少なくとも１つの前記第２色サブ画素の前記第２電極の面積より大きく、且つ少なくとも１つの前記第１色サブ画素の前記記憶コンデンサーの第２極の面積は、少なくとも１つの前記第２色サブ画素の前記記憶コンデンサーの第２極の面積より大きい、請求項１８に記載の表示基板。
  20. 少なくとも１つの前記第２色サブ画素において、前記記憶コンデンサーの第１極は、前記第３方向に、前記接続構造と重なる、請求項１８又は１９に記載の表示基板。
  21. 少なくとも１つのサブ画素において、前記サブ画素の前記駆動トランジスタのチャネルは、順に接続された複数のサブチャネルを含み、前記複数のサブチャネルの少なくとも一部は前記第１方向に延びており、且つ前記第１方向に延びている２つのサブチャネルの前記第２直線での正投影は重ならない、請求項９～１１のいずれかに記載の表示基板。
  22. 前記複数のサブチャネルは、順に接続された５つのサブチャネルを含み、前記５つのサブチャネルのうち３つのサブチャネルが前記第１方向に延びており、前記３つのサブチャネルのうち２つのサブチャネルは、前記第２直線での正投影が重ならず、前記第１直線での正投影が重なり、前記５つのサブチャネルのうち前記３つのサブチャネル以外の２つのサブチャネルの前記第１直線での正投影が重なる、請求項２１に記載の表示基板。
  23. 前記５つのサブチャネルは、順に接続された第１サブチャネル、第２サブチャネル、第３サブチャネル、第４サブチャネル及び第５サブチャネルを含み、前記第１サブチャネル、前記第３サブチャネル及び前記第５サブチャネルは前記第１方向に延びており、前記第１サブチャネルと前記第３サブチャネルは互いに平行であり、前記第１サブチャネル及び前記第５サブチャネルは、前記第１方向に延びている第３直線が通され、且つ前記第２直線での正投影が重ならず、前記第２サブチャネル及び前記第４サブチャネルは、前記第２方向に延びており、且つ互いに平行である、請求項２２に記載の表示基板。
  24. 各前記サブ画素の前記第２電極の前記ベース基板から離れた側に位置する画素画定層をさらに含み、前記画素画定層は、各サブ画素の発光領域を画定するための開口を含み、各前記サブ画素の有機発光層の少なくとも一部は前記開口内に位置し、前記画素画定層の開口の前記ベース基板での正投影は、各前記サブ画素の前記第２電極の前記本体電極の前記ベース基板での正投影内に位置し、
    前記画素画定層において、各前記第３色サブ画素の発光領域を画定する開口の面積は、各前記第２色サブ画素の発光領域を画定する開口の面積より大きく、且つ各前記第１色サブ画素の発光領域を画定する開口の面積より小さい、請求項１０又は１１に記載の表示基板。
  25. 少なくとも１つの前記第１色サブ画素の前記第２電極は、前記第３方向に、前記データラインと重なり、重なり部分は、前記第２方向における長さが前記第２方向における前記第２電極の最大長さの８０％より大きい、請求項１～２４のいずれかに記載の表示基板。
  26. 少なくとも１つの前記第１色サブ画素の前記第２電極は、前記第３方向に、前記電源ラインと重なり、重なり部分は、前記第２方向における長さが前記第２方向における前記第２電極の最大長さの８０％より大きい、請求項１～２５のいずれかに記載の表示基板。
  27. 少なくとも１つの前記第２色サブ画素において、前記第１接続孔の前記ベース基板での正投影は第１面積を有し、前記第２接続孔の前記ベース基板での正投影は第２面積を有し、前記第１面積と前記第２面積は異なる、請求項１～２６のいずれかに記載の表示基板。
  28. 少なくとも１つの前記第２色サブ画素において、前記第２方向に前記第１接続孔から前記発光制御信号ラインまでの第１間隔を有し、前記第２方向に前記第２接続孔から前記発光制御信号ラインまでの第２間隔を有し、前記第１間隔と前記第２間隔は異なる、請求項１～２７のいずれかに記載の表示基板。
  29. 請求項１～２８のいずれかに記載の表示基板を備える表示装置。
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