KR20240072087A - 표시 패널 및 표시 장치 - Google Patents
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- 239000000758 substrate Substances 0.000 claims abstract description 236
- 230000000903 blocking effect Effects 0.000 claims description 72
- 239000003990 capacitor Substances 0.000 claims description 21
- 239000004020 conductor Substances 0.000 claims description 8
- 238000010586 diagram Methods 0.000 description 109
- 238000000034 method Methods 0.000 description 7
- 230000001808 coupling effect Effects 0.000 description 6
- 230000008859 change Effects 0.000 description 5
- 229910001182 Mo alloy Inorganic materials 0.000 description 4
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 4
- 230000003071 parasitic effect Effects 0.000 description 4
- 229910052719 titanium Inorganic materials 0.000 description 4
- 239000010936 titanium Substances 0.000 description 4
- 238000002834 transmittance Methods 0.000 description 4
- 239000004642 Polyimide Substances 0.000 description 3
- 206010047571 Visual impairment Diseases 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 238000002161 passivation Methods 0.000 description 3
- 229920001721 polyimide Polymers 0.000 description 3
- 241001270131 Agaricus moelleri Species 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 2
- 229910001069 Ti alloy Inorganic materials 0.000 description 2
- XLOMVQKBTHCTTD-UHFFFAOYSA-N Zinc monoxide Chemical compound [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 description 2
- 230000003044 adaptive effect Effects 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 239000011733 molybdenum Substances 0.000 description 2
- 229910052758 niobium Inorganic materials 0.000 description 2
- 239000010955 niobium Substances 0.000 description 2
- GUCVJGMIXFAOAE-UHFFFAOYSA-N niobium atom Chemical compound [Nb] GUCVJGMIXFAOAE-UHFFFAOYSA-N 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920000139 polyethylene terephthalate Polymers 0.000 description 2
- 239000005020 polyethylene terephthalate Substances 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 229910052733 gallium Inorganic materials 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 1
- 229910010272 inorganic material Inorganic materials 0.000 description 1
- 239000011147 inorganic material Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 239000011368 organic material Substances 0.000 description 1
- 239000011112 polyethylene naphthalate Substances 0.000 description 1
- -1 polyethylene terephthalate Polymers 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000011787 zinc oxide Substances 0.000 description 1
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- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
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- G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
- G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
- G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
- G09G3/3225—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix
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- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
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- H10K59/131—Interconnections, e.g. wiring lines or terminals
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- G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
- G09G2300/0809—Several active elements per pixel in active matrix panels
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- Engineering & Computer Science (AREA)
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- Computer Hardware Design (AREA)
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Abstract
표시 패널 및 표시 장치에 관하며, 표시 패널은 화소 구동 회로를 구비하고, 화소 구동 회로는 구동 트랜지스터(T2)와 제8 트랜지스터(T8)를 포함하고, 제8 트랜지스터(T8)의 제1 극은 구동 트랜지스터(T2)의 제1 극에 연결되고, 제2 극은 제3 초기 신호선(Vinit3)에 연결된다. 표시 패널은 베이스 기판 (90), 제1 활성층, 제1 도전층 및 제3 초기 신호선(Vinit3)을 더 구비한다. 제1 활성층은 베이스 기판(90)의 한쪽에 위치하고, 제1 활성층은 제8 활성부(78), 제2 활성부(72), 제 9 활성부(79) ), 제10 활성부(710) 및 제11 활성부(711)를 포함하고, 제8 활성부(78)는 제 9 활성부(79)와 제10 활성부(710) 사이에 연결되고, 제11 활성부(711)는 제2 활성부(72)의 일측에 연결되고, 제8 활성부(78)는 제8 트랜지스터(T8)의 채널 영역을 형성하는데 사용되고, 제2 활성부(72)는 구동 트랜지스터(T2)의 채널 영역을 형성하는데 사용되며, 제 9 활성부(79)는 제11 활성부(711)와 전기적으로 연결되고, 제1 도전층은 제1 활성층의 베이스 기판(90)으로부터 멀어진 측에 위치하고, 제1 도전층은 제1 리셋 신호선(Re1) 및 제1 도전부(11)를 포함하고, 제1 리셋 신호선(Re1)의 베이스 기판상의 정투영은 제1 방향 (X)을 따라 연장되고 제8 활성부(78)의 베이스 기판상의 정투영을 덮으며, 제1 리셋 신호선(Re1)의 구조의 일부는 제8 트랜지스터(T8)의 게이트를 형성하는데 사용되며, 제1 도전부(11)의 베이스 기판상의 정투영은 제2 활성부(72)의 베이스 기판상의 정투영을 덮고, 제1 도전부(11)는 구동 트랜지스터(T2)의 게이트를 형성하는데 사용되며, 제3 초기 신호선(Vinit3)은 제10 활성부(710)와 전기적으로 연결된다.
Description
본 발명은 표시 기술 분야에 관한 것으로, 특히 표시 패널 및 표시 장치에 관한 것이다.
관련 기술에 있어서, 화소 구동 회로 내의 구동 트랜지스터의 게이트와 소스 사이에 기생 커패시턴스가 존재하고, 화소 구동 회로의 리셋 단계에서, 구동 트랜지스터의 게이트 전압이 초기 전압으로 초기화되고, 상기 기생 커패시턴스의 커플링 작용에 의해, 구동 트랜지스터의 소스 전압도 그에 따라 변화한다. 리셋 단계에서 서로 다른 그레이 스케일이 리셋되면, 구동 트랜지스터의 게이트 전압의 변화량이 다르기 때문에, 구동 트랜지스터의 소스 전압의 변화량도 다르므로, 리셋 단계가 완료된 후의 구동 트랜지스터의 소스 전압도 달라지고, 구동 트랜지스터의 Vgs(게이트 소스 간 전압 차)도 다르다. 동시에 구동 트랜지스터의 Vgs가 임계 전압에 영향을 미치기 때문에, 표시 패널에 잔상이 발생한다.
상기 배경기술 부분에 개시된 정보는 단지 본 개시의 배경의 이해를 용이하게 하기 위한 것이며, 따라서 당업자에게 공지된 선행 기술을 구성하지 않는 정보를 포함할 수 있음을 유의해야 한다.
본 발명의 한 측면에 따르면, 표시 패널을 제공하며, 상기 표시 패널은 화소 구동 회로를 구비하고, 상기 화소 구동 회로는 구동 트랜지스터와 제8 트랜지스터를 포함하고, 상기 제8 트랜지스터의 제1 극은 상기 구동 트랜지스터의 제1 극에 연결되고, 상기 제8 트랜지스터의 제2 극은 제3 초기 신호선에 연결되며, 상기 표시 패널은 베이스 기판, 제1 활성층, 제1 도전층 및 상기 제3 초기 신호선을 더 구비하고, 상기 제1 활성층은 상기 베이스 기판의 일측에 위치하고, 상기 제1 활성층은 제8 활성부, 제2 활성부, 제9 활성부, 제10 활성부, 및 제11 활성부를 포함하고, 제8 활성부는 상기 제9 활성부와 상기 제10 활성부 사이에 연결되고, 상기 제11 활성부는 상기 제2 활성부의 일측에 연결되고, 상기 제8 활성부는 상기 제8 트랜지스터의 채널 영역을 형성하는데 사용되고, 상기 제2 활성부는 상기 구동 트랜지스터의 채널 영역을 형성하는데 사용되며, 상기 제 9 활성부는 상기 제11 활성부와 전기적으로 연결되고, 상기 제1 도전층은 상기 제1 활성층의 상기 베이스 기판으로부터 멀어진 측에 위치하고, 상기 제1 도전층은 제1 리셋 신호선 및 제1 도전부를 포함하고, 상기 제1 리셋 신호선의 상기 베이스 기판상의 정투영은 제1 방향을 따라 연장되고, 상기 제8 활성부의 상기 베이스 기판상의 정투영을 덮으며, 상기 제1 리셋 신호선의 구조의 일부는 상기 제8 트랜지스터의 게이트를 형성하는데 사용되며, 상기 제1 도전부의 상기 베이스 기판상의 정투영은 상기 제2 활성부의 상기 베이스 기판상의 정투영을 덮고, 상기 제1 도전부는 상기 구동 트랜지스터의 게이트를 형성하는데 사용되며, 상기 제3 초기 신호선은 상기 제10 활성부와 전기적으로 연결된다.
본 발명의 예시적인 실시예에 있어서, 상기 표시 패널은 제3 도전층을 더 구비하고, 상기 제3 도전층은 상기 제1 도전부의 상기 베이스 기판으로부터 멀어진 측에 위치하고 상기 제3 초기 신호선을 포함한다.
본 발명의 예시적인 실시예에 있어서, 상기 제3 초기 신호선의 상기 베이스 기판상의 정투영은 상기 제1 리셋 신호선의 상기 베이스 기판상의 정투영과 적어도 일부가 중첩된다.
본 발명의 예시적인 실시예에 있어서, 상기 표시 패널은 제4 도전층을 더 구비하고, 상기 제4 도전층은 상기 제3 도전층의 상기 베이스 기판으로부터 멀어진 측에 위치하고 제1 브릿지부를 포함하며, 상기 제1 브릿지부는 비아홀을 통해 상기 제3 초기 신호선과 상기 제10 활성부에 각각 연결된다.
본 발명의 예시적인 실시예에 있어서, 상기 화소 구동 회로는 제5 트랜지스터를 더 포함하고, 상기 제5 트랜지스터의 제1 극은 전원선에 연결되고, 상기 제5 트랜지스터의 제2 극은 상기 구동 트랜지스터의 제1 극에 연결되고, 상기 제1 활성층은 제5 활성부를 더 포함하고, 상기 제5 활성부는, 상기 제5 트랜지스터의 채널 영역을 형성하는데 사용되고, 상기 제11 활성부의 상기 제2 활성부로부터 멀어진 측에 연결되며, 상기 제1 도전층은 인에이블 신호선을 더 포함하고, 상기 인에이블 신호선의 상기 베이스 기판상의 정투영은, 상기 제1 방향을 따라 연장되고 상기 제5 활성부의 상기 베이스 기판상의 정투영을 덮으며, 상기 제11 활성부의 상기 베이스 기판상의 정투영과 상기 제 9 활성부의 상기 베이스 기판상의 정투영 사이에 위치하고, 상기 인에이블 신호선의 구조의 일부는 상기 제5 트랜지스터의 게이트를 형성하는데 사용되며, 상기 표시 패널은 제4 도전층을 더 구비하고, 상기 제4 도전층은 상기 제1 도전층의 상기 베이스 기판으로부터 멀어진 측에 위치하고, 상기 제4 도전층은 비아홀을 통해 상기 제9 활성부 및 상기 제11 활성부에 각각 연결되는 제2 브릿지부를 포함한다.
본 발명의 예시적인 실시예에 있어서, 상기 제 9 활성부의 상기 베이스 기판상의 정투영은, 상기 제1 리셋 신호선의 상기 베이스 기판상의 정투영과 상기 인에이블 신호선의 상기 베이스 기판상의 정투영 사이에 위치한다.
본 발명의 예시적인 실시예에 있어서, 상기 화소 구동 회로는 제6 트랜지스터와 제7 트랜지스터를 더 포함하고, 상기 제6 트랜지스터의 제1 극은 상기 구동 트랜지스터의 제2 극에 연결되고, 상기 제6 트랜지스터의 게이트는 인에이블 신호선에 연결되고, 상기 제7 트랜지스터의 제1 극은 제2 초기 신호선에 연결되고, 상기 제7 트랜지스터의 제2 극은 상기 제6 트랜지스터의 제2 극에 연결되며, 상기 제7 트랜지스터의 게이트는 상기 제1 리셋 신호선에 연결되고, 상기 제1 활성층은 상기 제2 활성부의 상기 제11 활성부로부터 멀어진 측에 연결되고 상기 제6 트랜지스터의 채널 영역을 형성하는데 사용되는 제6 활성부와, 상기 제6 활성부의 상기 제2 활성부로부터 멀어진 측에 연결되고 상기 제7 트랜지스터의 채널 영역을 형성하는데 사용되는 제7 활성부와, 상기 제7 활성부의 상기 제6 활성부로부터 멀어진 측에 연결되는 제12 활성부를 더 포함하고, 상기 제1 도전층은 인에이블 신호선을 더 포함하고, 상기 인에이블 신호선의 상기 베이스 기판상의 정투영은, 상기 제1 방향을 따라 연장되고 상기 제 6 활성부의 상기 베이스 기판상의 정투영을 덮으며, 상기 인에이블 신호선의 구조의 일부는 상기 제 6 트랜지스터의 게이트를 형성하는데 사용되며, 상기 제1 리셋 신호선의 상기 베이스 기판상의 정투영은 상기 제7 활성부의 상기 베이스 기판상의 정투영을 덮고, 상기 제1 리셋 신호선의 구조의 일부는 상기 제7 트랜지스터의 게이트를 형성하는데 사용되며, 상기 표시 패널은 제4 도체층을 더 구비하고, 상기 제4 도체층은, 상기 제1 도전층의 상기 베이스 기판으로부터 멀어진 측에 위치하고 상기 제2 초기 신호선을 포함하며, 상기 제2 초기 신호선은 비아홀을 통해 상기 제12 활성부에 연결된다.
본 발명의 예시적인 실시예에 있어서, 상기 화소 구동 회로는 제3 트랜지스터와 제4 트랜지스터를 더 포함하고, 상기 제3 트랜지스터의 제1 극은 상기 구동 트랜지스터의 게이트에 연결되며, 상기 제3 트랜지스터의 제2 극은 상기 구동 트랜지스터의 제2 극에 연결되고, 상기 제3 트랜지스터의 게이트는 제2 게이트선에 연결되고, 상기 제4 트랜지스터의 제1 극은 제1 초기 신호선에 연결되고, 상기 제4 트랜지스터의 제2 극은 상기 구동 트랜지스터의 게이트에 연결되고, 상기 제4 트랜지스터의 게이트는 제2 리셋 신호선에 연결되고, 상기 표시 패널은, 상기 제1 도전층의 상기 베이스 기판으로부터 멀어진 측에 위치하는 제2 활성층과, 상기 제2 활성층의 상기 베이스 기판으로부터 멀어진 측에 위치하는 제3 도전층을 더 구비하고, 상기 제2 활성층은, 상기 제3 트랜지스터의 채널 영역을 형성하는데 사용되는 제3 활성부와, 상기 제4 트랜지스터의 채널 영역을 형성하는데 사용되는 제4 활성부를 포함하고, 상기 제3 도전층은 상기 제2 게이트선과 상기 제2 리셋 신호선을 포함하고, 상기 제2 게이트선의 상기 베이스 기판상의 정투영은, 상기 제1 방향을 따라 연장되고 상기 제3 활성부의 상기 베이스 기판상의 정투영을 덮으며, 상기 제2 게이트선의 구조의 일부는 상기 제3 트랜지스터의 탑 게이트를 형성하는데 사용되며, 상기 제2 리셋 신호선의 상기 베이스 기판상의 정투영은, 상기 제1 방향을 따라 연장되고 상기 제4 활성부의 상기 베이스 기판상의 정투영을 덮으며, 상기 제2 리셋 신호선의 구조의 일부는 상기 제4 트랜지스터의 탑 게이트를 형성하는데 사용된다.
본 발명의 예시적인 실시예에 있어서, 상기 표시 패널은 상기 제1 도전층과 상기 제2 활성층 사이에 위치하는 제2 도전층을 더 구비하고, 상기 제2 도전층은 제3 게이트선과 제3 리셋 신호선을 포함하고, 상기 제3 게이트선의 상기 베이스 기판상의 정투영은, 상기 제1 방향을 따라 연장되고 상기 제3 활성부의 상기 베이스 기판상의 정투영을 덮으며, 상기 제3 게이트선의 구조의 일부는 상기 제3 트랜지스터의 바텀 게이트를 형성하는데 사용되며, 상기 제3 리셋 신호선의 상기 베이스 기판상의 정투영은, 상기 제1 방향을 따라 연장되고 상기 제4 활성부의 상기 베이스 기판상의 정투영을 덮으며, 상기 제3 리셋 신호선의 구조의 일부는 상기 제4 트랜지스터의 바텀 게이트를 형성하는데 사용된다.
본 발명의 예시적인 실시예에 있어서, 상기 제2 게이트선의 상기 베이스 기판상의 정투영은, 상기 제1 도전부의 상기 베이스 기판상의 정투영 중 상기 제1 리셋 신호선의 상기 베이스 기판상의 정투영으로부터 멀어진 쪽에 위치하고, 상기 제2 리셋 신호선의 상기 베이스 기판상의 정투영은, 상기 제2 게이트선의 상기 베이스 기판상의 정투영 중 상기 제1 도전부의 상기 베이스 기판상의 정투영으로부터 멀어진 쪽에 위치한다.
본 발명의 예시적인 실시예에 있어서, 상기 화소 구동 회로는 제6 트랜지스터와 제7 트랜지스터를 더 포함하고, 상기 제6 트랜지스터의 제1 극은 상기 구동 트랜지스터의 제2 극에 연결되며, 상기 제7 트랜지스터의 제1 극은 제2 초기 신호선에 연결되고, 상기 제7 트랜지스터의 제2 극은 상기 제 6 트랜지스터의 제2 극에 연결되고, 상기 표시 패널은, 상기 제3 도전층의 상기 베이스 기판으로부터 떨어진 측에 위치하고 상기 제2 초기 신호선을 포함하는 제4 도전층을 더 구비하고, 상기 제1 도전층은 상기 제1 초기 신호선을 더 포함하고, 상기 제1 초기 신호선의 상기 베이스 기판상의 정투영은, 상기 제1 방향을 따라 연장되고, 상기 제2 리셋 신호선의 상기 베이스 기판상의 정투영 중 상기 제2 게이트선의 상기 베이스 기판상의 정투영으로부터 멀어진 측에 위치하며, 상기 표시 패널은 제2 방향 및 제1 방향으로 배열된 복수의 상기 화소 구동 회로를 포함하며, 상기 제1 방향은 행 방향이고, 상기 제2 방향은 열 방향이며, 현재 행의 화소 구동 회로에서 상기 제1 초기 신호선의 상기 베이스 기판상의 정투영은 이전 행의 화소 구동 회로에서 상기 제2 초기 신호선의 상기 베이스 기판상의 정투영과 적어도 부분적으로 중첩된다.
본 발명의 예시적인 실시예에 있어서, 상기 화소 구동 회로는 제1 트랜지스터를 더 포함하고, 상기 제1 트랜지스터의 제1 극은 데이터선에 연결되고, 상기 제1 트랜지스터의 제2 극은 상기 구동 트랜지스터의 제1 극에 연결되고, 상기 제1 트랜지스터의 게이트는 제1 게이트선에 연결되고, 상기 제1 활성층은, 상기 제1 트랜지스터의 채널 영역을 형성하는데 사용되는 제1 활성부를 더 포함하고, 상기 제1 도전층은 상기 제1 게이트선을 더 포함하고, 상기 제1 게이트선의 상기 베이스 기판상의 정투영은, 상기 제1 방향을 따라 연장되고 상기 제1 활성부의 상기 베이스 기판상의 정투영을 덮으며, 상기 제1 게이트선의 구조의 일부는 상기 제1 트랜지스터의 게이트를 형성하는데 사용되며, 상기 제1 게이트선의 상기 베이스 기판상의 정투영은 상기 제2 게이트선의 상기 베이스 기판상의 정투영과 상기 제2 리셋 신호선의 상기 베이스 기판상의 정투영 사이에 위치하며, 상기 표시 패널은 제4 도전층과 제5 도전층을 더 구비하고, 상기 제5 도전층은, 상기 제4 도전층의 상기 베이스 기판으로부터 멀어진 측에 위치하고 상기 데이터선을 포함하며, 상기 데이터선의 상기 베이스 기판상의 정투영은 제2 방향 를 따라 연장되고, 상기 제2 방향은 상기 제1 방향과 교차된다.
본 발명의 예시적인 실시예에 있어서, 상기 표시 패널은 복수의 상기 화소 구동 회로를 구비하고, 상기 복수의 화소 구동 회로는 상기 제1 방향에 인접하여 배치된 제1 화소 구동 회로 및 제2 화소 구동 회로를 포함하고, 상기 제1 화소 구동 회로와 상기 제2 화소 구동 회로는 적어도 부분적으로 거울 대칭이다.
본 발명의 예시적인 실시예에 있어서, 상기 표시 패널은 제4 도전층을 더 구비하고, 상기 제4 도전층은, 상기 제1 도전층의 상기 베이스 기판으로부터 멀어진 측에 위치하고 제1 브릿지부를 포함하며, 상기 제1 브릿지부는 비아홀을 통해 상기 제3 초기 신호선과 상기 제10 활성부에 각각 연결되고, 상기 제1 활성층은, 상기 제1 화소 구동 회로의 제10 활성부와 상기 제2 화소 구동 회로의 제10 활성부 사이에 연결되는 제13 활성부를 더 포함하고, 상기 제1 화소 구동 회로의 제1 브릿지부는 상기 제2 화소 구동 회로의 상기 제1 브릿지부로서 재사용된다.
본 발명의 예시적인 실시예에 있어서, 상기 제1 화소 구동 회로의 제8 트랜지스터는 상기 제2 화소 구동 회로의 제8 트랜지스터로서 재사용된다.
본 발명의 예시적인 실시예에 있어서, 상기 제4 도전층은, 비아홀을 통해 상기 제9 활성부와 상기 제11 활성부에 각각 연결되는 제2 브릿지부를 더 포함하고, 상기 제1 화소 구동 회로의 제8 활성부는 상기 제2 화소 구동 회로의 제8 활성부로서 재사용되고, 상기 제1 화소 구동 회로의 제9 활성부는 상기 제2 화소 구동 회로의 제9 활성부로서 재사용되고, 상기 제1 화소 구동 회로의 제10 활성부는 상기 제2 화소 구동 회로의 제10 활성부로서 재사용되며, 상기 표시 패널은 제9 브릿지부를 더 구비하고, 상기 제1 화소 구동 회로의 제2 브릿지부는 또한 비아홀을 통해 상기 제 9 브릿지부에 연결되고, 상기 제2 화소 구동 회로의 제2 브릿지부는 비아홀을 통해 상기 제 9 브릿지부에 연결되어, 상기 제1 화소 구동 회로의 제 9 활성부에 연결되도록 한다.
본 발명의 예시적인 실시예에 있어서, 상기 표시 패널은, 상기 제1 도전층의 상기 베이스 기판으로부터 멀어진 측에 위치하고 상기 제9 브릿지부를 포함하는 제2 도전층을 더 구비한다.
본 발명의 예시적인 실시예에 있어서, 상기 화소 구동 회로는 커패시터와 제5 트랜지스터를 더 포함하고, 상기 제5 트랜지스터의 제1 극은 전원선에 연결되고, 상기 제5 트랜지스터의 제2 극은 상기 구동 트랜지스터의 제1 극에 연결되고, 상기 커패시터의 제1 전극은 상기 구동 트랜지스터의 게이트에 연결되고, 상기 커패시터의 제2 전극은 상기 전원선에 연결되고, 상기 제1 활성층은, 상기 제11 활성부의 상기 제2 활성부로부터 멀어진 측에 연결되고, 상기 제5 트랜지스터의 채널 영역을 형성하는데 사용되는 제5 활성부와, 상기 제1 화소 구동 회로의 상기 제5 활성부와 상기 제2 화소 구동 회로의 제5 활성부 사이에 연결되는 제14 활성부를 더 포함하고, 상기 표시 패널은, 상기 제1 도전층의 상기 베이스 기판으로부터 멀어진 측에 위치하는 제2 도전층과, 상기 제2 도전층의 상기 베이스 기판으로부터 멀어진 측에 위치하는 제4 도전층과, 상기 제4 도전층의 상기 베이스 기판으로부터 멀어진 측에 위치하는 제5 도전층을 더 구비하고, 상기 제2 도전층은 제2 도전부와 제1 연결부를 포함하고, 상기 제2 도전부의 상기 베이스 기판상의 정투영은 상기 제1 도전부의 상기 베이스 기판상의 정투영과 적어도 부분적으로 중첩되고, 상기 제1 도전부는 또한 상기 커패시터의 제1 전극을 형성하는데 사용되고, 상기 제2 도전부는 상기 커패시터의 제2 전극을 형성하는데 사용되며, 상기 제1 연결부는 상기 제1 화소 구동 회로의 제2 도전부와 상기 제2 화소 구동 회로의 제2 도전부 사이에 연결되고, 상기 제4 도전층은, 비아홀을 통해 상기 제14 활성부와 상기 제1 연결부에 각각 연결되는 제3 브릿지부를 포함하고, 상기 제5 도전층은 전원선을 포함하고, 상기 전원선의 상기 베이스 기판상의 정투영은 제2 방향을 따라 연장하고, 상기 제2 방향은 상기 제1 방향과 교차되며, 상기 제1 화소 구동 회로의 전원선과 상기 제2 화소 구동 회로의 전원선은 각각 비아홀을 통해 상기 제3 브릿지부에 연결된다.
본 발명의 예시적인 실시예에 있어서, 상기 표시 패널은 차광층을 더 구비하고, 상기 차광층은 상기 제1 활성층과 상기 베이스 기판 사이에 위치하고, 상기 차광층의 상기 베이스 기판상의 정투영은 상기 제2 활성부의 상기 베이스 기판상의 정투영을 덮는다.
본 발명의 예시적인 실시예에 있어서, 상기 표시 패널은 제4 도전층을 더 구비하고, 상기 제4 도전층은, 상기 제1 도전층의 상기 베이스 기판으로부터 멀어진 측에 위치하고 제1 브릿지부를 포함하며, 상기 제1 브릿지부는 비아홀을 통해 상기 제3 초기 신호선과 상기 제10 활성부에 각각 연결되고, 상기 제1 화소 구동 회로의 제1 브릿지부와 상기 제2 화소 구동 회로의 제1 브릿지부는 일부 구조를 공유하고 동일한 비아홀을 통해 상기 제3 초기 신호선에 연결된다.
본 발명의 예시적인 실시예에 있어서, 상기 화소 구동 회로는 발광 유닛을 구동하는데 사용되며, 상기 화소 구동 회로는 제1 트랜지스터, 제3 트랜지스터, 제4 트랜지스터, 제5 트랜지스터, 제 6 트랜지스터, 제7 트랜지스터, 커패시터를 더 포함하고, 상기 제1 트랜지스터의 제1 극은 데이터선에 연결되고, 상기 제1 트랜지스터의 제2 극은 구동 트랜지스터의 제1 극에 연결되고, 상기 제1 트랜지스터의 게이트는 제1 게이트선에 연결되고, 상기 제3 트랜지스터의 제1 극은 상기 구동 트랜지스터의 게이트에 연결되고, 상기 제3 트랜지스터의 제2 극은 상기 구동 트랜지스터의 제2 극에 연결되고, 상기 제3 트랜지스터의 게이트는 제2 게이트선에 연결되고, 상기 제4 트랜지스터의 제1 극은 제1 초기 신호선에 연결되고, 상기 제4 트랜지스터의 제2 극은 상기 구동 트랜지스터의 게이트에 연결되고, 상기 제4 트랜지스터의 게이트는 제2 리셋 신호선에 연결되고, 상기 제5 트랜지스터의 제1 극은 전원선에 연결되고, 상기 제5 트랜지스터의 제2 극은 상기 구동 트랜지스터의 제1 극에 연결되고, 상기 제5 트랜지스터의 게이트는 인에이블 신호선에 연결되고, 상기 제 6 트랜지스터의 제1 극은 상기 구동 트랜지스터의 제2 극에 연결되고, 상기 제 6 트랜지스터의 제2 극은 상기 발광 유닛의 제1 전극에 연결되고, 상기 제 6 트랜지스터의 게이트는 상기 인에이블 신호선에 연결되고, 상기 제7 트랜지스터의 제1 극은 제2 초기 신호선에 연결되고, 상기 제7 트랜지스터의 제2 극은 상기 제 6 트랜지스터의 제2 극에 연결되고, 상기 제7 트랜지스터의 게이트는 상기 제1 리셋 신호선에 연결되고, 상기 커패시터는 상기 전원선과 상기 구동 트랜지스터의 게이트 사이에 연결되고, 상기 구동 트랜지스터, 제1 트랜지스터, 제5 트랜지스터, 제 6 트랜지스터, 제7 트랜지스터 및 제8 트랜지스터는 P 형 트랜지스터이고, 제3 트랜지스터 및 제4 트랜지스터는 N 형 트랜지스터이다.
본 발명의 한 측면에 따르면, 상술한 표시 패널을 구비하는 표시 장치를 제공한다.
상술한 일반 설명과 그 이후의 상세한 설명은 예시적이고 설명적인 것일 뿐 본 발명을 한정하지 않는다는 것을 이해해야 한다.
여기에 첨부된 도면은 명세서에 병합되어 본 명세서의 일부분을 구성하여 본 발명에 부합되는 실시예를 제시하였으며, 명세서와 함께 본 발명의 원리를 설명하는 데 사용되었다. 분명히 하기 설명의 도면은 본 발명의 일부 실시예일 뿐이며, 본 분야의 일반 기술자에게 있어서 창조적인 노동을 지불하지 않는 전제하에 이러한 도면에 근거하여 다른 도면을 얻을 수 있다.
도 1은 본 발명의 예시적인 실시예에 따른 표시 패널의 화소 구동 회로의 개략적인 구조도이다.
도 2는 도 1의 화소 구동 회로의 구동 방법에서 각 노드의 타이밍도이다.
도 3은 본 발명의 예시적인 실시예에 따른 표시 패널의 구조 레이아웃도이다.
도 4는 도 3의 차광층의 구조 레이아웃도이다.
도 5는 도 3의 제1 활성층의 구조 레이아웃도이다.
도 6은 도 3의 제1 도전층의 구조 레이아웃도이다.
도 7은 도 3의 제2 도전층의 구조 레이아웃도이다.
도 8은 도 3의 제2 활성층의 구조 레이아웃도이다.
도 9는 도 3의 제3 도전층의 구조 레이아웃도이다.
도 10은 도 3의 제4 도전층의 구조 레이아웃도이다.
도 11은 도 3의 제5 도전층의 구조 레이아웃도이다.
도 12는 도 3의 차광층 및 제1 활성층의 구조 레이아웃도이다.
도 13은 도 3의 차광층, 제1 활성층 및 제1 도전층의 구조 레이아웃도이다.
도 14는 도 3의 차광층, 제1 활성층, 제1 도전층 및 제2 도전층의 구조 레이아웃도이다.
도 15는 도 3의 차광층, 제1 활성층, 제1 도전층, 제2 도전층 및 제2 활성층의 구조 레이아웃도이다.
도 16은 도 3의 차광층, 제1 활성층, 제1 도전층, 제2 도전층, 제2 활성층 및 제3 도전층의 구조 레이아웃도이다.
도 17은 도 3의 차광층, 제1 활성층, 제1 도전층, 제2 도전층, 제2 활성층, 제3 도전층, 제4 도전층의 구조 레이아웃도이다.
도 18은 도 3의 점선 AA를 따른 부분 단면도이다.
도 19는 본 발명의 다른 예시적인 실시예에 따른 표시 패널의 구조 레이아웃도이다.
도 20은 도 19의 제1 활성층의 구조 레이아웃도이다.
도 21은 도 19의 제4 도전층의 구조 레이아웃도이다.
도 22는 도 19의 차광층, 제1 활성층 및 제1 도전층의 구조 레이아웃도이다.
도 23은 도 19의 차광층, 제1 활성층, 제1 도전층 및 제2 도전층의 구조 레이아웃도이다.
도 24는 도 19의 차광층, 제1 활성층, 제1 도전층, 제2 도전층, 제2 활성층의 구조 레이아웃도이다.
도 25는 도 19의 차광층, 제1 활성층, 제1 도전층, 제2 도전층, 제2 활성층, 제3 도전층의 구조 레이아웃도이다.
도 26은 도 19의 차광층, 제1 활성층, 제1 도전층, 제2 도전층, 제2 활성층, 제3 도전층, 제4 도전층의 구조 레이아웃도이다.
도 27은 본 발명의 다른 예시적인 실시예에 따른 표시 패널의 구조 레이아웃도이다.
도 28은 도 27의 제1 활성층의 구조 레이아웃도이다.
도 29는 도 27의 제2 도전층의 구조 레이아웃도이다.
도 30은 도 27의 제4 도전층의 구조 레이아웃도이다.
도 31은 도 27의 차광층, 제1 활성층 및 제1 도전층의 구조 레이아웃도이다.
도 32는 도 27의 차광층, 제1 활성층, 제1 도전층 및 제2 도전층의 구조 레이아웃도이다.
도 33은 도 27의 차광층, 제1 활성층, 제1 도전층, 제2 도전층 및 제2 활성층의 구조 레이아웃도이다.
도 34는 도 27의 차광층, 제1 활성층, 제1 도전층, 제2 도전층, 제2 활성층, 제3 도전층의 구조 레이아웃도이다.
도 35는 도 27의 차광층, 제1 활성층, 제1 도전층, 제2 도전층, 제2 활성층, 제3 도전층, 제4 도전층의 구조 레이아웃도이다.
도 36은 본 발명의 다른 예시적인 실시예에 따른 표시 패널의 구조 레이아웃도이다.
도 37은 본 발명의 다른 예시적인 실시예에 따른 표시 패널의 구조 레이아웃도이다.
도 38은 도 37에 도시한 표시 패널의 제5 도전층의 구조 레이아웃도이다.
도 39는 본 발명의 다른 예시적인 실시예에 따른 표시 패널에서 차광층, 제1 활성층, 제1 도전층, 제2 도전층, 제2 활성층, 제3 도전층 및 제4 도전층의 구조 레이아웃도이다.
도 40은 도 39에 도시한 표시 패널의 제4 도전층의 구조 레이아웃도이다.
도 41은 본 발명의 다른 예시적인 실시예에 따른 표시 패널의 구조 레이아웃도이다.
도 42는 본 발명의 다른 예시적인 실시예에 따른 표시 패널에서 차광층, 제1 활성층, 제1 도전층, 제2 도전층, 제2 활성층, 제3 도전층 및 제4 도전층의 구조 레이아웃도이다.
도 43은 도 42에 도시된 표시 패널의 제4 도전층의 구조 레이아웃도이다.
도 44는 본 발명의 다른 예시적인 실시예에 따른 표시 패널에서 차광층, 제1 활성층, 제1 도전층, 제2 도전층, 제2 활성층, 제3 도전층 및 제4 도전층의 구조 레이아웃도이다.
도 45는 도 44의 제2 도전층의 구조 레이아웃도이다.
도 46은 도 44의 제4 도전층의 구조 레이아웃도이다.
도 47은 본 발명의 다른 예시적인 실시예에 따른 표시 패널에서 차광층, 제1 활성층, 제1 도전층, 제2 도전층, 제2 활성층, 제3 도전층 및 제4 도전층의 구조 레이아웃도이다.
도 48은 도 47의 제2 도전층의 구조 레이아웃도이다.
도 49는 도 47의 제4 도전층의 구조 레이아웃도이다.
도 50은 본 발명의 다른 예시적인 실시예에 따른 표시 패널의 구조 레이아웃도이다.
도 51은 도 50의 제5 도전층의 구조 레이아웃도이다.
도 52는 본 발명의 다른 예시적인 실시예에 따른 표시 패널의 구조 레이아웃도이다.
도 53은 도 52의 제5 도전층의 구조 레이아웃도이다.
도 1은 본 발명의 예시적인 실시예에 따른 표시 패널의 화소 구동 회로의 개략적인 구조도이다.
도 2는 도 1의 화소 구동 회로의 구동 방법에서 각 노드의 타이밍도이다.
도 3은 본 발명의 예시적인 실시예에 따른 표시 패널의 구조 레이아웃도이다.
도 4는 도 3의 차광층의 구조 레이아웃도이다.
도 5는 도 3의 제1 활성층의 구조 레이아웃도이다.
도 6은 도 3의 제1 도전층의 구조 레이아웃도이다.
도 7은 도 3의 제2 도전층의 구조 레이아웃도이다.
도 8은 도 3의 제2 활성층의 구조 레이아웃도이다.
도 9는 도 3의 제3 도전층의 구조 레이아웃도이다.
도 10은 도 3의 제4 도전층의 구조 레이아웃도이다.
도 11은 도 3의 제5 도전층의 구조 레이아웃도이다.
도 12는 도 3의 차광층 및 제1 활성층의 구조 레이아웃도이다.
도 13은 도 3의 차광층, 제1 활성층 및 제1 도전층의 구조 레이아웃도이다.
도 14는 도 3의 차광층, 제1 활성층, 제1 도전층 및 제2 도전층의 구조 레이아웃도이다.
도 15는 도 3의 차광층, 제1 활성층, 제1 도전층, 제2 도전층 및 제2 활성층의 구조 레이아웃도이다.
도 16은 도 3의 차광층, 제1 활성층, 제1 도전층, 제2 도전층, 제2 활성층 및 제3 도전층의 구조 레이아웃도이다.
도 17은 도 3의 차광층, 제1 활성층, 제1 도전층, 제2 도전층, 제2 활성층, 제3 도전층, 제4 도전층의 구조 레이아웃도이다.
도 18은 도 3의 점선 AA를 따른 부분 단면도이다.
도 19는 본 발명의 다른 예시적인 실시예에 따른 표시 패널의 구조 레이아웃도이다.
도 20은 도 19의 제1 활성층의 구조 레이아웃도이다.
도 21은 도 19의 제4 도전층의 구조 레이아웃도이다.
도 22는 도 19의 차광층, 제1 활성층 및 제1 도전층의 구조 레이아웃도이다.
도 23은 도 19의 차광층, 제1 활성층, 제1 도전층 및 제2 도전층의 구조 레이아웃도이다.
도 24는 도 19의 차광층, 제1 활성층, 제1 도전층, 제2 도전층, 제2 활성층의 구조 레이아웃도이다.
도 25는 도 19의 차광층, 제1 활성층, 제1 도전층, 제2 도전층, 제2 활성층, 제3 도전층의 구조 레이아웃도이다.
도 26은 도 19의 차광층, 제1 활성층, 제1 도전층, 제2 도전층, 제2 활성층, 제3 도전층, 제4 도전층의 구조 레이아웃도이다.
도 27은 본 발명의 다른 예시적인 실시예에 따른 표시 패널의 구조 레이아웃도이다.
도 28은 도 27의 제1 활성층의 구조 레이아웃도이다.
도 29는 도 27의 제2 도전층의 구조 레이아웃도이다.
도 30은 도 27의 제4 도전층의 구조 레이아웃도이다.
도 31은 도 27의 차광층, 제1 활성층 및 제1 도전층의 구조 레이아웃도이다.
도 32는 도 27의 차광층, 제1 활성층, 제1 도전층 및 제2 도전층의 구조 레이아웃도이다.
도 33은 도 27의 차광층, 제1 활성층, 제1 도전층, 제2 도전층 및 제2 활성층의 구조 레이아웃도이다.
도 34는 도 27의 차광층, 제1 활성층, 제1 도전층, 제2 도전층, 제2 활성층, 제3 도전층의 구조 레이아웃도이다.
도 35는 도 27의 차광층, 제1 활성층, 제1 도전층, 제2 도전층, 제2 활성층, 제3 도전층, 제4 도전층의 구조 레이아웃도이다.
도 36은 본 발명의 다른 예시적인 실시예에 따른 표시 패널의 구조 레이아웃도이다.
도 37은 본 발명의 다른 예시적인 실시예에 따른 표시 패널의 구조 레이아웃도이다.
도 38은 도 37에 도시한 표시 패널의 제5 도전층의 구조 레이아웃도이다.
도 39는 본 발명의 다른 예시적인 실시예에 따른 표시 패널에서 차광층, 제1 활성층, 제1 도전층, 제2 도전층, 제2 활성층, 제3 도전층 및 제4 도전층의 구조 레이아웃도이다.
도 40은 도 39에 도시한 표시 패널의 제4 도전층의 구조 레이아웃도이다.
도 41은 본 발명의 다른 예시적인 실시예에 따른 표시 패널의 구조 레이아웃도이다.
도 42는 본 발명의 다른 예시적인 실시예에 따른 표시 패널에서 차광층, 제1 활성층, 제1 도전층, 제2 도전층, 제2 활성층, 제3 도전층 및 제4 도전층의 구조 레이아웃도이다.
도 43은 도 42에 도시된 표시 패널의 제4 도전층의 구조 레이아웃도이다.
도 44는 본 발명의 다른 예시적인 실시예에 따른 표시 패널에서 차광층, 제1 활성층, 제1 도전층, 제2 도전층, 제2 활성층, 제3 도전층 및 제4 도전층의 구조 레이아웃도이다.
도 45는 도 44의 제2 도전층의 구조 레이아웃도이다.
도 46은 도 44의 제4 도전층의 구조 레이아웃도이다.
도 47은 본 발명의 다른 예시적인 실시예에 따른 표시 패널에서 차광층, 제1 활성층, 제1 도전층, 제2 도전층, 제2 활성층, 제3 도전층 및 제4 도전층의 구조 레이아웃도이다.
도 48은 도 47의 제2 도전층의 구조 레이아웃도이다.
도 49는 도 47의 제4 도전층의 구조 레이아웃도이다.
도 50은 본 발명의 다른 예시적인 실시예에 따른 표시 패널의 구조 레이아웃도이다.
도 51은 도 50의 제5 도전층의 구조 레이아웃도이다.
도 52는 본 발명의 다른 예시적인 실시예에 따른 표시 패널의 구조 레이아웃도이다.
도 53은 도 52의 제5 도전층의 구조 레이아웃도이다.
다음 첨부 도면을 참조하여 예시적인 구현 방식을 더 자세히 설명한다. 그러나 예시적인 구현 방식은 여러 가지 형식으로 실시할 수 있으며 여기서 서술한 범례에 국한된 것으로 해석되어서는 안 된다. 이러한 구현 방식은 본 발명을 더욱 전면적이고 완전하게 공개하고, 예시적 구현 방식의 사상을 본 분야의 기술자에게 전면적으로 전달하기 위해 제공된다. 첨부 도면의 동일한 부호는 동일하거나 유사한 부분을 나타내므로 중복된 설명은 생략된다.
용어 "하나", "일", "상기"는 하나 이상의 요소/구성 등의 존재를 나타내는 데 사용된다. 용어 "포함" 및 "구비"는 나열된 요소/구성 등을 제외하고 추가 요소/구성 등이 있을 수 있음을 의미하는 열린 포용성을 나타낸다.
도 1에 도시된 바와 같이, 본 발명의 예시적인 실시예에 따른 표시 패널의 화소 구동 회로의 개략적인 구조도이다. 상기 화소 구동 회로는 제1 트랜지스터(T1), 구동 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제6 트랜지스터(T6), 제7 트랜지스터(T7), 제8 트랜지스터(T8) 및 커패시터(C)를 포함할 수 있다. 여기서, 구동 트랜지스터(T2)의 제1 극은 제2 노드(N2)에 연결되고, 제2 극은 제3 노드(N3)에 연결되고, 게이트는 제1 노드(N1)에 연결된다. 제1 트랜지스터(T1)의 제1 극은 데이터 신호 단자(Da)에 연결되고, 제2 극은 제2 노드(N2)에 연결되고, 게이트는 제1 게이트 구동 신호 단자(G1)에 연결된다. 제3 트랜지스터(T3)의 제1 극은 제1 노드(N1)에 연결되고, 제2 극은 제3 노드(N3)에 연결되고, 게이트는 제2 게이트 구동 신호 단자(G2)에 연결된다. 제4 트랜지스터(T4)의 제1 극은 제1 초기 신호 단자(Vinit1)에 연결되고, 제2 극은 제1 노드(N1)에 연결되고, 게이트는 제2 리셋 신호 단자(Re2)에 연결된다. 제5 트랜지스터(T5)의 제1 극은 제1 전원 단자(VDD)에 연결되고, 제2 극은 제2 노드(N2)에 연결되고, 게이트는 인에이블 신호 단자(EM)에 연결된다. 제6 트랜지스터(T6)의 제1 극은 제3 노드(N3)에 연결되고, 제2 극은 제4 노드(N4)에 연결되고, 게이트는 인에이블 신호 단자(EM)에 연결된다. 제7 트랜지스터(T7)의 제1 극은 제2 초기 신호 단자(Vinit2)에 연결되고, 제2 극은 제4 노드(N4)에 연결되고, 게이트는 제1 리셋 신호 단자(Re1)에 연결된다. 제8 트랜지스터(T8)의 제1 극은 제3 초기 신호 단자(Vinit3)에 연결되고, 제2 극은 제2 노드(N2)에 연결되고, 게이트는 제1 리셋 신호 단자(Re1)에 연결된다. 제7 트랜지스터(T7)의 제2 극은 발광 유닛(OLED)의 제1 전극에 연결되고, 발광 유닛(OLED)의 다른 전극은 제2 전원 단자(VSS)에 연결된다. 여기서, 제1 트랜지스터(T1), 구동 트랜지스터(T2), 제5 트랜지스터(T5), 제6 트랜지스터(T6), 제7 트랜지스터(T7) 및 제8 트랜지스터(T8)는 P형 트랜지스터일 수 있으며, 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)는 N 형 트랜지스터일 수 있다. 또한, 다른 예시적인 실시예에서, 제3 초기 신호 단자는 제1 초기 신호 단자, 제2 초기 신호 단자, 제1 전원 단자, 제2 전원 단자와 같은 안정 신호 단자를 공유할 수 있다. 제3 초기 신호 단자(Vinit3)가 제1 전원 단자(VDD)를 공유하는 경우, 제3 초기 신호 단자(Vinit3)의 전압은 제1 전원 단자(VDD)의 전압의 0.5배 내지 1.5배, 예를 들어 제3 초기 신호 단자(Vinit3)의 전압은 제1 전원 단자(VDD)의 전압의 0.5배, 1배, 1.5배 등일 수 있다.
도 2에 도시된 바와 같이, 도 1의 화소 구동 회로의 구동 방법에서의 각 노드의 타이밍도이며, G1은 제1 게이트 구동 신호 단자의 타이밍, G2는 제2 게이트 구동 신호 단자의 타이밍, Re1은 제1 리셋 신호 단자의 타이밍, Re2는 제2 리셋 신호 단자의 타이밍, EM은 인에이블 신호 단자의 타이밍을 나타낸다. 상기 화소 구동 회로의 구동 방법은 리셋 단계(t1), 임계값 보상 단계(t2), 버퍼 단계(t3) 및 발광 단계(t4)의 4개의 단계를 포함할 수 있다. 리셋 단계(t1)에서 인에이블 신호 단자(EM), 제2 리셋 신호 단자(Re2) 및 제1 게이트 구동 신호 단자(G1)는 하이 레벨 신호를 출력하고, 제2 게이트 구동 신호 단자(G2) 및 제1 리셋 신호 단자(Re1)는 로우 레벨 신호를 출력하고, 제4 트랜지스터(T4), 제7 트랜지스터(T7) 및 제8 트랜지스터(T8)는 턴온되고, 제1 초기 신호 단자(Vinit1)는 제1 노드(N1)에 제1 초기 신호를 입력하고, 제3 초기 신호 단자(Vinit3)는 제2 노드(N2)에 제3 초기 신호를 입력하고, 제2 초기 신호 단자(Vinit2)는 제4 노드에 제2 초기 신호를 입력한다. 임계값 보상 단계(t2)에서, 인에이블 신호 단자(EM), 제2 게이트 구동 신호 단자(G2), 제1 리셋 신호 단자(Re1)는 하이 레벨 신호를 출력하고, 제2 리셋 신호 단자(Re2) 및 제1 게이트 구동 신호 단자(G1)는 로우 레벨 신호를 출력하고, 제3 트랜지스터(T3) 및 제1 트랜지스터(T1)는 턴온되고, 데이터 신호 단자(Da)는 보상 전압(Vdata+Vth)을 제1 노드(N1)에 기입한다. 여기서, Vdata는 데이터 신호 단자의 전압이고, Vth는 구동 트랜지스터의 임계 전압이다. 버퍼 단계(t3)에서, 인에이블 신호 단자(EM), 제1 리셋 신호 단자(Re1), 제1 게이트 구동 신호 단자(G1)는 하이 레벨 신호를 출력하고, 제2 게이트 구동 신호 단자(G2), 제2 리셋 신호 단자(Re2)는 로우 레벨 신호를 출력하며, 모든 트랜지스터가 턴오프된다. 발광 단계(t4)에서, 제1 리셋 신호 단자(Re1) 및 제1 게이트 구동 신호 단자(G1)는 하이 레벨 신호를 출력하고, 인에이블 신호 단자(EM), 제2 게이트 구동 신호 단자(G2) 및 제2 리셋 신호 단자(Re2)는 로우 레벨 신호를 출력하고, 제5 트랜지스터(T5)와 제 6 트랜지스터(T6)가 턴온되고, 구동 트랜지스터(T2)가 커패시터(C)에 축적된 전압(Vdata+Vth)의 작용에 의해 발광한다. 다른 예시적인 실시예에서, 상기 구동 방법은 버퍼 단계를 포함하지 않을 수 있고, 제4 트랜지스터(T4)와 제7 트랜지스터(T7)는 상이한 단계에서 턴온될 수 있음을 이해해야 한다. 임계값 보상 단계(t2)에서, 제1 게이트 구동 신호 단자(G1)의 유효 레벨(로우 레벨)의 지속 시간은 제2 게이트 구동 신호 단자(G2)의 유효 레벨(하이 레벨)의 지속 시간보다 짧을 수 있다. 상기 임계값 보상 단계(t2)에서, 제1 게이트 구동 신호 단자(G1)는 1행의 화소 구동 회로를 스캔할 수 있고, 제2 게이트 구동 신호 단자(G2)는 복수 행(예를 들어 2행)의 화소 구동 회로를 각 행마다 스캔할 수 있다.
관련 기술에서, 화소 구동 회로에는 제8 트랜지스터가 존재하지 않고, 화소 구동 회로 내의 구동 트랜지스터의 게이트와 소스 사이에 기생 커패시턴스가 존재하고, 화소 구동 회로의 리셋 단계에서, 구동 트랜지스터의 게이트 전압이 초기 전압으로 초기화되고, 상기 기생 커패시턴스의 커플링 작용에 의해, 구동 트랜지스터의 소스 전압도 그에 따라 변화한다. 리셋 단계에서 서로 다른 그레이 스케일이 리셋되면, 구동 트랜지스터의 게이트 전압의 변화량이 다르기 때문에, 구동 트랜지스터의 소스 전압의 변화량도 다르므로, 리셋 단계가 완료된 후의 구동 트랜지스터의 Vgs(게이트 소스 간 전압 차)도 다르다. 동시에 구동 트랜지스터의 Vgs가 임계 전압에 영향을 미치기 때문에, 표시 패널에 잔상이 발생한다. 본 예시적인 실시예에서, 픽셀 구동 회로는 리셋 단계에서 제4 트랜지스터(T4)를 사용하여 제1 노드(N1)를 리셋하고, 제8 트랜지스터(T8)를 사용하여 제2 노드(N2)를 리셋한다. 따라서, 서로 다른 데이터 신호의 경우에도, 상기 화소 구동 회로는 구동 트랜지스터의 게이트 소스 간 전압차를 동일한 값으로 리셋할 수 있기 때문에 표시 패널의 잔상 문제가 개선된다.
본 예시적인 실시예에서, 상기 표시 패널은 순차적으로 적층된 베이스 기판, 차광층, 제1 활성층, 제1 도전층, 제2 도전층, 제2 활성층, 제3 도전층, 제4 도전층, 제5 도전층을 더 포함할 수 있고, 상기 각 층 사이에 절연층을 구비할 수 있다. 도 3 내지 도 17에 도시된 바와 같이, 도 3은 본 발명의 예시적인 실시예에 따른 표시 패널의 구조 레이아웃도이고, 도 4는 도 3의 차광층의 구조 레이아웃도이고, 도 5는 도 3의 제1 활성층의 구조 레이아웃도이고, 도 6은 도 3의 제1 도전층의 구조 레이아웃도이고, 도 7은 도 3의 제2 도전층의 구조 레이아웃도이고, 도 8은 도 3의 제2 활성층의 구조 레이아웃도이고, 도 9는 도 3의 제3 도전층의 구조 레이아웃도이고, 도 10은 도 3의 제4 도전층의 구조 레이아웃도이고, 도 11은 도 3의 제5 도전층의 구조 레이아웃도이고, 도 12는 도 3의 차광층 및 제1 활성층의 구조 레이아웃도이고, 도 13은 도 3의 차광층, 제1 활성층 및 제1 도전층의 구조 레이아웃도이고, 도 14는 도 3의 차광층, 제1 활성층, 제1 도전층 및 제2 도전층의 구조 레이아웃도이고, 도 15는 도 3의 차광층, 제1 활성층, 제1 도전층, 제2 도전층 및 제2 활성층의 구조 레이아웃도이고, 도 16은 도 3의 차광층, 제1 활성층, 제1 도전층, 제2 도전층, 제2 활성층 및 제3 도전층의 구조 레이아웃도이고, 도 17은 도 3의 차광층, 제1 활성층, 제1 도전층, 제2 도전층, 제2 활성층, 제3 도전층, 제4 도전층의 구조 레이아웃도이다. 상기 표시 패널은 도 1에 도시된 화소 구동 회로를 복수 개 포함할 수 있다. 도 3에 도시된 바와 같이, 복수의 화소 구동 회로는 제1 방향(X)에서 인접하여 배치된 제1 화소 구동 회로(P1) 및 제2 화소 구동 회로(P2)를 포함할 수 있으며, 제1 화소 구동 회로(P1)와 제2 화소 구동 회로(P2)는 거울 대칭으로 구성할 수 있다. 한편, 상기 표시 패널은 도 3에 도시된 바와 같은 반복 단위를 복수 개 포함할 수 있고, 복수의 반복 단위는 어레이 형태로 배열될 수 있다.
도 3, 도 4 및 도 12에 도시된 바와 같이, 차광층은 제1 방향(X)으로 분포된 2개의 차광부(61)와, 차광부(61) 사이에 연결되는 연결부(62)를 포함할 수 있다. 차광층은 도체 구조일 수 있고, 예를 들어 차광층은 차광 금속층일 수 있다.
도 3, 도 5, 도 12 및 도 13에 도시된 바와 같이, 제1 활성층은 제1 활성부(71), 제2 활성부(72), 제5 활성부(75), 제6 활성부(76), 제7 활성부(77), 제8 활성부(78), 제9 활성부(79), 제10 활성부(710), 제11 활성부(711), 제12 활성부(712), 제13 활성부(713), 제14 활성부(714)를 포함할 수 있다. 여기서, 제1 활성부(71)는 제1 트랜지스터(T1)의 채널 영역을 형성하는데 사용될 수 있고, 제2 활성부(72)는 구동 트랜지스터(T2)의 채널 영역을 형성하는데 사용될 수 있고, 제5 활성부(75)는 제5 트랜지스터(T5)의 채널 영역을 형성하는데 사용될 수 있고, 제6 활성부(76)는 제6 트랜지스터의 채널 영역을 형성하는데 사용될 수 있고, 제7 활성부(77)는 제7 트랜지스터(T7)의 채널 영역을 형성하는데 사용될 수 있고, 제8 활성부(78)는 제8 트랜지스터(T8)의 채널 영역을 형성하는데 사용될 수 있다. 제9 활성부(79) 및 제10 활성부(710)는 각각 제8 활성부(78)의 양측에 연결되고, 제11 활성부(711)는 제2 활성부(72)의 일측에 연결되며, 제12 활성부(712)는 제7 활성부(77)의 제 6 활성부(76)로부터 멀어진 한쪽에 연결되고, 제13 활성부(713)는 제1 화소 구동 회로(P1)의 제10 활성부(710) 및 제2 화소 구동 회로(P2)의 제10 활성부(710) 사이에 연결되고, 제14 활성부(714)는 제1 화소 구동 회로(P1)의 제5 활성부(75)와 제2 화소 구동 회로(P2)의 제5 활성부(75) 사이에 연결된다. 제1 활성층은 폴리실리콘으로 형성될 수 있으며, 이에 대응하여 제1 트랜지스터(T1), 구동 트랜지스터(T2), 제5 트랜지스터(T5), 제6 트랜지스터(T6), 제7 트랜지스터(T7), 및 제8 트랜지스터(T8)는 P형 저온 폴리실리콘 박막 트랜지스터일 수 있다. 도 12에 도시한 바와 같이, 차광부(61)의 베이스 기판상의 정투영은 제2 활성부(72)의 베이스 기판상의 정투영을 덮을 수 있고, 차광부(61)는 제2 활성부(72)에 대하여 차광의 역할을 할 수 있다. 이에 따라, 구동 트랜지스터(T2)의 특성에 미치는 광의 영향이 저감된다.
도 3, 도 6 및 도 13에 도시된 바와 같이, 제1 도전층은 제1 초기 신호선(Vinit1), 제1 게이트선(G1), 제1 도전부(11), 인에이블 신호선(EM) 및 제1 리셋 신호선(Re1)을 포함할 수 있다. 제1 초기 신호선(Vinit1)의 베이스 기판상의 정투영, 제1 게이트선(G1)의 베이스 기판상의 정투영, 인에이블 신호선(EM)의 베이스 기판상의 정투영, 및 제1 리셋 신호선(Re1)의 베이스 기판상의 정투영은 모두 제1 방향(X)을 따라 연장될 수 있다. 여기서, 제1 초기 신호선(Vinit1)은 도 1의 제1 초기 신호 단자를 제공하는데 사용될 수 있다. 제1 게이트선(G1)의 베이스 기판상의 정투영은 제1 활성부(71)의 베이스 기판상의 정투영을 덮고, 제1 게이트선(G1)의 부분 구조는 제1 트랜지스터의 게이트를 형성하는데 이용될 수 있다. 인에이블 신호선(EM)은 도 1의 인에이블 신호 단자를 제공하는데 사용될 수 있고, 인에이블 신호선(EM)의 베이스 기판상의 정투영은 제5 활성부(75)의 베이스 기판상의 정투영 및 제6 활성부(76)의 베이스 기판상의 정투영을 덮을 수 있고, 인에이블 신호선(EM)의 부분 구조를 사용하여 각각 제5 트랜지스터의 게이트와 제6 트랜지스터의 게이트를 형성할 수 있다. 제1 리셋 신호선(Re1)은 도 1의 제1 리셋 신호 단자를 제공하는데 사용될 수 있고, 제1 리셋 신호선(Re1)의 베이스 기판상의 정투영은 제7 활성부(77)의 베이스 기판상의 정투영 및 제8 활성부(78)의 베이스 기판상의 정투영을 덮을 수 있고, 제1 리셋 신호선(Re1)의 부분 구조를 이용하여 각각 제7 트랜지스터의 게이트와 제8 트랜지스터의 게이트를 형성할 수 있다. 제1 도전부(11)의 베이스 기판상의 정투영은 제2 활성부(72)의 베이스 기판상의 정투영을 덮을 수 있고, 제1 도전부(11)를 이용하여 구동 트랜지스터(T2)의 게이트 및 커패시터(C)의 제1 전극을 형성할 수 있다. 차광층은 안정 전원 단자, 예컨대 도 1의 제1 전원 단자, 제1 초기 신호 단자, 제2 초기 신호 단자, 제3 초기 신호 단자 등에 연결될 수 있다. 차광층은 표시 패널의 표시 영역 주위에 위치하는 비아홀을 통해 다른 도전층에 위치하는 안정 전압 단자에 연결될 수 있고, 예를 들어, 차광층은 표시 패널의 표시 영역 주위에 위치하는 비아홀을 통해 제5 도전층의 전원선에 연결될 수 있다. 차광부(61)에 의해, 제1 도전부(11)의 전압을 안정화시킬 수 있어, 발광 단계에서의 구동 트랜지스터(T2)의 게이트의 전압 변동을 저감한다. 도 6 및 도 13에 도시된 바와 같이, 인에이블 신호선(EM)의 상기 베이스 기판상의 정투영은 상기 제11 활성부(711)의 상기 베이스 기판상의 정투영과 상기 제 9 활성부(79)의 상기 베이스 기판상의 정투영 사이에 위치할 수 있다. 상기 제 9 활성부(79)의 상기 베이스 기판상의 정투영은 상기 제1 리셋 신호선(Re1)의 상기 베이스 기판상의 정투영과 상기 인에이블 신호선(EM)의 상기 베이스 기판상의 정투영 사이에 위치한다. 또한, 상기 표시 패널은 제1 도전층을 마스크로 사용하여 제1 활성층에 도체화 처리를 수행할 수 있다. 즉, 제1 활성층 중 제1 도전층으로 덮인 영역은 트랜지스터의 채널 영역을 형성할 수 있고, 제1 도전층으로 덮이지 않은 영역은 도체 구조를 형성한다. 또한, 본 예시적인 실시예에서, 일 구조의 베이스 기판상의 정투영이 특정 방향을 따라 연장된다는 것은, 상기 구조의 베이스 기판상의 정투영 전체가 상기 방향을 따라 연장된다고 이해할 수 있다. 즉, 상기 구조의 베이스 기판상의 정투영은 상기 방향을 따라 직선으로 연장되거나 굴곡되어 연정될 수 있다.
도 3, 도 7 및 도 14에 도시한 바와 같이, 제2 도전층은 제3 게이트선(2G2), 제3 리셋 신호선(2Re2), 제2 도전부(22) 및 제1 연결부(21)를 포함할 수 있다. 제3 게이트선(2G2)은 도 1의 제2 게이트 구동 신호 단자를 제공하는데 사용될 수 있고, 제3 리셋 신호선(2Re2)은 도 1의 제2 리셋 신호 단자를 제공하는데 사용될 수 있다. 제3 게이트선(2G2)의 베이스 기판상의 정투영 및 제3 리셋 신호선(2Re2)의 베이스 기판상의 정투영은 모두 제1 방향(X)을 따라 연장될 수 있다. 제2 도전부(22)의 베이스 기판상의 정투영은 제1 도전부의 베이스 기판상의 정투영과 적어도 부분적으로 중첩될 수 있고, 제2 도전부(22)는 커패시터의 제2 전극을 형성하는데 사용될 수 있다. 제1 연결부(21)는 인접하는 제2 도전부(22) 사이에 연결될 수 있다. 제1 방향(X)으로 간격을 두고 배치된 복수의 반복 단위에서 제2 도전부(22)는 서로 순차적으로 연결될 수 있다. 제2 도전부(22)에는 개구(221)가 구비될 수 있다.
도 3, 도 8 및 도 15에 도시된 바와 같이, 제2 활성층은 활성부(81)를 포함하고, 활성부(81)는 제3 활성부(813) 및 제4 활성부(814)를 포함할 수 있다. 제3 활성부(813)는 제3 트랜지스터(T3)의 채널 영역을 형성하는데 사용되고, 제4 활성부(814)는 제4 트랜지스터(T4)의 채널 영역을 형성하는데 사용될 수 있다. 여기서, 제3 리셋 신호선(2Re2)의 베이스 기판상의 정투영은 제4 활성부(814)의 베이스 기판상의 정투영을 덮을 수 있고, 제3 리셋 신호선(2Re2)의 부분 구조를 이용하여 제4 트랜지스터(T4)의 바텀 게이트를 형성할 수 있다. 제3 게이트선(2G2)의 베이스 기판상의 정투영은 제3 활성부(813)의 베이스 기판상의 정투영을 덮을 수 있고, 제3 게이트선(2G2)의 부분 구조를 이용하여 제3 트랜지스터(T3)의 바텀 게이트를 형성할 수 있다. 제2 활성층은 인듐 갈륨 아연 산화물로 형성될 수 있으며, 이에 대응하여 제3 트랜지스터 및 제4 트랜지스터는 N형 산화물 박막 트랜지스터일 수 있다.
도 3, 도 9 및 도 16에 도시된 바와 같이, 제3 도전층은 제3 초기 신호선(Vinit3), 제2 리셋 신호선(3Re2) 및 제2 게이트선(3G2)을 포함할 수 있다. 제3 초기 신호선(Vinit3)의 베이스 기판상의 정투영, 제2 리셋 신호선(3Re2)의 베이스 기판상의 정투영, 및 제2 게이트선(3G2)의 베이스 기판상의 정투영은 모두 제1 방향(X)을 따라 연장될 수 있다. 제3 초기 신호선(Vinit3)은 도 1의 제3 초기 신호 단자를 제공하는데 사용될 수 있다. 제2 리셋 신호선(3Re2)은 도 1의 제2 리셋 신호 단자를 제공하는데 사용되고, 제2 리셋 신호선(3Re2)은 비아홀을 통해 제3 리셋 신호선(2Re2)에 연결될 수 있고, 제2 리셋 신호선(3Re2)과 제3 리셋 신호선(2Re2)에 연결되는 비아홀은 표시 패널의 가장자리 배선 영역에 위치할 수 있다. 제2 리셋 신호선(3Re2)의 베이스 기판상의 정투영은 제4 활성부(814)의 베이스 기판상의 정투영을 덮을 수 있고, 제2 리셋 신호선(3Re2)의 부분 구조를 이용하여 제4 트랜지스터(T4)의 탑 게이트를 형성할 수 있다. 제2 게이트선(3G2)은 도 1의 제2 게이트 구동 신호 단자를 제공하는데 사용되며, 제2 게이트선(3G2)은 비아홀을 통해 제3 게이트선(2G2)에 연결될 수 있고, 제2 게이트선(3G2)과 제3 게이트선(2G2)에 연결되는 비아홀은 표시 패널의 가장자리 배선 영역에 위치할 수 있다. 제2 게이트선(3G2)의 베이스 기판상의 정투영은 제3 활성부(813)의 베이스 기판상의 정투영을 덮을 수 있고, 제2 게이트선(3G2)의 부분 구조를 이용하여 제3 트랜지스터(T3)의 탑 게이트를 형성하는데 이용될 수 있다.
도 3 및 도 16에 도시된 바와 같이, 제3 초기 신호선(Vinit3)의 상기 베이스 기판상의 정투영은 제1 리셋 신호선(Re1)의 상기 베이스 기판상의 정투영과 적어도 부분적으로 중첩될 수 있다. 이 설정에 의해, 화소 구동 회로의 집적도를 높일 수 있고, 화소 구동 회로의 레이아웃 면적을 축소할 수 있다. 제2 리셋 신호선(3Re2)의 상기 베이스 기판상의 정투영은 상기 제2 게이트선(3G2)의 상기 베이스 기판상의 정투영의 상기 제1 도전부(11)의 상기 베이스 기판상에 정투영으로부터 멀어진 한쪽에 위치할 수 있다. 제1 게이트선(G1)의 상기 베이스 기판상의 정투영은 상기 제2 게이트선(3G2)의 상기 베이스 기판상의 정투영과 상기 제2 리셋 신호선(3Re2)의 상기 베이스 기판상의 정투영 사이에 위치할 수 있다. 또한, 상기 표시 패널은 제3 도전층을 마스크로 사용하여 제2 활성층에 도체화 처리를 실시할 수 있다. 즉, 제2 활성층 중 제3 도전층으로 덮인 영역은 트랜지스터의 채널 영역을 형성하고, 제3 도전층으로 덮이지 않는 영역은 도체 구조를 형성할 수 있다.
도 3, 도 10 및 도 17에 도시된 바와 같이, 제4 도전층은 제2 초기 신호선(Vinit2), 제1 브릿지부(41), 제2 브릿지부(42), 제3 브릿지부(43), 제4 브릿지부(44), 제5 브릿지부(45), 제6 브릿지부(46), 제7 브릿지부(47) 및 제8 브릿지부(48)를 포함할 수 있다. 여기서, 제2 초기 신호선(Vinit2)의 베이스 기판상의 정투영은 제1 방향(X)을 따라 연장될 수 있고, 제2 초기 신호선(Vinit2)은 도 1의 제2 초기 신호 단자를 제공하는 데 사용될 수 있다. 제1 브릿지부(41)는 비아홀(H)을 통해 제10 활성부(710) 및 제3 초기 신호선(Vinit3)에 각각 연결되어, 제8 트랜지스터(T8)의 제1 극은 제3 초기 신호 단자에 연결할 수 있다. 여기서, 제1 화소 구동 회로(P1)의 제1 브릿지부(41)와 제2 화소 구동 회로의 제1 브릿지부(41)는 부분 구조를 공유하고, 동일한 비아홀을 공유하여 제3 초기 신호선(Vinit3)에 연결되어 있다. 본 예시적인 실시예에서의 검은 사각형은 비아홀을 나타내며, 본 예시적인 실시예에서는 일부 비아홀의 위치에만 주석이 달려 있음을 유의해야 한다. 제2 브릿지부(42)는 비아홀을 통해 제10 활성부(710) 및 제11 활성부(711)에 각각 연결되어, 제8 트랜지스터(T8)의 제2 극과 구동 트랜지스터(T2)의 제1 극에 연결된다. 제3 브릿지부(43)는 비아홀을 통해 제14 활성부(714) 및 제1 연결부(21)에 각각 연결되어, 커패시터의 제2 전극과 제5 트랜지스터의 제1 극에 연결된다. 여기서, 제3 브릿지부(43)는 제1 화소 구동 회로(P1) 및 제2 화소 구동 회로(P2)의 거울 대칭면에 대해 거울 대칭일 수 있다. 제4 브릿지부(44)는 비아홀을 통해 제6 활성부(76)와 제2 활성부(72) 사이의 제1 활성층, 및 제3 활성부(813)의 제4 활성부(814)로부터 멀어진 측의 제2 활성층에 각각 연결되어, 구동 트랜지스터(T2)의 제2 극, 제3 트랜지스터(T3)의 제2 극 및 제 6 트랜지스터(T6)의 제1 극에 연결된다. 제5 브릿지부(45)는 비아홀을 통해 제3 활성부(813)와 제4 활성부(814) 사이의 제2 활성층 및 제1 도전부(11)에 각각 연결되어, 제3 트랜지스터(T3)의 제1 극, 제4 트랜지스터(T4)의 제2 극 및 구동 트랜지스터(T2)의 게이트에 연결된다. 여기서, 제5 브릿지부(45)와 제1 도전부(11) 사이에 연결되는 비아홀의 베이스 기판상의 정투영은 개구(221)의 베이스 기판상의 정투영 내에 위치하여, 상기 비아홀 내의 도전 구조가 제2 도전부(22)에 전기적으로 연결되는 것을 방지한다. 제6 브릿지부(46)는 비아홀을 통해 제4 활성부(814)의 제3 활성부(813)로부터 멀어진 일측의 제2 활성층과, 제1 초기 신호선(Vinit1)에 각각 연결되어 제4 트랜지스터(T4)의 제1 극과 제1 초기 신호 단자에 연결된다. 제7 브릿지부(47)는 비아홀을 통해 제6 활성부(76)와 제7 활성부(77) 사이의 제1 활성층에 연결되어 제7 트랜지스터의 제2 극에 연결되며, 제7 브릿지부(47)는 발광 유닛의 제1 전극과의 연결에 사용된다. 제8 브릿지부(48)는 비아홀을 통해 제1 활성부(71)의 제2 활성부(72)로부터 멀어진 일측의 제1 활성층에 연결되어 제1 트랜지스터의 제1 극에 연결된다. 상기 표시 패널은 제1 방향(X) 및 제2 방향(Y)을 따라 배열된 복수의 화소 구동 회로를 더 포함할 수 있다. 제1 방향(X) 및 제2 방향(Y)은 교차할 수 있고, 예를 들어, 제1 방향(X)은 행 방향이고, 제2 방향(Y)은 열 방향일 수 있다. 여기서, 현재 행의 화소 구동 회로에서의 제1 초기 신호선(Vinit1)의 베이스 기판상의 정투영은 이전 행의 화소 구동 회로에서의 제2 초기 신호선(Vinit2)의 베이스 기판상의 정투영과 적어도 부분적으로 중첩될 수 있다. 이 설정에 의해, 화소 구동 회로의 집적도를 높일 수 있고, 화소 구동 회로의 레이아웃 면적을 축소할 수 있다.
다른 예시적인 실시예에서, 제3 초기 신호 단자(Vinit3)가 제1 전원 단자(VDD)를 공유하는 경우, 전원선(VDD)은 비아홀을 통해 제1 브릿지부(41)에 직접 연결되어, 제8 트랜지스터의 제1 극과 제1 전원 단자(VDD)가 연결되도록 한다. 전원선(VDD)과 제1 브릿지부(41) 사이에 연결된 비아홀의 위치는, 원래 제3 초기 신호선(Vinit3)과 제1 브릿지부(41) 사이에 연결되어 있던 비아홀의 위치에 위치할 수 있다. 이런 경우, 상기 표시 패널은 제3 초기 신호선(Vinit3)을 보류하거나 제3 초기 신호선(Vinit3)을 제거할 수 있다.
도 3 및 도 11에 도시된 바와 같이, 제5 도전층은 전원선(VDD), 데이터선(Da) 및 브릿지부(51)를 포함할 수 있다. 전원선(VDD)은 도 1의 제1 전원 단자를 제공하는데 사용될 수 있고, 데이터선(Da)은 도 1의 데이터 신호 단자를 제공하는데 사용될 수 있다. 전원선(VDD)의 베이스 기판상의 정투영과 데이터선(Da)의 베이스 기판상의 정투영은 모두 제2 방향(Y)을 따라 연장될 수 있다. 데이터선(Da)은 비아홀을 통해 제8 브릿지부(48)에 연결되어, 제1 트랜지스터의 제1 극에 연결될 수 있다. 제1 화소 구동 회로의 전원선(VDD)과 제2 화소 구동 회로의 전원선(VDD)은 각각 비아홀을 통해 제3 브릿지부(43)에 연결되어, 제1 전원 단자, 커패시터(C)의 제2 전극 및 제5 트랜지스터(T5)의 제1 극에 연결되도록 한다. 브릿지부(51)는 비아홀을 통해 제7 브릿지부(47)에 연결되고, 브릿지부(51)는 발광 유닛의 제1 전극과 연결하기 위해 사용될 수 있다. 제1 방향(X)에 연결된 제2 도전부(22)와 전원선(VDD)은 그리드 구조를 형성함으로써, 전원선의 임피던스 부하(IR loading)를 저감할 수 있고, 도 3에 도시된 바와 같이, 전원선(VDD)의 베이스 기판상의 정투영은 또한, 제4 트랜지스터(T4)의 특성에 미치는 광의 영향을 감소시키기 위해, 제4 활성부(814)의 베이스 기판상의 정투영을 덮을 수 있다. 동시에, 전원선(VDD)의 베이스 기판상의 정투영은 제3 활성부(813)의 베이스 기판상의 정투영과 적어도 부분적으로 중첩될 수 있고, 마찬가지로, 전원선(VDD)은 제3 트랜지스터(T3)의 특성에 미치는 광의 영향을 저감할 수 있다.
도 18에 도시된 바와 같이, 도 3의 점선 AA를 따른 부분 단면도이다. 상기 표시 패널은 제1 절연층(91), 제2 절연층(92), 제3 절연층(93), 제4 절연층(94), 제5 절연층(95), 유전체층(96), 패시베이션층(97) 및 평탄화층(98)을 더 포함할 수 있으며, 여기서 베이스 기판(90), 차광층, 제1 절연층(91), 제1 활성층, 제2 절연층(92), 제1 도전층, 제3 절연층(93), 제2 도전층, 제4 도전층(94), 제2 활성층, 제5 절연층(95), 제3 도전층, 유전체층(96), 제4 도전층, 패시베이션층(97) , 평탄화층(98), 제5 도전층이 순차적으로 적층되어 있다. 제1 절연층(91), 제2 절연층(92), 제3 절연층(93), 제4 절연층(94) 및 제5 절연층(95)은 실리콘 산화물층일 수 있고, 유전체층(96), 패시베이션층(97)은 실리콘 질화물층일 수 있다. 평탄화층(98)의 재료는 폴리이미드(PI), 폴리에틸렌 테레프탈레이트(PET), 폴리에틸렌 나프탈레이트(PEN), 실리콘-유리 결합 구조(SOG) 등과 같은 유기 재료일 수 있다. 베이스 기판(90)은 순차적으로 적층된 유리 기판, 배리어층 및 폴리이미드층을 포함할 수 있고, 배리어층은 무기 재료일 수 있다. 제1 도전층, 제2 도전층 및 제3 도전층의 재료는 몰리브덴, 알루미늄, 구리, 티타늄, 니오븀 중 하나 또는 합금 일 수 있거나, 몰리브덴/티타늄 합금 또는 적층체 등일 수 있다. 제4 도전층 및 제5 도전층의 재료는 금속 재료를 포함할 수 있으며, 예를 들어 몰리브덴, 알루미늄, 구리, 티타늄, 니오븀 중 하나 또는 합금 일 수 있거나, 몰리브덴/티타늄 합금 또는 적층체 등일 수 있으며, 혹은 티탄/알루미늄/티탄의 적층체일 수도 있다.
도 19에 도시된 바와 같이, 도 19는 본 발명의 다른 예시적인 실시예에 따른 표시 패널의 구조 레이아웃도이고, 상기 표시 패널은 복수의 도 1에 도시된 화소 구동 회로를 포함할 수 있다. 복수의 화소 구동 회로는 제1 방향(X)에서 인접하여 배치되는 제1 화소 구동 회로(P1) 및 제2 화소 구동 회로(P2)를 포함하고, 제1 화소 구동 회로(P1) 및 제2 화소 구동 회로(P2)의 구조의 적어도 일부는 거울 대칭으로 배치될 수 있다. 상기 표시 패널은 마찬가지로, 순서대로 적층되어 있는 베이스 기판, 차광층, 제1 활성층, 제1 도전층, 제2 도전층, 제2 활성층, 제3 도전층, 제4 도전층, 제5 도전층을 포함할 수 있다.
도 19에 도시된 표시 패널의 차광층은, 도 3에 도시된 표시 패널의 차광층과 동일한 레이아웃 구조를 가지며, 차광층은 제1 방향(X)으로 배열된 복수의 차광부(61)와 차광부(61) 사이에 연결된 연결부(62)를 포함할 수 있다.
도 19에 도시된 표시 패널의 제1 도전층은, 도 3에 도시된 표시 패널의 제1 도전층과 동일한 레이아웃 구조를 가지며, 제1 도전층은 제1 초기 신호선(Vinit1) , 제1 게이트선(G1), 제1 도전부(11), 인에이블 신호선(EM) 및 제1 리셋 신호선(Re1)을 포함할 수 있다.
도 19에 도시된 표시 패널의 제2 도전층은, 도 3에 도시된 표시 패널의 제2 도전층과 동일한 레이아웃 구조를 가지며, 제2 도전층은 제2 게이트선(G2), 제3 리셋 신호선(2Re2), 제2 도전부(22) 및 제1 연결부(21)를 포함할 수 있다.
도 19에 도시된 표시 패널의 제2 활성층은, 도 3에 도시된 표시 패널의 제2 활성층과 동일한 레이아웃 구조를 가지며, 제2 활성층은 활성부(81)를 포함하고, 활성부(81)는 제3 활성부(813) 및 제4 활성부(814)를 포함할 수 있다.
도 19에 도시된 표시 패널의 제3 도전층은, 도 3에 도시된 표시 패널의 제3 도전층과 동일한 레이아웃 구조와 가지며, 제3 도전층은 제3 초기 신호선(Vinit3), 제2 리셋 신호선(3Re2) 및 제2 게이트선(3G2)을 포함할 수 있다.
도 19에 도시된 표시 패널의 제5 도전층은, 도 3에 도시된 표시 패널의 제5 도전층과 동일한 레이아웃 구조와 가지며, 제5 도전층은 전원선(VDD), 데이터선(Da) 및 브릿지부(51)를 포함할 수 있다.
도 19에 도시된 표시 패널과 도 3에 도시된 표시 패널의 차이점은 제1 활성층과 제4 도전층의 구조가 다르다는 점 뿐이다. 도 20 내지 도 26에 도시된 바와 같이, 도 20은 도 19의 제1 활성층의 구조 레이아웃도이고, 도 21은 도 19의 제4 도전층의 구조 레이아웃도이고, 도 22는 도 19의 차광층, 제1 활성층 및 제1 도전층의 구조 레이아웃도이고, 도 23은 도 19의 차광층, 제1 활성층, 제1 도전층 및 제2 도전층의 구조 레이아웃도이고, 도 24는 도 19의 차광층, 제1 활성층, 제1 도전층, 제2 도전층, 제2 활성층의 구조 레이아웃도이고, 도 25는 도 19의 차광층, 제1 활성층, 제1 도전층, 제2 도전층, 제2 활성층, 제3 도전층의 구조 레이아웃도이고, 도 26은 도 19의 차광층, 제1 활성층, 제1 도전층, 제2 도전층, 제2 활성층, 제3 도전층, 제4 도전층의 구조 레이아웃도이다.
도 19, 20, 22, 23, 24, 25에 도시된 바와 같이, 제1 활성층은 마찬가지로 제1 활성부(71), 제2 활성부(72), 제5 활성부(75), 제6 활성부(76), 제7 활성부(77), 제8 활성부(78), 제9 활성부(79), 제10 활성부(710), 제11 활성부(711), 제12 활성부(712), 제13 활성부(713) 및 제14 활성부(714)를 포함한다. 도 20에 도시된 제1 활성층과 도 4에 도시된 제1 활성층의 차이점은, 도 20에 도시된 제1 활성층에서 제2 화소 구동 회로(P2)의 제10 활성부(710)는 제1 화소 구동 회로(P1)의 제10 활성부(710)와 거울 대칭으로 배치되지 않고, 제2 화소 구동 회로(P2) 내의 제10 활성부(710)의 베이스 기판상의 정투영의 면적은, 제1 화소 구동 회로(P1) 내의 제10 활성부(710)의 베이스 기판상의 정투영의 면적보다 약간 작다.
도 19, 도 21 및 도 25에 도시된 바와 같이, 제4 도전부는 마찬가지로, 제2 초기 신호선(Vinit2), 제1 브릿지부(41), 제2 브릿지부(42), 제3 브릿지부(43) , 제4 브릿지부(44), 제5 브릿지부(45), 제6 브릿지부(46), 제7 브릿지부(47), 제8 브릿지부(48)를 포함할 수 있다. 여기서, 제1 화소 구동 회로(P1)의 제1 브릿지부(41)는 제2 화소 구동 회로(P2)의 제1 브릿지부로서 재사용될 수 있다. 즉, 제2 화소 구동 회로에는 제1 브릿지부(41)가 구비되지 않고, 제2 화소 구동 회로의 제10 활성부(710)는 제1 화소 구동 회로의 제1 브릿지부(41)를 통해 제3 초기 신호선(Vinit3)에 연결된다.
도 19에 도시된 표시 패널은, 다른 구조의 레이아웃 배치를 용이하게 하기 위해, 제2 화소 구동 회로의 제10 활성부(710)의 위치에 비교적 큰 공간을 남길 수 있다. 도 22 내지 도 24에 도시된 바와 같이, 도 19에 도시된 표시 패널의 다른 구성은 도 3에 도시된 표시 패널의 구성과 동일하다. 도 19에 도시된 바와 같이, 도 19의 점선 AA를 따른 단면도는 도 18과 동일하다.
도 27은 본 발명의 다른 예시적인 실시예에 따른 표시 패널의 구조 레이아웃도이다. 상기 표시 패널은 복수의 도 1에 도시된 화소 구동 회로를 포함할 수 있으며, 복수의 화소 구동 회로는 제1 방향(X)에서 인접하여 배치되는 제1 화소 구동 회로(P1) 및 제2 화소 구동 회로(P2)를 포함하고, 제1 화소 구동 회로(P1) 및 제2 화소 구동 회로(P2)의 구조의 적어도 일부는 거울 대칭으로 배치될 수 있다. 상기 표시 패널은 마찬가지로, 순서대로 적층되어 있는 베이스 기판, 차광층, 제1 활성층, 제1 도전층, 제2 도전층, 제2 활성층, 제3 도전층, 제4 도전층, 제5 도전층을 포함할 수 있다. 본 예시적인 실시예에서, 제1 화소 구동 회로의 제8 트랜지스터는 제2 화소 구동 회로의 제8 트랜지스터로서 재사용될 수 있다.
도 27에 도시된 표시 패널의 차광층은, 도 3에 도시된 표시 패널의 차광층과 동일한 레이아웃 구조를 가지며, 차광층은 제1 방향(X)으로 배열된 복수의 차광부(61)와, 차광부(61) 사이에 연결된 연결부(62)를 포함할 수 있다.
도 27에 도시된 표시 패널의 제1 도전층은, 도 3에 도시된 표시 패널의 제1 도전층과 동일한 레이아웃 구조를 가지며, 제1 도전층은 제1 초기 신호선(Vinit1), 제1 게이트선(G1), 제1 도전부(11), 인에이블 신호선(EM) 및 제1 리셋 신호선(Re1)을 포함할 수 있다.
도 27에 도시된 표시 패널의 제2 활성층은, 도 3에 도시된 표시 패널의 제2 활성층과 동일한 레이아웃 구조를 가지며, 제2 활성층은 활성부(81)를 포함하고, 활성부(81)는 제3 활성부(813) 및 제4 활성부(814)를 포함할 수 있다.
도 27에 도시된 표시 패널의 제3 도전층은, 도 3에 도시된 표시 패널의 제3 도전층과 동일한 레이아웃 구조를 가지며, 제3 도전층은 제3 초기 신호선(Vinit3), 제2 리셋 신호선(3Re2) 및 제2 게이트선(3G2)을 포함할 수 있다.
도 27에 도시된 표시 패널의 제5 도전층은, 도 3에 도시된 표시 패널의 제5 도전층과 동일한 레이아웃 구조를 가지며, 제5 도전층은 전원선(VDD), 데이터선(Da), 및 브릿지부(51)를 포함할 수 있다.
도 27에 도시된 표시 패널과 도 3에 도시된 표시 패널의 차이점은 제1 활성층, 제2 도전층 및 제4 도전층의 구조가 다르다는 점 뿐이다. 도 28 내지 도 35에 도시된 바와 같이, 도 28은 도 27의 제1 활성층의 구조 레이아웃도이고, 도 29는 도 27의 제2 도전층의 구조 레이아웃도이고, 도 30은 도 27의 제4 도전층의 구조 레이아웃도이고, 도 31은 도 27의 차광층, 제1 활성층 및 제1 도전층의 구조 레이아웃도이고, 도 32는 도 27의 차광층, 제1 활성층, 제1 도전층 및 제2 도전층의 구조 레이아웃도이고, 도 33은 도 27의 차광층, 제1 활성층, 제1 도전층, 제2 도전층 및 제2 활성층의 구조 레이아웃도이고, 도 34는 도 27의 차광층, 제1 활성층, 제1 도전층, 제2 도전층, 제2 활성층, 제3 도전층의 구조 레이아웃도이고, 도 35는 도 27의 차광층, 제1 활성층, 제1 도전층, 제2 도전층, 제2 활성층, 제3 도전층, 제4 도전층의 구조 레이아웃도이다.
도 27 및 도 28에 도시된 바와 같이, 제1 활성층은 마찬가지로 제1 활성부(71), 제2 활성부(72), 제5 활성부(75), 제6 활성부(76), 제7 활성부(77), 제8 활성부(78), 제9 활성부(79), 제10 활성부(710), 제11 활성부(711), 제12 활성부(712), 제14 활성부(714)를 포함한다. 도 28에 도시된 제1 활성층과 도 4에 도시된 제1 활성층의 구별점은, 도 28에 도시된 제1 활성층에서 상기 제1 화소 구동 회로(P1)의 제8 활성부(78)는 상기 제2 화소 구동 회로(P2)의 제8 활성부(78)로서 재사용되고, 상기 제1 화소 구동 회로(P1)의 제 9 활성부(79)는 상기 제2 화소 구동 회로(P2)의 제 9 활성부(79)로서 재사용되고, 상기 제1 화소 구동 회로(P1)의 제10 활성부(710)는 상기 제2 화소 구동 회로(P2)의 제10의 활성부(710)로서 재사용되고, 도 28에 도시된 제1 활성층에는 제13 활성부(713)가 구비되어 있지 않은 것이다. 즉, 제2 화소 구동 회로(P2)에는 제8 활성부(78), 제 9 활성부(79) 및 제10 활성부(710)가 구비되어 있지 않다.
도 27, 29, 32-35에 도시한 바와 같이, 도 27에 도시된 표시 패널의 제2 도전층은 마찬가지로, 제3 게이트선(2G2), 제3 리셋 신호선(2Re2), 제2 도전부(22) , 제1 연결부(21)를 포함할 수 있다. 또한, 제2 도전층은 제9 브릿지부(29)를 더 포함할 수 있다. 여기서, 제9 브릿지부(29)는 제1 화소 구동 회로(P1) 및 제2 화소 구동 회로(P2)의 거울 대칭면에 대해 거울 대칭일 수 있다. 또한, 제9 브릿지부(29)는 다른 도전층, 예컨대 제1 도전층, 제3 도전층, 및 다른 추가 도전층 등에 위치할 수도 있다.
도 27, 도 30 및 도 35에 도시한 바와 같이, 제4 도전부는 마찬가지로, 제2 초기 신호선(Vinit2), 제1 브릿지부(41), 제2 브릿지부(42), 제3 브릿지부(43) , 제4 브릿지부(44), 제5 브릿지부(45), 제6 브릿지부(46), 제7 브릿지부(47), 제8 브릿지부(48)를 포함할 수 있다. 여기서, 제1 화소 구동 회로(P1)의 제1 브릿지부(41)는 제2 화소 구동 회로(P2)의 제1 브릿지부로서 재사용될 수 있다. 즉, 제2 화소 구동 회로에는 제1 브릿지부(41)가 구비되어 있지 않다. 또한, 제1 화소 구동 회로(P1)의 제2 브릿지부(42)는 3개의 비아홀 연결부를 포함하고, 제1 화소 구동 회로(P1)의 제2 브릿지부(42)는 3개의 비아홀 연결부를 통해 각각 제1 화소 구동 회로(P1)의 제 9 활성부(79), 제11 활성부(711) 및 제 9 브릿지부(29)에 연결된다. 제2 화소 구동 회로(P2)의 제2 브릿지부(42)는 2개의 비아홀 연결부를 포함하고, 제2 화소 구동 회로(P2)의 제2 브릿지부(42)는 2개의 비아홀 연결부를 통해 각각 제2 화소 구동 회로(P2)의 제11 활성부(711)와 제 9 브릿지부(29)에 연결된다.
도 27에 도시된 표시 패널에서는, 제2 화소 구동 회로에서 원래의 제8 트랜지스터의 위치에 비교적 큰 공간을 남기고, 다른 구조의 레이아웃을 설정할 수 있다. 도 31 내지 도 35에 도시된 바와 같이, 도 27에 도시된 표시 패널의 다른 구조는 도 3에 도시된 표시 패널의 구조와 동일하다. 도 27에 도시된 바와 같이, 도 27의 점선 AA를 따른 단면도는 도 18과 동일하다.
도 36은 본 개시의 다른 예시적인 실시예에 따른 표시 패널의 구조 레이아웃도이다. 여기서, 도 36에 도시된 구조는 제1 방향 (X)에서 인접한 도 3에 도시된 반복 단위를 2 개 포함한다. 상기 2개의 반복 단위에서는, 인접하는 전원선(VDD)이 연결된다. 전원선(VDD)의 베이스 기판상의 정투영은 제3 활성부(813)와 제4 활성부(814) 사이에 연결된 제2 활성층의 베이스 기판상의 정투영과 적어도 부분적으로 중첩될 수 있다. 여기서, 전원선(VDD)의 베이스 기판상의 정투영과, 제3 활성부(813)와 제4 활성부(814) 사이에 연결되는 제2 활성층의 베이스 기판상의 정투영과 중첩되는 면적을 S1로 하고, 제3 활성부(813)와 제4 활성부(814) 사이에 연결되는 제2 활성층의 베이스 기판상의 정투영을 S2로 하는 경우, S1/S2는 90% 이상, 예를 들어 90%, 95%, 100% 등일 수 있다. 이 설정은 전원선(VDD)을 통해 제3 활성부(813)와 제4 활성부(814) 사이에 연결되는 제2 활성층의 전압을 안정화시키는 역할을 하며, 발광 단계에서의 구동 트랜지스터의 게이트의 전압 변동을 감소시킬 수 있다.
도 37은 본 발명의 다른 예시적인 실시예에 따른 표시 패널의 구조 레이아웃도이고, 도 38은 도 37에 도시된 표시 패널에서의 제5 도전층의 구조 레이아웃도이다. 도 37에 도시하는 표시 패널과 도 36에 도시하는 표시 패널의 구별점은, 제5 도전층에서 전원선(VDD)의 구조가 다르다는 점 뿐이다. 도 37에 도시한 바와 같이, 전원선(VDD)의 베이스 기판상의 정투영과 제5 브릿지부(45)의 베이스 기판상의 정투영은 적어도 부분적으로 중첩되고, 전원선(VDD)의 베이스 기판상의 정투영과 제5 브릿지부(45)의 베이스 기판상의 정투영이 중첩되는 면적을 S3으로 하고, 제5 브릿지부(45)의 베이스 기판상의 정투영의 면적을 S4로 하는 경우, S3/S4는 80% 이상, 예를 들어 80%, 90%, 95% 등일 수 있다. 이 설정에 의해, 전원선(VDD)을 통하여 제5 브릿지부(45)의 전압을 안정화할 수 있고, 발광 단계에서의 구동 트랜지스터의 게이트의 전압 변동을 저감할 수 있다.
도 39 및 도 40에 도시된 바와 같이, 도 39는 본 발명의 다른 예시적인 실시예에 따른 표시 패널에서 차광층, 제1 활성층, 제1 도전층, 제2 도전층, 제2 활성층, 제3 도전층 및 제4 도전층의 구조 레이아웃도이고, 도 40은 도 39에 도시한 표시 패널의 제4 도전층의 구조 레이아웃도이다. 여기서, 도 39에 도시된 표시 패널의 각 계층 구조와 도 36에 도시된 표시 패널의 각 계층 구조와의 차이점은, 도 39에 도시된 표시 패널의 제4 도전층 내의 제3 브릿지부(43)가 다른 구조를 구비한 점 뿐이다. 도 39 및 도 40에 도시된 바와 같이, 제3 브릿지부(43)는 중공부(431)를 가질 수 있고, 중공부(431)는 표시 패널의 광 투과 영역에 위치할 수 있고, 표시 패널의 광 투과 영역은 , 차광층, 제1 활성층, 제1 도전층, 제2 도전층, 제2 활성층, 제3 도전층, 제4 도전층 및 제5 도전층으로 덮여 있지 않은 영역으로 이해될 수 있다. 이 설정에 의해, 표시 패널의 투과율을 향상시킬 수 있다.
도 41은 본 발명의 다른 예시적인 실시예에 따른 표시 패널의 구조 레이아웃도이고, 상기 표시 패널은 도 39에 도시된 표시 패널의 구조를 포함할 수 있다. 또한, 상기 표시 패널은 제4 도전층의 베이스 기판과는 반대측에 위치하는 제5 도전층을 더 포함하고, 제5 도전층은 전원선(VDD)과 데이터선(Da)을 포함할 수 있다. 여기서, 제3 브릿지부(43)의 중공부(431)의 베이스 기판상의 정투영은 데이터선(Da)의 베이스 기판상의 정투영과 교차할 수 있고, 제3 브릿지부(43)에 중공부(431)를 구비함으로써, 데이터선(Da)에 대한 제3 브릿지부(43)의 커플링 작용을 저감할 수 있다.
도 39 및 도 40에 도시된 바와 같이, 중공부(431)는 비폐쇄 패턴이지만, 중공부는 폐쇄된 패턴일 수도 있음을 이해해야 한다. 예를 들어, 도 42, 도 43에 도시된 바와 같이, 도 42는 본 발명의 다른 예시적인 실시예에 따른 표시 패널에서 차광층, 제1 활성층, 제1 도전층, 제2 도전층, 제2 활성층, 제3 도전층 및 제4 도전층의 구조 레이아웃도이고, 도 43은 도 42에 도시된 표시 패널의 제4 도전층의 구조 레이아웃도이다. 도 42에 도시된 표시 패널의 구조와 도 39에 도시된 표시 패널의 구조의 구별점은, 중공부(431)의 형상이 다를 뿐이고, 상기 폐루프 형상의 중공부(431)에 의해서도 표시 패널의 투과율을 향상시키고, 데이터선(Da)에 대한 제3 브릿지부(43)의 커플링 효과를 저감할 수 있다.
도 44, 도 45 및 도 46에 도시된 바와 같이, 도 44는 본 발명의 다른 예시적인 실시예에 따른 표시 패널에서 차광층, 제1 활성층, 제1 도전층, 제2 도전층, 제2 활성층, 제3 도전층 및 제4 도전층의 구조 레이아웃도이고, 도 45는 도 44의 제2 도전층의 구조 레이아웃도이고, 도 46은 도 44의 제4 도전층의 구조 레이아웃도이다. 여기서, 도 44에 도시된 표시 패널의 각 계층 구조와 도 36에 도시된 표시 패널의 각 계층 구조와의 차이점은, 제2 도전층과 제4 도전층의 부분 구조가 다르다는 것이다. 여기서, 도 45에 도시된 바와 같이, 제2 초기 신호선(Vinit2)은 제2 도전층에 배치될 수 있고, 제2 도전층과 제1 활성층 사이의 거리는 비교적 가깝기 때문에, 제2 초기 신호선(Vinit2)과 제12 활성부 사이의 비아홀의 수율을 개선할 수 있다. 도 46에 도시된 바와 같이, 제4 도전층은 연결선(49)을 더 포함할 수 있고, 연결선(49)의 베이스 기판상의 정투영은 제2 방향(Y)을 따라 연장되고, 연결선(49)은 제1 방향 (X)을 따라 인접한 반복 단위에서 2 개의 제 6 브릿지부(46) 사이에 연결되고, 제2 방향(Y)에서 인접한 화소 구동 회로 내의 2개의 제 6 브릿지부(46)의 사이에 연결되며, 연결선(49)은 제1 초기 신호선(Vinit1)을 그리드 구조로 연결함으로써, 제1 초기 신호선(Vinit1) 자체의 전압 강하를 저감하고, 구동 트랜지스터의 게이트의 리셋 효과를 개선할 수 있다.
도 44에 도시된 바와 같이, 점선 프레임(B)의 영역에는, 제1 방향(X)을 따라 연장되는 제1 리셋 신호선(Re1), 제2 초기 신호선(Vinit2), 제3 초기 신호선(Vinit3)이 순서대로 적층되며, 따라서 제3 도전층과 제4 도전층 사이에 위치하는 절연층이 점선 프레임(B)의 위치에서 제4 도전층에 대향하는 돌기가 있고, 이 돌기에 의해 점선 프레임(B)의 위치에서 연결선(49)이 단선될 수 있다. 본 예시적인 실시예에서, 점선 프레임(B)의 위치에서, 제1 리셋 신호선(Re1), 제2 초기 신호선(Vinit2) 및 제3 초기 신호선(Vinit3)의 제2 방향(Y)에서의 동일한 측의 3개의 측변 중 적어도 2개의 측변의 베이스 기판상의 정투영은 중첩되지 않을 수도 있고, 이 설정에 의해 상기 돌기가 단차 구조를 형성할 수 있고, 연결선(49)의 단선의 위험을 감소시킨다. 예를 들어, 점선 프레임(B)의 위치에서, 제1 리셋 신호선(Re1)의 베이스 기판상의 정투영의 제2 방향(Y)에서의 크기, 제2 초기 신호선(Vinit2)의 베이스 기판상의 정투영의 제2 방향(Y)에서의 크기, 제3 초기 신호선(Vinit3)의 베이스 기판상의 정투영의 제2 방향(Y)에서의 크기는 순차적으로 증가하고, 제3 초기 신호선(Vinit3)의 베이스 기판상의 정투영은 제1 리셋 신호선(Re1)의 베이스 기판상의 정투영 및 제2 초기 신호선(Vinit2)의 베이스 기판상의 정투영을 덮을 수 있다. 다른 예를 들어, 점선 프레임(B)의 위치에서, 제1 리셋 신호선(Re1)의 베이스 기판상의 정투영의 제2 방향(Y)에서의 크기, 제2 초기 신호선(Vinit2)의 베이스 기판상의 정투영의 제2 방향(Y)에서의 크기, 제3 초기 신호선(Vinit3)의 베이스 기판상의 정투영의 제2 방향(Y)에서의 크기는 대략 동일할 수 있고, 제1 리셋 신호선(Re1)의 베이스 기판상의 정투영과, 제2 초기 신호선(Vinit2)의 베이스 기판상의 정투영과, 제3 초기 신호선(Vinit3)의 베이스 기판상의 정투영은 제2 방향(Y)에서 서로 어긋나 있다.
도 47, 도 48 및 도 49에 도시된 바와 같이, 도 47은 본 발명의 다른 예시적인 실시예에 따른 표시 패널에서 차광층, 제1 활성층, 제1 도전층, 제2 도전층, 제2 활성층, 제3 도전층 및 제4 도전층의 구조 레이아웃도이고, 도 48은 도 47의 제2 도전층의 구조 레이아웃도이고, 도 49는 도 47의 제4 도전층의 구조 레이아웃도이다. 여기서, 도 47에 도시된 표시 패널의 각 계층 구조와 도 36에 도시된 표시 패널의 대응하는 계층 구조의 차이는, 제2 도전층과 제4 도전층의 부분 구조가 다르다는 점이다. 여기서, 도 48에 도시된 바와 같이, 제2 초기 신호선(Vinit2)은 제2 도전층 상에 배치될 수 있고, 제2 도전층과 제1 활성층 사이의 거리가 비교적 가깝기 때문에, 제2 초기 신호선(Vinit2)과 제12 활성부(712) 사이의 비아홀의 수율을 향상시킬 수 있다. 도 49에 도시된 바와 같이, 제4 도전층은 연결선(410)과 브릿지부(411)를 더 포함할 수 있으며, 동일한 화소 구동 회로에서 브릿지부(411)는 비아홀을 통해 제2 초기 신호선(Vinit2) 및 제12 활성부(712)에 각각 연결된다. 연결선(410)의 베이스 기판상의 정투영은 제2 방향(Y)을 따라 연장되고, 연결선(410)은 제1 방향(X)을 따라 인접한 반복 단위에서 2개의 브릿지부(411) 사이에 연결되고, 또한 제2 방향(Y)을 따라 인접하는 화소 구동 회로의 2 개의 브릿지부(411) 사이에 연결되고, 연결선(410)은 제2 초기 신호선(Vinit2)를 그리드 구조로 연결함으로써, 제2 초기 신호선(Vinit2) 자체의 전압 강하를 저감할 수 있다.
다른 예시적인 실시예에 따른 동일한 표시 패널에서, 제1 초기 신호선(Vinit1)은 도 44에 도시된 구조로 그리드화될 수 있고, 제2 초기 신호선(Vinit2)은 도 47에 도시된 구조로 그리드화될 수 있다. 여기서, 연결선(49)과 연결선(410)은 서로 다른 반복 단위 사이에 배치될 수 있고, 예를 들어 연결선(49)과 연결선(410)은 제1 방향(X)으로 순차적으로 교대로 배치될 수 있다.
도 50 및 도 51에 도시된 바와 같이, 도 50은 본 발명의 다른 예시적인 실시예에 따른 표시 패널의 구조 레이아웃도이고, 도 51은 도 50의 제5 도전층의 구조 레이아웃도이다. 여기서, 도 50에 도시된 표시 패널은 도 44에 도시된 표시 패널의 구조를 포함하고, 도 50에 도시된 표시 패널은 제4 도전층의 베이스 기판과 반대측에 제5 도전층이 형성된다. 여기서, 도 51의 제5 도전층과 도 36의 제5 도전층의 유일한 구별점은, 인접하는 반복 단위 사이에, 연결되는 전원선(VDD) 상에 중공부(52)가 구비되어 있으며, 중공부(52)는 표시 패널의 광 투과 영역에 위치할 수 있다. 이 설정은 표시 패널의 투과율을 향상시킬 수 있다. 또한, 중공부(52)의 베이스 기판상의 정투영과 연결선(49)의 베이스 기판상의 정투영은 중첩될 수 있고, 이 설정에 의해, 전원선(VDD)와 제1 초기 신호선(Vinit1) 사이의 커플링 효과를 감소시킬 수 있다. 도 51에 도시된 바와 같이, 연결된 전원선(VDD)은 2개의 연결부(53)를 통해 연결될 수 있으며, 이에 대응하여 중공부(52)는 폐루프의 중공부(522)와 비폐루프의 중공부(521)를 포함할 수 있다. 또한, 중공부(52)는 비폐루프의 중공부만을 포함할 수도 있고, 예를 들어 연결된 전원선(VDD)은 단지 하나의 연결부(53)를 통해 연결될 수 있다.
도 52 및 도 53에 도시된 바와 같이, 도 52는 본 발명의 다른 예시적인 실시예에 따른 표시 패널의 구조 레이아웃도이고, 도 53은 도 52의 제5 도전층의 구조 레이아웃도이다. 여기서, 도 52에 도시된 표시 패널은 도 47에 도시된 표시 패널의 구조를 포함하고, 도 52에 도시된 표시 패널은 제4 도전층의 베이스 기판과 반대측에 제5 도전층이 형성된다. 여기서, 도 52의 제5 도전층과 도 37의 제5 도전층의 유일한 차이점은 인접한 반복 단위 사이에서, 연결된 전원선(VDD) 상에 중공부(52)를 구비할 수 있다는 것이다. 중공부(52)는 표시 패널의 광 투과 영역에 위치할 수 있고, 이 설정은 표시 패널의 투과율을 향상시킬 수 있다. 또한, 중공부(52)의 베이스 기판상의 정투영과 연결선(410)의 베이스 기판상의 정투영을 중첩될 수 있고, 이 설정에 의해, 전원선(VDD)와 제2 초기 신호선(Vinit2) 사이의 커플링 효과를 감소시킬 수 있다. 중공부(52)는 폐루프의 중공부(522)와 비폐루프의 중공부(521)를 포함할 수 있다.
본 예시적인 실시예는 전술한 표시 패널을 구비하는 표시 장치도 제공한다. 상기 표시 장치는 휴대 전화, 태블릿 컴퓨터, TV 등의 표시 장치일 수 있다.
본 분야의 기술자는 본 명세서에 공개된 설명을 고려하여 본 발명을 실천한 후 본 발명의 다른 실시례를 용이하게 제시할 수 있다. 본 출원은 본 발명의 모든 변형, 용도 또는 적응성 변화를 포괄하고, 이러한 변형, 용도 또는 적응성 변화는 본 발명의 일반적인 원리를 따르며 본 발명에서 공개되지 않은 기술 분야의 공지 상식 또는 상용 기술 수단을 포함한다. 명세서와 실시 예는 예시적인 것으로만 간주되며 본 발명의 실제 범위와 정신은 첨부된 청구 범위에 의해 지시된다.
본 개시는 상기에서 설명되고 첨부된 도면에 도시된 정확한 구조에 한정되지 않고, 그 범위를 벗어나지 않고 다양한 수정 및 변경이 이루어질 수 있음을 이해해야 한다. 본 개시의 범위는 첨부된 청구범위에 의해서만 제한된다.
Claims (23)
- 화소 구동 회로를 구비하는 표시 패널로서, 상기 화소 구동 회로는 구동 트랜지스터와 제8 트랜지스터를 포함하고, 상기 제8 트랜지스터의 제1 극은 상기 구동 트랜지스터의 제1 극에 연결되고, 상기 제8 트랜지스터의 제2 극은 제3 초기 신호선에 연결되며,
상기 표시 패널은 베이스 기판, 제1 활성층, 제1 도전층 및 상기 제3 초기 신호선을 더 구비하고,
상기 제1 활성층은 상기 베이스 기판의 일측에 위치하고, 상기 제1 활성층은 제8 활성부, 제2 활성부, 제9 활성부, 제10 활성부, 및 제11 활성부를 포함하고, 제8 활성부는 상기 제9 활성부와 상기 제10 활성부 사이에 연결되고, 상기 제11 활성부는 상기 제2 활성부의 일측에 연결되고, 상기 제8 활성부는 상기 제8 트랜지스터의 채널 영역을 형성하는데 사용되고, 상기 제2 활성부는 상기 구동 트랜지스터의 채널 영역을 형성하는데 사용되며, 상기 제 9 활성부는 상기 제11 활성부와 전기적으로 연결되고,
상기 제1 도전층은 상기 제1 활성층의 상기 베이스 기판으로부터 멀어진 측에 위치하고, 상기 제1 도전층은 제1 리셋 신호선 및 제1 도전부를 포함하고, 상기 제1 리셋 신호선의 상기 베이스 기판상의 정투영은 제1 방향을 따라 연장되고, 상기 제8 활성부의 상기 베이스 기판상의 정투영을 덮으며, 상기 제1 리셋 신호선의 구조의 일부는 상기 제8 트랜지스터의 게이트를 형성하는데 사용되며, 상기 제1 도전부의 상기 베이스 기판상의 정투영은 상기 제2 활성부의 상기 베이스 기판상의 정투영을 덮고, 상기 제1 도전부는 상기 구동 트랜지스터의 게이트를 형성하는데 사용되며,
상기 제3 초기 신호선은 상기 제10 활성부와 전기적으로 연결되는
것을 특징으로 하는 표시 패널. - 제1항에 있어서,
상기 표시 패널은 제3 도전층을 더 구비하고,
상기 제3 도전층은 상기 제1 도전부의 상기 베이스 기판으로부터 멀어진 측에 위치하고 상기 제3 초기 신호선을 포함하는
것을 특징으로 하는 표시 패널. - 제2항에 있어서,
상기 제3 초기 신호선의 상기 베이스 기판상의 정투영은 상기 제1 리셋 신호선의 상기 베이스 기판상의 정투영과 적어도 일부가 중첩되는
것을 특징으로 하는 표시 패널. - 제2항에 있어서,
상기 표시 패널은 제4 도전층을 더 구비하고,
상기 제4 도전층은 상기 제3 도전층의 상기 베이스 기판으로부터 멀어진 측에 위치하고 제1 브릿지부를 포함하며, 상기 제1 브릿지부는 비아홀을 통해 상기 제3 초기 신호선과 상기 제10 활성부에 각각 연결되는
것을 특징으로 하는 표시 패널. - 제1항에 있어서,
상기 화소 구동 회로는 제5 트랜지스터를 더 포함하고, 상기 제5 트랜지스터의 제1 극은 전원선에 연결되고, 상기 제5 트랜지스터의 제2 극은 상기 구동 트랜지스터의 제1 극에 연결되고, 상기 제1 활성층은 제5 활성부를 더 포함하고,
상기 제5 활성부는, 상기 제5 트랜지스터의 채널 영역을 형성하는데 사용되고, 상기 제11 활성부의 상기 제2 활성부로부터 멀어진 측에 연결되며,
상기 제1 도전층은 인에이블 신호선을 더 포함하고,
상기 인에이블 신호선의 상기 베이스 기판상의 정투영은, 상기 제1 방향을 따라 연장되고 상기 제5 활성부의 상기 베이스 기판상의 정투영을 덮으며, 상기 제11 활성부의 상기 베이스 기판상의 정투영과 상기 제 9 활성부의 상기 베이스 기판상의 정투영 사이에 위치하고, 상기 인에이블 신호선의 구조의 일부는 상기 제5 트랜지스터의 게이트를 형성하는데 사용되며,
상기 표시 패널은 제4 도전층을 더 구비하고, 상기 제4 도전층은 상기 제1 도전층의 상기 베이스 기판으로부터 멀어진 측에 위치하고,
상기 제4 도전층은 비아홀을 통해 상기 제9 활성부 및 상기 제11 활성부에 각각 연결되는 제2 브릿지부를 포함하는
것을 특징으로 하는 표시 패널. - 제5항에 있어서,
상기 제 9 활성부의 상기 베이스 기판상의 정투영은, 상기 제1 리셋 신호선의 상기 베이스 기판상의 정투영과 상기 인에이블 신호선의 상기 베이스 기판상의 정투영 사이에 위치하는
것을 특징으로 하는 표시 패널. - 제1항에 있어서,
상기 화소 구동 회로는 제6 트랜지스터와 제7 트랜지스터를 더 포함하고, 상기 제6 트랜지스터의 제1 극은 상기 구동 트랜지스터의 제2 극에 연결되고, 상기 제6 트랜지스터의 게이트는 인에이블 신호선에 연결되고, 상기 제7 트랜지스터의 제1 극은 제2 초기 신호선에 연결되고, 상기 제7 트랜지스터의 제2 극은 상기 제6 트랜지스터의 제2 극에 연결되며, 상기 제7 트랜지스터의 게이트는 상기 제1 리셋 신호선에 연결되고,
상기 제1 활성층은
상기 제2 활성부의 상기 제11 활성부로부터 멀어진 측에 연결되고 상기 제6 트랜지스터의 채널 영역을 형성하는데 사용되는 제6 활성부와,
상기 제6 활성부의 상기 제2 활성부로부터 멀어진 측에 연결되고 상기 제7 트랜지스터의 채널 영역을 형성하는데 사용되는 제7 활성부와,
상기 제7 활성부의 상기 제6 활성부로부터 멀어진 측에 연결되는 제12 활성부를 더 포함하고,
상기 제1 도전층은 인에이블 신호선을 더 포함하고,
상기 인에이블 신호선의 상기 베이스 기판상의 정투영은, 상기 제1 방향을 따라 연장되고 상기 제 6 활성부의 상기 베이스 기판상의 정투영을 덮으며, 상기 인에이블 신호선의 구조의 일부는 상기 제 6 트랜지스터의 게이트를 형성하는데 사용되며,
상기 제1 리셋 신호선의 상기 베이스 기판상의 정투영은 상기 제7 활성부의 상기 베이스 기판상의 정투영을 덮고, 상기 제1 리셋 신호선의 구조의 일부는 상기 제7 트랜지스터의 게이트를 형성하는데 사용되며,
상기 표시 패널은 제4 도체층을 더 구비하고,
상기 제4 도체층은, 상기 제1 도전층의 상기 베이스 기판으로부터 멀어진 측에 위치하고 상기 제2 초기 신호선을 포함하며, 상기 제2 초기 신호선은 비아홀을 통해 상기 제12 활성부에 연결되는
것을 특징으로 하는 표시 패널. - 제1항에 있어서,
상기 화소 구동 회로는 제3 트랜지스터와 제4 트랜지스터를 더 포함하고, 상기 제3 트랜지스터의 제1 극은 상기 구동 트랜지스터의 게이트에 연결되며, 상기 제3 트랜지스터의 제2 극은 상기 구동 트랜지스터의 제2 극에 연결되고, 상기 제3 트랜지스터의 게이트는 제2 게이트선에 연결되고, 상기 제4 트랜지스터의 제1 극은 제1 초기 신호선에 연결되고, 상기 제4 트랜지스터의 제2 극은 상기 구동 트랜지스터의 게이트에 연결되고, 상기 제4 트랜지스터의 게이트는 제2 리셋 신호선에 연결되고,
상기 표시 패널은,
상기 제1 도전층의 상기 베이스 기판으로부터 멀어진 측에 위치하는 제2 활성층과,
상기 제2 활성층의 상기 베이스 기판으로부터 멀어진 측에 위치하는 제3 도전층을 더 구비하고,
상기 제2 활성층은,
상기 제3 트랜지스터의 채널 영역을 형성하는데 사용되는 제3 활성부와,
상기 제4 트랜지스터의 채널 영역을 형성하는데 사용되는 제4 활성부를 포함하고,
상기 제3 도전층은 상기 제2 게이트선과 상기 제2 리셋 신호선을 포함하고,
상기 제2 게이트선의 상기 베이스 기판상의 정투영은, 상기 제1 방향을 따라 연장되고 상기 제3 활성부의 상기 베이스 기판상의 정투영을 덮으며, 상기 제2 게이트선의 구조의 일부는 상기 제3 트랜지스터의 탑 게이트를 형성하는데 사용되며,
상기 제2 리셋 신호선의 상기 베이스 기판상의 정투영은, 상기 제1 방향을 따라 연장되고 상기 제4 활성부의 상기 베이스 기판상의 정투영을 덮으며, 상기 제2 리셋 신호선의 구조의 일부는 상기 제4 트랜지스터의 탑 게이트를 형성하는데 사용되는
것을 특징으로 하는 표시 패널. - 제8항에 있어서,
상기 표시 패널은 상기 제1 도전층과 상기 제2 활성층 사이에 위치하는 제2 도전층을 더 구비하고, 상기 제2 도전층은 제3 게이트선과 제3 리셋 신호선을 포함하고,
상기 제3 게이트선의 상기 베이스 기판상의 정투영은, 상기 제1 방향을 따라 연장되고 상기 제3 활성부의 상기 베이스 기판상의 정투영을 덮으며, 상기 제3 게이트선의 구조의 일부는 상기 제3 트랜지스터의 바텀 게이트를 형성하는데 사용되며,
상기 제3 리셋 신호선의 상기 베이스 기판상의 정투영은, 상기 제1 방향을 따라 연장되고 상기 제4 활성부의 상기 베이스 기판상의 정투영을 덮으며, 상기 제3 리셋 신호선의 구조의 일부는 상기 제4 트랜지스터의 바텀 게이트를 형성하는데 사용되는
것을 특징으로 하는 표시 패널. - 제8항에 있어서,
상기 제2 게이트선의 상기 베이스 기판상의 정투영은, 상기 제1 도전부의 상기 베이스 기판상의 정투영 중 상기 제1 리셋 신호선의 상기 베이스 기판상의 정투영으로부터 멀어진 쪽에 위치하고,
상기 제2 리셋 신호선의 상기 베이스 기판상의 정투영은, 상기 제2 게이트선의 상기 베이스 기판상의 정투영 중 상기 제1 도전부의 상기 베이스 기판상의 정투영으로부터 멀어진 쪽에 위치하는
것을 특징으로 하는 표시 패널. - 제10항에 있어서,
상기 화소 구동 회로는 제6 트랜지스터와 제7 트랜지스터를 더 포함하고, 상기 제6 트랜지스터의 제1 극은 상기 구동 트랜지스터의 제2 극에 연결되며, 상기 제7 트랜지스터의 제1 극은 제2 초기 신호선에 연결되고, 상기 제7 트랜지스터의 제2 극은 상기 제 6 트랜지스터의 제2 극에 연결되고,
상기 표시 패널은, 상기 제3 도전층의 상기 베이스 기판으로부터 떨어진 측에 위치하고 상기 제2 초기 신호선을 포함하는 제4 도전층을 더 구비하고,
상기 제1 도전층은 상기 제1 초기 신호선을 더 포함하고, 상기 제1 초기 신호선의 상기 베이스 기판상의 정투영은, 상기 제1 방향을 따라 연장되고, 상기 제2 리셋 신호선의 상기 베이스 기판상의 정투영 중 상기 제2 게이트선의 상기 베이스 기판상의 정투영으로부터 멀어진 측에 위치하며,
상기 표시 패널은 제2 방향 및 제1 방향으로 배열된 복수의 상기 화소 구동 회로를 포함하며, 상기 제1 방향은 행 방향이고, 상기 제2 방향은 열 방향이며,
현재 행의 화소 구동 회로에서 상기 제1 초기 신호선의 상기 베이스 기판상의 정투영은 이전 행의 화소 구동 회로에서 상기 제2 초기 신호선의 상기 베이스 기판상의 정투영과 적어도 부분적으로 중첩되는
것을 특징으로 하는 표시 패널. - 제8항에 있어서,
상기 화소 구동 회로는 제1 트랜지스터를 더 포함하고, 상기 제1 트랜지스터의 제1 극은 데이터선에 연결되고, 상기 제1 트랜지스터의 제2 극은 상기 구동 트랜지스터의 제1 극에 연결되고, 상기 제1 트랜지스터의 게이트는 제1 게이트선에 연결되고,
상기 제1 활성층은, 상기 제1 트랜지스터의 채널 영역을 형성하는데 사용되는 제1 활성부를 더 포함하고,
상기 제1 도전층은 상기 제1 게이트선을 더 포함하고,
상기 제1 게이트선의 상기 베이스 기판상의 정투영은, 상기 제1 방향을 따라 연장되고 상기 제1 활성부의 상기 베이스 기판상의 정투영을 덮으며, 상기 제1 게이트선의 구조의 일부는 상기 제1 트랜지스터의 게이트를 형성하는데 사용되며,
상기 제1 게이트선의 상기 베이스 기판상의 정투영은 상기 제2 게이트선의 상기 베이스 기판상의 정투영과 상기 제2 리셋 신호선의 상기 베이스 기판상의 정투영 사이에 위치하는
것을 특징으로 하는 표시 패널. - 제12항에 있어서,
상기 표시 패널은 제4 도전층과 제5 도전층을 더 구비하고,
상기 제5 도전층은, 상기 제4 도전층의 상기 베이스 기판으로부터 멀어진 측에 위치하고 상기 데이터선을 포함하며, 상기 데이터선의 상기 베이스 기판상의 정투영은 제2 방향 를 따라 연장되고, 상기 제2 방향은 상기 제1 방향과 교차되는
것을 특징으로 하는 표시 패널. - 제1항에 있어서,
상기 표시 패널은 복수의 상기 화소 구동 회로를 구비하고, 상기 복수의 화소 구동 회로는 상기 제1 방향에 인접하여 배치된 제1 화소 구동 회로 및 제2 화소 구동 회로를 포함하고,
상기 제1 화소 구동 회로와 상기 제2 화소 구동 회로는 적어도 부분적으로 거울 대칭인
것을 특징으로 하는 표시 패널. - 제14항에 있어서,
상기 표시 패널은 제4 도전층을 더 구비하고,
상기 제4 도전층은, 상기 제1 도전층의 상기 베이스 기판으로부터 멀어진 측에 위치하고 제1 브릿지부를 포함하며, 상기 제1 브릿지부는 비아홀을 통해 상기 제3 초기 신호선과 상기 제10 활성부에 각각 연결되고,
상기 제1 활성층은, 상기 제1 화소 구동 회로의 제10 활성부와 상기 제2 화소 구동 회로의 제10 활성부 사이에 연결되는 제13 활성부를 더 포함하고,
상기 제1 화소 구동 회로의 제1 브릿지부는 상기 제2 화소 구동 회로의 상기 제1 브릿지부로서 재사용되는
것을 특징으로 하는 표시 패널. - 제15항에 있어서,
상기 제1 화소 구동 회로의 제8 트랜지스터는 상기 제2 화소 구동 회로의 제8 트랜지스터로서 재사용되는
것을 특징으로 하는 표시 패널. - 제16항에 있어서,
상기 제4 도전층은, 비아홀을 통해 상기 제9 활성부와 상기 제11 활성부에 각각 연결되는 제2 브릿지부를 더 포함하고,
상기 제1 화소 구동 회로의 제8 활성부는 상기 제2 화소 구동 회로의 제8 활성부로서 재사용되고,
상기 제1 화소 구동 회로의 제9 활성부는 상기 제2 화소 구동 회로의 제9 활성부로서 재사용되고,
상기 제1 화소 구동 회로의 제10 활성부는 상기 제2 화소 구동 회로의 제10 활성부로서 재사용되며,
상기 표시 패널은 제9 브릿지부를 더 구비하고,
상기 제1 화소 구동 회로의 제2 브릿지부는 또한 비아홀을 통해 상기 제 9 브릿지부에 연결되고, 상기 제2 화소 구동 회로의 제2 브릿지부는 비아홀을 통해 상기 제 9 브릿지부에 연결되어, 상기 제1 화소 구동 회로의 제 9 활성부에 연결되도록 하는
것을 특징으로 하는 표시 패널. - 제17항에 있어서,
상기 표시 패널은, 상기 제1 도전층의 상기 베이스 기판으로부터 멀어진 측에 위치하고 상기 제9 브릿지부를 포함하는 제2 도전층을 더 구비하는
것을 특징으로 하는 표시 패널. - 제14항에 있어서,
상기 화소 구동 회로는 커패시터와 제5 트랜지스터를 더 포함하고, 상기 제5 트랜지스터의 제1 극은 전원선에 연결되고, 상기 제5 트랜지스터의 제2 극은 상기 구동 트랜지스터의 제1 극에 연결되고, 상기 커패시터의 제1 전극은 상기 구동 트랜지스터의 게이트에 연결되고, 상기 커패시터의 제2 전극은 상기 전원선에 연결되고,
상기 제1 활성층은,
상기 제11 활성부의 상기 제2 활성부로부터 멀어진 측에 연결되고, 상기 제5 트랜지스터의 채널 영역을 형성하는데 사용되는 제5 활성부와,
상기 제1 화소 구동 회로의 상기 제5 활성부와 상기 제2 화소 구동 회로의 제5 활성부 사이에 연결되는 제14 활성부를 더 포함하고,
상기 표시 패널은,
상기 제1 도전층의 상기 베이스 기판으로부터 멀어진 측에 위치하는 제2 도전층과,
상기 제2 도전층의 상기 베이스 기판으로부터 멀어진 측에 위치하는 제4 도전층과,
상기 제4 도전층의 상기 베이스 기판으로부터 멀어진 측에 위치하는 제5 도전층을 더 구비하고,
상기 제2 도전층은 제2 도전부와 제1 연결부를 포함하고,
상기 제2 도전부의 상기 베이스 기판상의 정투영은 상기 제1 도전부의 상기 베이스 기판상의 정투영과 적어도 부분적으로 중첩되고, 상기 제1 도전부는 또한 상기 커패시터의 제1 전극을 형성하는데 사용되고, 상기 제2 도전부는 상기 커패시터의 제2 전극을 형성하는데 사용되며,
상기 제1 연결부는 상기 제1 화소 구동 회로의 제2 도전부와 상기 제2 화소 구동 회로의 제2 도전부 사이에 연결되고,
상기 제4 도전층은, 비아홀을 통해 상기 제14 활성부와 상기 제1 연결부에 각각 연결되는 제3 브릿지부를 포함하고,
상기 제5 도전층은 전원선을 포함하고, 상기 전원선의 상기 베이스 기판상의 정투영은 제2 방향을 따라 연장하고, 상기 제2 방향은 상기 제1 방향과 교차되며,
상기 제1 화소 구동 회로의 전원선과 상기 제2 화소 구동 회로의 전원선은 각각 비아홀을 통해 상기 제3 브릿지부에 연결되는
것을 특징으로 하는 표시 패널. - 제1항에 있어서,
상기 표시 패널은 차광층을 더 구비하고,
상기 차광층은 상기 제1 활성층과 상기 베이스 기판 사이에 위치하고, 상기 차광층의 상기 베이스 기판상의 정투영은 상기 제2 활성부의 상기 베이스 기판상의 정투영을 덮는
것을 특징으로 하는 표시 패널. - 제14항에 있어서,
상기 표시 패널은 제4 도전층을 더 구비하고,
상기 제4 도전층은, 상기 제1 도전층의 상기 베이스 기판으로부터 멀어진 측에 위치하고 제1 브릿지부를 포함하며, 상기 제1 브릿지부는 비아홀을 통해 상기 제3 초기 신호선과 상기 제10 활성부에 각각 연결되고,
상기 제1 화소 구동 회로의 제1 브릿지부와 상기 제2 화소 구동 회로의 제1 브릿지부는 일부 구조를 공유하고 동일한 비아홀을 통해 상기 제3 초기 신호선에 연결되는
것을 특징으로 하는 표시 패널. - 제1항에 있어서,
상기 화소 구동 회로는 발광 유닛을 구동하는데 사용되며, 상기 화소 구동 회로는 제1 트랜지스터, 제3 트랜지스터, 제4 트랜지스터, 제5 트랜지스터, 제 6 트랜지스터, 제7 트랜지스터, 커패시터(C)를 더 포함하고,
상기 제1 트랜지스터의 제1 극은 데이터선에 연결되고, 상기 제1 트랜지스터의 제2 극은 구동 트랜지스터의 제1 극에 연결되고, 상기 제1 트랜지스터의 게이트는 제1 게이트선에 연결되고,
상기 제3 트랜지스터의 제1 극은 상기 구동 트랜지스터의 게이트에 연결되고, 상기 제3 트랜지스터의 제2 극은 상기 구동 트랜지스터의 제2 극에 연결되고, 상기 제3 트랜지스터의 게이트는 제2 게이트선에 연결되고,
상기 제4 트랜지스터의 제1 극은 제1 초기 신호선에 연결되고, 상기 제4 트랜지스터의 제2 극은 상기 구동 트랜지스터의 게이트에 연결되고, 상기 제4 트랜지스터의 게이트는 제2 리셋 신호선에 연결되고,
상기 제5 트랜지스터의 제1 극은 전원선에 연결되고, 상기 제5 트랜지스터의 제2 극은 상기 구동 트랜지스터의 제1 극에 연결되고, 상기 제5 트랜지스터의 게이트는 인에이블 신호선에 연결되고,
상기 제 6 트랜지스터의 제1 극은 상기 구동 트랜지스터의 제2 극에 연결되고, 상기 제 6 트랜지스터의 제2 극은 상기 발광 유닛의 제1 전극에 연결되고, 상기 제 6 트랜지스터의 게이트는 상기 인에이블 신호선에 연결되고,
상기 제7 트랜지스터의 제1 극은 제2 초기 신호선에 연결되고, 상기 제7 트랜지스터의 제2 극은 상기 제 6 트랜지스터의 제2 극에 연결되고, 상기 제7 트랜지스터의 게이트는 상기 제1 리셋 신호선에 연결되고,
상기 커패시터는 상기 전원선과 상기 구동 트랜지스터의 게이트 사이에 연결되고,
상기 구동 트랜지스터, 제1 트랜지스터, 제5 트랜지스터, 제 6 트랜지스터, 제7 트랜지스터 및 제8 트랜지스터는 P 형 트랜지스터이고, 제3 트랜지스터 및 제4 트랜지스터는 N 형 트랜지스터인
것을 특징으로 하는 표시 패널. - 제1항 내지 제22항 중 어느 한 항에 기재된 표시 패널을 포함하는 표시 장치.
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| PCT/CN2021/120004 WO2023044682A1 (zh) | 2021-09-23 | 2021-09-23 | 显示面板、显示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20240072087A true KR20240072087A (ko) | 2024-05-23 |
Family
ID=85719818
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020237028487A KR20240072087A (ko) | 2021-09-23 | 2021-09-23 | 표시 패널 및 표시 장치 |
Country Status (3)
| Country | Link |
|---|---|
| KR (1) | KR20240072087A (ko) |
| CN (1) | CN116157857A (ko) |
| WO (1) | WO2023044682A1 (ko) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107274830B (zh) * | 2017-07-12 | 2019-07-02 | 上海天马有机发光显示技术有限公司 | 一种像素电路、其驱动方法及有机电致发光显示面板 |
| CN107610651B (zh) * | 2017-10-31 | 2019-11-08 | 武汉天马微电子有限公司 | 像素电路、像素电路的驱动方法和显示面板 |
| EP4067987A4 (en) * | 2019-11-29 | 2022-11-30 | BOE Technology Group Co., Ltd. | MATRIX SUBSTRATE, METHOD OF MANUFACTURE THEREOF, DISPLAY DEVICE AND DISPLAY SUBSTRATE |
| CN117042523A (zh) * | 2021-05-06 | 2023-11-10 | 京东方科技集团股份有限公司 | 显示面板、显示装置 |
-
2021
- 2021-09-23 KR KR1020237028487A patent/KR20240072087A/ko unknown
- 2021-09-23 WO PCT/CN2021/120004 patent/WO2023044682A1/zh unknown
- 2021-09-23 CN CN202180002641.9A patent/CN116157857A/zh active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| WO2023044682A1 (zh) | 2023-03-30 |
| CN116157857A (zh) | 2023-05-23 |
| WO2023044682A9 (zh) | 2023-09-28 |
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