JP2013250250A - テスターハードウェアおよびそれを用いた試験システム - Google Patents
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Abstract
【解決手段】サーバ300は、複数のコンフィギュレーションデータ306を格納する。テスターハードウェア100は、書き換え可能な不揮発性メモリ102に格納されたコンフィギュレーションデータ306に応じて、少なくともその機能の一部が変更可能に構成され、DUT4に対して電源電圧を供給し、DUT4に信号を送信し、DUT4からの信号を受信可能に構成される。情報処理装置200は、(i)試験システム2のセットアップ時に、ユーザの入力に応答してサーバ300からコンフィギュレーションデータ306を取得し、不揮発性メモリ102に書き込む。また情報処理装置200は、(ii)DUT4の試験時に、テストプログラムを実行し、テスターハードウェア100を制御するとともに、テスターハードウェア100によって取得されたデータを処理可能に構成される。
【選択図】図1
Description
たとえばメモリの機能検証試験では、まずメモリに所定のテストパターンが書き込まれる。続いて、DUTに書き込まれたデータがメモリから読み出され、それらが期待値と比較され、比較結果を示すパス・フェイルデータが生成される。同じメモリであっても、RAMとフラッシュメモリでは、書き込まれるテストパターンは異なる。また、書き込み、読み出しを行う単位や、シーケンスも異なっている。
また多くの半導体デバイスにおいて、バウンダリスキャンテストが実行される。
特に半導体デバイスは、世代によって規格が変更されることが多く、規格ごとに試験アルゴリズムは異なりうる。言い換えればユーザは、規格が変更になるたびに、膨大な量のテストプログラムを自ら作成し直す必要があった。
一例として、プロセッサのリーク電流のみを検査したいユーザがいるとする。従来のプロセッサ用試験装置にも、リーク電流の測定機能は備わっているが、それらを測定するためだけに、巨大で高価な試験装置を購入、使用することは、現実的ではない。したがって、従来ではユーザは、プロセッサに対する電源電圧を生成する電源装置、リーク電流を測定する電流計、プロセッサを所望の状態(ベクター)に制御するためのコントローラ、を用いて測定系を構築する必要があった。
またA/Dコンバータを評価したいユーザは、A/Dコンバータに対する電源電圧を生成する電源装置、A/Dコンバータの入力電圧を制御する任意波形発生器、を用いて測定系を構築する必要がある。
このように、個別に構築される試験システムは汎用性に乏しく、またその制御や得られるデータの処理も煩雑であった。
コントロールモジュールは、情報処理装置との間でデータの送受信するとともに、テスターハードウェアの各ブロックを制御する。デバイス電源は、被試験デバイスに対する電源電圧を生成する。内部電源は、テスターハードウェア内で使用される電源電圧を生成する。
複数のドライバはそれぞれがチャンネルごとに設けられ、入力端子にパターン信号を受け、イネーブル端子にドライバイネーブル信号を受け、ドライバイネーブル信号がアサートされたときパターン信号に応じた電圧レベルを有するテストパターンを出力し、ドライバイネーブル信号がネゲートされたとき出力がハイインピーダンスとなる。複数の電圧比較器は、それぞれがチャンネルごとに設けられ、被試験デバイスから対応するテスターピンに入力されたデジタル信号の電圧レベルを所定の上側しきい値電圧、下側しきい値電圧と比較する。第1不揮発性メモリは、書き換え可能であり、第1コンフィギュレーションデータを格納する。
少なくともひとつの第1プログラマブルデバイスは、複数のドライバそれぞれの入力端子、複数のドライバそれぞれのイネーブル端子、複数の電圧比較器それぞれの出力端子と接続されるとともに、第1不揮発性メモリに格納された第1コンフィギュレーションデータにより内部の回路情報が定義される。
少なくともひとつの第1プログラマブルデバイスの内部には、第1コンフィギュレーションデータがロードされた状態において、(1)それぞれが電圧比較器ごとに設けられ、対応する電圧比較器の出力信号をストローブ信号のタイミングでラッチする複数のラッチ回路と、(2)それぞれがラッチ回路ごとに設けられ、対応するラッチ回路の出力を、対応する期待値データと比較し、一致・不一致を示すパスフェイル信号を生成する複数のデジタルコンパレータと、(3)複数のドライバそれぞれに出力すべきパターン信号を定義するパターンデータ、複数のドライバそれぞれに出力すべきドライバイネーブル信号、および複数のデジタルコンパレータそれぞれに出力すべき期待値データを生成するパターン発生器と、(4)タイミング信号およびストローブ信号を生成するタイミング発生器と、(5)パターンデータおよびタイミング信号を受け、レベルがパターンデータに応じており、各エッジのタイミングがタイミング信号に応じているパターン信号を生成するフォーマットコントローラと、が構成される。
また複数のラッチ回路、複数のデジタルコンパレータ、パターン発生器、タイミング発生器、フォーマットコントローラを、ひとつのプログラマブルデバイスを用いて一体に構成することにより、テスターハードウェアを小型化できる。
あるいは、複数のラッチ回路、複数のデジタルコンパレータ、パターン発生器、タイミング発生器、フォーマットコントローラを、複数のプログラマブルデバイスを用いていくつかに分けて構成することにより、ゲート数が少ないプログラマブルデバイスを採用することができるため、テスターハードウェアを低コスト化できる。
この態様によれば、メモリやプロセッサなど被試験デバイスの機能検証試験を行う際に、デバイスの種類に応じて、コンフィギュレーションデータを選択することにより、さまざまなデバイスを適切に試験できる。
この態様によれば、メモリの機能検証試験を行う際には、ALPGに対応するコンフィギュレーションデータを不揮発性メモリに書き込むことにより、演算処理によって長大なテストパターンを自動生成できる。また、プロセッサ等の機能検証試験を行う際には、SQPGに対応するコンフィギュレーションデータを不揮発性メモリに書き込むことにより、プロセッサ等の構成に応じてあらかじめ定義されたテストパターンをメモリから読み出して被試験デバイスに与えることができる。またバウンダリスキャンテストを行いたい場合には、SCPGに対応するコンフィギュレーションデータを不揮発性メモリに書き込むことにより、デバイスの内部ロジックを切り離した試験を実現できる。
フェイルメモリコントローラを少なくともひとつの第1プログラマブルデバイス内に構成することにより、被試験デバイスにデジタル信号を与え、読み出したデジタル信号の良否を判定する一連のデジタル処理を、すべて第1プログラマブルデバイスで行うことができる。その結果、テストプログラムによるテスターハードウェアの制御を簡素化できる。
この態様によれば、被試験デバイスにデジタル信号を与え、読み出したデジタル信号の良否を判定する一連のデジタル処理が第1プログラマブルデバイスで行われ、その他のアナログデバイスの制御が第2プログラマブルデバイスで行われる。その結果、テスターハードウェアの設計やバグフィックスなどを、デジタルブロックの制御とアナログブロックの制御に切り分けて行うことができ、設計効率を高めることができる。
この態様によれば、被試験デバイスにデジタル信号を与え、読み出したデジタル信号の良否を判定する一連のデジタル処理が第1プログラマブルデバイスで行われ、その他のアナログデバイスの制御が第2プログラマブルデバイスで行われる。その結果、テスターハードウェアの設計やバグフィックスなどを、デジタルブロックの制御とアナログブロックの制御に切り分けて行うことができ、設計効率を高めることができる。
この態様によれば、被試験デバイスにデジタル信号を与え、読み出したデジタル信号の良否を判定する一連のデジタル処理が第1プログラマブルデバイスで行われ、その他のアナログデバイスの制御が第2プログラマブルデバイスで行われる。その結果、テスターハードウェアの設計やバグフィックスなどを、デジタルブロックの制御とアナログブロックの制御に切り分けて行うことができ、設計効率を高めることができる。
これにより、さまざまなチャンネル数を有するテスターハードウェアを、簡易に設計することができる。
これにより、複数のファンクションモジュールそれぞれの第1プログラマブルデバイスとコントロールモジュール間で、一本のバスを経由してのデータの送受信が可能となる。
テスターハードウェアは、書き換え可能な不揮発性メモリを含み、当該不揮発性メモリに格納されたコンフィギュレーションデータに応じて、少なくともその機能の一部が変更可能に構成され、少なくとも、被試験デバイスに対して電源電圧を供給し、被試験デバイスに信号を送信し、被試験デバイスからの信号を受信可能に構成される。テスターハードウェアは、上述のいずれかの態様で構成される。
情報処理装置は、(i)試験システムのセットアップ時に、それぞれが試験システムに異なる機能を提供するために用意された複数のコンフィギュレーションデータのうち、ユーザの入力に応答して所望の試験内容に適したコンフィギュレーションデータを取得するデータ取得部と、(ii)テスターハードウェアの不揮発性メモリにコンフィギュレーションデータを書き込むハードウェアアクセス部と、(iii)被試験デバイスの試験時に、テストプログラムを実行し、テストプログラムに応じて、テスターハードウェアを制御するとともに、テスターハードウェアによって取得されたデータを処理するテスト制御部と、を含む。
ユーザは、検査対象の被試験デバイスに最適なコンフィギュレーションデータを選択し、テスターハードウェアの不揮発性メモリに書き込むことにより、被試験デバイスを試験することができる。この態様によれば、被試験デバイスの種類や試験項目ごとに個別の試験装置(ハードウェア)を用意する必要がなくなるため、ユーザのコストの負担を軽減することができる。
また、新規のデバイスが開発され、従来存在しない試験が必要となった場合、サービス提供者あるいは第3者によって、その試験を実現するためのコンフィギュレーションデータが提供されるであろう。したがってユーザは、テスターハードウェアの処理能力の範囲内において、現在から将来にわたって開発されるデバイスを試験することが可能となる。
また従来では、開発段階の半導体デバイスを検査する際に、電源装置、任意波形発生器、オシロスコープやデジタイザなどを個別に用意し、それらを組み合わせて、所望の特性を測定する必要があったが、この試験システムによれば、情報処理装置とテスターハードウェアを用意すれば、さまざまな半導体デバイスを簡易かつ適切に試験できる。
この場合、ユーザの観点からは、研究者・開発者ごと、あるいは研究開発グループごとに、テスターハードウェアを保有することが可能となる。サービス提供者の観点からは、テスターハードウェアの普及を促すことができ、収益の機会を拡大することができる。
また従来の試験装置は巨大であったため、その移動は現実的には不可能であり、ユーザが被試験デバイスを試験装置まで搬送する必要があった。これに対してテスターハードウェアを小型化することにより、被試験デバイスの場所まで移動することが可能となり、試験装置を利用可能な状況を、従来よりも格段に広げることができる。
つまり、サービス提供者は、コンフィギュレーションデータの許諾を、特定のテスターハードウェアとの組み合わせではなく、特定の情報処理装置との組み合わせを条件として、コントロールしてもよい。
使用ケースとして、ユーザが複数のテスターハードウェアを所持し、それらに同じコンフィギュレーションデータを書き込んでおき、それらを共通の情報処理装置によって制御したい場合がある。この場合に、ユーザの立場に立てば、個々のテスターハードウェアに対して許諾を得る必要がなくなり、ひとつの情報処理装置に対して、コンフィギュレーションデータの使用許諾を得れば足りるため、コストの観点でメリットを享受できる。特に、テスターハードウェア本体は、無償、あるいはきわめて安価に貸与、販売される場合には、このメリットは顕著である。
また、第1のテスターハードウェアが第1の場所にあり、第2のテスターハードウェアが第2の場所にあり、それらを移動させたくない場合もある。この場合、許諾された情報処理装置を、第1の場所、第2の場所に移動させることにより、第1、第2のテスターハードウェアを同じ情報処理装置で制御でき、共通の情報処理装置に、試験結果に関するデータを蓄積できる。
また、この態様では、テスターハードウェアによる試験時に、許諾された情報処理装置と接続されていれば足り、コンフィギュレーションデータの書き込みは、かならずしも許諾された情報処理装置によって行う必要はない。したがって、ユーザによる情報処理装置およびテスターハードウェアの管理に、柔軟性を提供することができる。
図1は、実施の形態に係る試験システム2の構成を示すブロック図である。本明細書において、この試験システム2に関して提供されるサービスを、クラウドテスティングサービスとも称する。クラウドテスティングサービスは、サービス提供者PRVによって提供される。これに対して、試験システム2を利用してDUT4を試験する主体をユーザUSRという。
情報処理装置200_iは、汎用的なデスクトップPC(Personal Computer)、ラップトップPC、タブレットPC、ワークステーションなどを含む。情報処理装置200_iに最低限要求される機能は、(a)ネットワーク8に接続し、サーバ300にアクセスする機能、(b)サービス提供者から提供されるテストプログラムを実行する機能、(c)テスターハードウェア100との間でデータの送受信を行う機能であり、一般的に市販される情報処理装置の多くがこれらの機能を標準で備えており、情報処理装置は安価に入手可能である。
(i)試験システム2_iのセットアップ時に、ユーザの入力に応答してサーバ300から所望の試験内容に適したコンフィギュレーションデータ306を取得し、接続されたテスターハードウェア100_iの不揮発性メモリ102にコンフィギュレーションデータ306を書き込む。
(ii)DUT4の試験時に、テストプログラムを実行し、テストプログラムに応じて、テスターハードウェア100_iを制御するとともに、テスターハードウェア100_iによって取得されたデータを処理する。
テストプログラム240は、制御プログラム302と、プログラムモジュール304で構成される。制御プログラム302は、テストプログラム240のテストプログラムの基本となる部分であり、被試験デバイスの種類や試験内容に依存せず、共通に使用される。制御プログラム302によって、図2のハードウェアアクセス部212、認証部214、実行部220、テストフロー制御部222、割込・マッチ検出部224の機能が提供される。
試験アルゴリズムモジュール304aは、試験アルゴリズム、具体的には試験項目、試験内容およびテストシーケンス、テストパターンなどを定義するプログラムである。試験アルゴリズムモジュール304aは、DUTの種類(機能)別に、以下のものが例示される。
(1)DRAM
・機能検証用プログラム
・DC検査用プログラム(電源電流検査プログラム、出力電圧検査プログラム、出力電流検査プログラムなどを含む)
(2)フラッシュメモリ
・機能検証用プログラム
・DC検査用プログラム
(3)マイクロコントローラ
・機能検証プログラム
・DC検査用プログラム
・内蔵フラッシュメモリ評価プログラム
(4)A/Dコンバータ、D/Aコンバータ
・コンタクト検証プログラム
・リニアリティ(INL、DNL)検証プログラム
・出力電圧オフセット検証プログラム
・出力電圧ゲイン検証プログラム
・シュムープロット(2次元特性評価)ツール
・オシロスコープツール
・ロジックアナライザーツール
・アナログ波形観測ツール
サーバ300には、複数の試験アルゴリズムモジュール304aがサービス提供者PRVによって用意されている。ユーザは、DUT4の種類や試験内容に応じて、必要な解析ツールモジュール304bを取得し、テストプログラム240に組み込む。このようにして、テストプログラム240は、組み込まれる解析ツールモジュール304bに応じて、試験システム2が実行する試験内容、取得するデータの種類を、選択、変更することができる。
サーバ300は、記憶部310、申請受付部312、データベース登録部314、リスト表示部320、ダウンロード制御部322、ライセンスキー発行部324を備える。
続いてテスターハードウェア100の構成を説明する。図5は、テスターハードウェア100の外観を示す図である。テスターハードウェア100は、デスクトップサイズでポータブルに構成される。
テスターハードウェア100は、ACプラグ110を介して商用交流電源からの電力を受ける。テスターハードウェア100の背面には、テスターハードウェア100の電源スイッチ112が設けられる。
DUT4は、ソケット120に装着される。DUT4の複数のデバイスピンは、コネクタ122の複数のピン124それぞれと、ケーブル126を介して結線されている。テスターハードウェア100の前面パネルには、コネクタ122を接続するためのコネクタ114が設けられる。DUT4のピン数、ピン配置、あるいは同時測定するDUT4の個数などに応じて、さまざまなソケット120が用意される。
メモリの機能検証試験には、主として、デバイス電源140、信号発生器142、信号受信器144が利用される。デバイス電源140は、メモリに対して供給すべき電源電圧を生成する。
なお電源電圧は、リレースイッチ群160を経由せずに、メモリの電源ピンに対して専用の電源ラインを介してDUT4に供給されてもよい。
メモリのDC試験時には、主としてデバイス電源140およびパラメトリックメジャメントユニット152が用いられる。デバイス電源140は、メモリに対して供給すべき電源電圧を生成する。デバイス電源140は、自らの出力である電源電圧および電源電流を測定可能に構成されている。パラメトリックメジャメントユニット152は、リレースイッチ群160によってメモリの任意のピンに対応するテスターピンPIOに割り当てられる。デバイス電源140によって、電源電流、電源電圧変動が測定され、パラメトリックメジャメントユニット152によって任意のピンのリーク電流などが測定される。
また、あるテスターピンの電位と、そこに流れる電流を測定することにより、それらの比から、インピーダンスを計算でき、コンタクト不良の検出などに利用できる。
(i)マイクロコントローラの内部のメモリの機能検証試験は、1aと同様のハードウェアを用いて試験可能である。
マイクロコントローラのDC試験は、1bと同様のハードウェアを用いて試験可能である。
A/Dコンバータの機能検証試験には、主としてデバイス電源140、任意波形発生器148および少なくともひとつの信号受信器144が利用される。任意波形発生器148は、リレースイッチ群160によって、A/Dコンバータのアナログ入力端子に割り当てられ、所定の電圧範囲をスイープするアナログ電圧を生成する。少なくともひとつの信号受信器144はそれぞれ、A/Dコンバータのデジタル出力端子に割り当てられ、A/Dコンバータから、アナログ電圧の階調に応じたデジタルコードの各ビットを受信する。
A/DコンバータのDC試験は、1bと同様のハードウェアを用いて試験可能である。
D/Aコンバータの機能検証試験には、主としてデバイス電源140、少なくともひとつの信号発生器142およびデジタイザ150が利用される。少なくともひとつの信号発生器142はそれぞれ、D/Aコンバータのデジタル入力端子に割り当てられる。信号発生器142は、D/Aコンバータの入力デジタル信号をそのフルスケールに渡ってスイープする。
D/AコンバータのDC試験は、1bと同様のハードウェアを用いて試験可能である。
デジタイザ150をリレースイッチ群160によって任意のチャンネルに割り当て、デジタイザ150のサンプリング周波数を高めることにより、そのチャンネルを通過する信号の波形データを取得できる。波形データを、情報処理装置200により可視化することにより、試験システム2をオシロスコープとして機能させることができる。
この場合、メモリやプロセッサ、A/Dコンバータ、D/Aコンバータなど被試験デバイスの機能検証試験を行う際に、デバイスの種類に応じて、コンフィギュレーションデータを選択することにより、個々のデバイスに対して最適なデジタル信号を供給でき、それらを適切に試験できる。
(i)SQPG(Sequential Pattern Generator)、
(ii)ALPG(Algorithmic Pattern Generator)、
(iii)SCPG(Scan Pattern Generator)、
のいずれかの機能を選択的に具備するよう構成される。
図7は、テスターハードウェア100の具体的な構成例を示す図である。
テスターハードウェア100は、主としてコントロールモジュール500、少なくともひとつのファンクションモジュール502、バスボード504を備える。ファンクションモジュール502は、所定数(32)のチャンネルを単位として構成される。図7のテスターハードウェア100は、4つのファンクションモジュール502を搭載しており、32×4=128チャンネルを有する。
第3プログラマブルデバイス510は、内部バス162を介して情報処理装置200から第3コンフィギュレーションデータ306cを受信し、それを第3不揮発性メモリ102cに書き込み可能となっている。第3プログラマブルデバイス510は、第3不揮発性メモリ102cに格納されたコンフィギュレーションデータ306cに応じて、内部の回路情報が定義される。
これにより、複数のテスターハードウェア100を数珠つなぎとし、先頭のテスターハードウェア100をマスターモード、残りをスレーブモードとすることにより、複数のテスターハードウェア100を、単一の情報処理装置200によって制御することができる。
バスセレクタ522は、コントロールモジュール500と接続される第1ポートa、第2ポートb、メインポート524と接続される第3ポートc、第4ポートd、拡張ポート526と接続される第5ポートe、第6ポートfを有する。
バスセレクタ522は、ポートaとc間、ポートdとb間が接続される第1状態、ポートaとc間、dとe間、fとb間が接続される第2状態、ポートaとb間が接続される第3状態が切りかえ可能に構成される。
第1D/Aコンバータ570は、対応するドライバDrの上側電源電圧VHを生成する。第2D/Aコンバータ572は、対応するドライバDrの下側電源電圧VLを生成する。ドライバDrは、PAT=0が入力されたとき電圧レベルVLを出力し、PAT=1が入力されたとき電圧レベルVHを出力する。
第3D/Aコンバータ574は、上側しきい値VTHHを生成し、第4D/Aコンバータ576は下側しきい値電圧VTHLを生成する。
第1に、DUT4の種類や検査項目などに応じて、パターン発生器542、タイミング発生器544、フォーマットコントローラ546それぞれが所望の機能を具備するように第1コンフィギュレーションデータ306aを用意し、それを第1コンフィギュレーションデータ306aに書き込むことにより、さまざまなDUT4に、適切なデジタル信号を供給できる。
続いて、クラウドテスティングサービスのフローを説明する。図11は、クラウドテスティングサービスのフローを示す図である。
ユーザUSRは、クラウドテスティングサービスの利用をサービス提供者PRVに申請する(S100)。申請にともない、ユーザUSRの情報がサービス提供者PRVのサーバ300に送信される。
コンフィギュレーションデータ306に対するライセンスキーを第1ライセンスキーKEY1、プログラムモジュール304に対するライセンスキーを第2ライセンスキーKEY2と称し、区別する。
図11のフローを経て、情報処理装置200には、制御プログラム302、プログラムモジュール304が格納されており、またテスターハードウェア100の不揮発性メモリ102には、コンフィギュレーションデータ306が書き込まれている。
図2のハードウェアアクセス部212は、テスターハードウェア100の不揮発性メモリ102に格納されるコンフィギュレーションデータ306の情報を取得する。認証部214は、コンフィギュレーションデータ306に対して発行された第1ライセンスキーKEY1を参照する。第1ライセンスキーKEY1が存在する場合、そのライセンスキーKEY1に含まれる情報処理装置の識別情報が、ユーザが現在使用する情報処理装置200のそれと一致するか、また現在の時刻が使用許諾期間に含まれるかが判定される。識別情報が一致し、使用許諾期間内である場合、認証部214は、コンフィギュレーションデータ306が情報処理装置200との組み合わせ時に使用が許諾されているものと判定し、テスターハードウェア100において、不揮発性メモリ102内のコンフィギュレーションデータ306の使用が許諾される。これにより、テスターハードウェア100は、第1ライセンスキーKEY1が発行済みである場合にのみ、コンフィギュレーションデータ306に応じて動作可能となる。使用許諾期間を過ぎている場合には、ユーザに、そのコンフィギュレーションデータ306に対する使用の再契約の申請を促す。
実行部220は、主として制御プログラム302および試験アルゴリズムモジュール304aで構成されるテストプログラム240にもとづいて、テスターハードウェア100を制御する。試験の結果得られたデータは、テスターハードウェア100から情報処理装置200に送信され、記憶装置206に格納される。
そしてユーザUSRは、検査対象のDUT4に最適なコンフィギュレーションデータ306を選択し、テスターハードウェアの不揮発性メモリ102に書き込むことにより、DUT4を適切に試験することができる。
つまり、この試験システム2によれば、DUT4の種類や試験項目ごとに個別の試験装置(ハードウェア)を用意する必要がなくなるため、ユーザのコストの負担を軽減することができる。
たとえばクリーンルーム内で、被試験デバイスを試験したいとする。試験装置の設置箇所が被試験デバイスと離れている場合、デバイスの汚染を考慮すると、クリーンルーム内といえども、デバイスを長距離移動させることは好ましくない。つまり従来では、被試験デバイスおよび試験装置の双方とも移動させることが困難であり、試験装置の利用が制限されるケースがあった。実施の形態に係る試験システム2は、クリーンルーム内のさまざまな箇所に設置することができ、また必要に応じてクリーンルーム内に持ち込んだり、持ち出したりできる。あるいは屋外の特殊環境下での試験も可能となる。つまり試験装置を利用可能な状況を、従来よりも格段に広げることができる。
実施の形態では、ライセンスキーは、登録された情報処理装置200との組み合わせを条件として、プログラムモジュール304やコンフィギュレーションデータ306の使用を許諾する仕様について説明した。
実施の形態では、プログラムモジュール304、コンフィギュレーションデータ306をサーバ300に格納しておき、それぞれに個別に使用許諾を与えるケースを説明したが、本発明はそれには限定されない。サーバ300は、プログラムモジュール304とコンフィギュレーションデータ306のいずれか一方を、ダウンロード可能に格納することによっても、試験システム2は、ユーザが希望する試験アルゴリズム、評価アルゴリズムにしたがってさまざまなデバイスを適切に試験できる。
実施の形態では、情報処理装置200において、認証やテストプログラムの実行が行われる場合を説明した。
これに対して、第3の変形例では、認証に関する処理は、サーバ300上で行ってもよい。具体的には、サーバ300がライセンスキーを発行する代わりに、ユーザが試験システム2を使用するたびに、情報処理装置200からサーバ300のウェブサイトにアクセス、ログインし、プログラムモジュール304やコンフィギュレーションデータ306の使用許諾を求める仕様としてもよい。この場合、サーバ300は、使用許諾を求めるユーザがデータベースに登録済みであり、かつ、同じユーザIDにて、現在、そのプログラムモジュール304やコンフィギュレーションデータ306が使用されていないことを条件として、プログラムモジュール304やコンフィギュレーションデータ306の使用を許諾してもよい。
Claims (16)
- 情報処理装置からの制御信号に応じて、被試験デバイスにデジタル信号を供給し、前記被試験デバイスからの信号を受信するテスターハードウェアであって、
前記情報処理装置との間でデータの送受信するとともに、前記テスターハードウェアの各ブロックを制御するコントロールモジュールと、
前記被試験デバイスに対する電源電圧を生成するデバイス電源と、
前記テスターハードウェア内で使用される電源電圧を生成する内部電源と、
複数チャンネルのテスターピンと、
それぞれがチャンネルごとに設けられ、入力端子にパターン信号を受け、イネーブル端子にドライバイネーブル信号を受け、前記ドライバイネーブル信号がアサートされたとき前記パターン信号に応じた電圧レベルを有するテストパターンを出力し、前記ドライバイネーブル信号がネゲートされたとき出力がハイインピーダンスとなる複数のドライバと、
それぞれがチャンネルごとに設けられ、前記被試験デバイスから対応するテスターピンに入力されたデジタル信号の電圧レベルを所定の上側しきい値電圧、下側しきい値電圧と比較する複数の電圧比較器と、
第1コンフィギュレーションデータを格納する書き換え可能な第1不揮発性メモリと、
前記第1不揮発性メモリ、前記複数のドライバそれぞれの入力端子、前記複数のドライバそれぞれのイネーブル端子、前記複数の電圧比較器それぞれの出力端子と接続されるとともに、前記第1不揮発性メモリに格納された前記第1コンフィギュレーションデータにより内部の回路情報が定義される少なくともひとつの第1プログラマブルデバイスと、
を備え、
前記少なくともひとつの第1プログラマブルデバイスの内部には、前記第1コンフィギュレーションデータがロードされた状態において、
(1)それぞれが前記電圧比較器ごとに設けられ、対応する電圧比較器の出力信号をストローブ信号のタイミングでラッチする複数のラッチ回路と、
(2)それぞれが前記ラッチ回路ごとに設けられ、対応するラッチ回路の出力を、対応する期待値データと比較し、一致・不一致を示すパスフェイル信号を生成する複数のデジタルコンパレータと、
(3)前記複数のドライバそれぞれに出力すべき前記パターン信号を定義するパターンデータ、前記複数のドライバそれぞれに出力すべき前記ドライバイネーブル信号、および複数のデジタルコンパレータそれぞれに出力すべき前記期待値データを生成するパターン発生器と、
(4)タイミング信号および前記ストローブ信号を生成するタイミング発生器と、
(5)前記パターンデータおよび前記タイミング信号を受け、レベルが前記パターンデータに応じており、各エッジのタイミングが前記タイミング信号に応じている前記パターン信号を生成するフォーマットコントローラと、
が構成されることを特徴とするテスターハードウェア。 - 前記パターン発生器は、前記第1不揮発性メモリに書き込まれた前記第1コンフィギュレーションデータに応じて、前記パターンデータの発生方法が変更可能に構成されることを特徴とする請求項1に記載のテスターハードウェア。
- 前記パターン発生器は、SQPG(Sequential Pattern Generator)、ALPG(Algorithmic Pattern Generator)、SCPG(Scan Pattern Generator)のうち、前記第1コンフィギュレーションデータに応じた少なくともひとつとして動作可能に構成されることを特徴とする請求項2に記載のテスターハードウェア。
- 揮発性メモリをさらに備え、
前記少なくともひとつの第1プログラマブルデバイスの内部には、前記第1コンフィギュレーションデータがロードされた状態において、
前記揮発性メモリに、前記複数のデジタルコンパレータから出力されるパスフェイル信号を格納するフェイルメモリコントローラが構成されることを特徴とする請求項1から3のいずれかに記載のテスターハードウェア。 - 第2コンフィギュレーションデータを格納する書き換え可能な第2不揮発性メモリと、
それぞれが前記複数のドライバの上側電源電圧を生成する複数の第1D/Aコンバータと、
それぞれが前記複数のドライバの下側電源電圧を生成する複数の第2D/Aコンバータと、
前記第2不揮発性メモリおよび前記第1、第2D/Aコンバータそれぞれの入力端子と接続され、前記第2不揮発性メモリに格納された前記第2コンフィギュレーションに応じて内部の回路情報が定義される第2プログラマブルデバイスと、
をさらに備え、
前記第2プログラマブルデバイスの内部には、前記第2コンフィギュレーションデータがロードされた状態において、
前記第1D/Aコンバータの入力端子に、前記テストパターンのハイレベル電圧を指示する制御値を出力するとともに、前記第2D/Aコンバータの入力端子に、前記テストパターンのローレベル電圧を指示する制御値を出力するピンコントローラが構成されることを特徴とする請求項1から4のいずれかに記載のテスターハードウェア。 - それぞれが、前記複数の電圧比較器における前記上側しきい値電圧を生成する複数の第3D/Aコンバータと、
それぞれが、前記複数の電圧比較器における前記下側しきい値電圧を生成する複数の第4D/Aコンバータと、
をさらに備え、
前記第2プログラマブルデバイスは、前記第3、第4D/Aコンバータと接続されており、
前記ピンコントローラは、前記第3D/Aコンバータの入力端子に、前記上側しきい値電圧を指示する制御値を出力するとともに、前記第2D/Aコンバータの入力端子に、前記テストパターンのローレベル電圧を指示する制御値を出力することを特徴とする請求項5に記載のテスターハードウェア。 - 第2コンフィギュレーションデータを格納する書き換え可能な第2不揮発性メモリと、
前記第2不揮発性メモリおよび前記デバイス電源と接続され、前記第2不揮発性メモリに格納された前記第2コンフィギュレーションに応じて内部の回路情報が定義される第2プログラマブルデバイスと、
をさらに備え、
前記第2プログラマブルデバイスの内部には、前記第2コンフィギュレーションデータがロードされた状態において、前記デバイス電源を制御するデバイス電源コントローラが構成されることを特徴とする請求項1から4のいずれかに記載のテスターハードウェア。 - 第2コンフィギュレーションデータを格納する書き換え可能な第2不揮発性メモリと、
電圧源、電流源、電流計、電圧計を含むパラメトリックメジャメントユニットと、
前記パラメトリックメジャメントユニットを、任意のテスターピンに割り当て可能に構成されたリレースイッチ群と、
をさらに備え、
前記第2プログラマブルデバイスの内部には、前記第2コンフィギュレーションデータがロードされた状態において、前記パラメトリックメジャメントユニットを制御するDCコントローラが構成されることを特徴とする請求項1から4のいずれかに記載のテスターハードウェア。 - 第2コンフィギュレーションデータを格納する書き換え可能な第2不揮発性メモリと、
アナログの任意波形信号を生成する任意波形発生器と、
前記第2不揮発性メモリおよび前記任意波形発生器と接続され、前記第2不揮発性メモリに格納された前記第2コンフィギュレーションに応じて内部の回路情報が定義される第2プログラマブルデバイスと、
前記任意波形発生器を、任意のテスターピンに割り当て可能に構成されたリレースイッチ群と、
をさらに備え、
前記第2プログラマブルデバイスの内部には、前記第2コンフィギュレーションデータがロードされた状態において、前記任意波形発生器を制御する波形発生器コントローラが構成されることを特徴とする請求項1から4のいずれかに記載のテスターハードウェア。 - 第2コンフィギュレーションデータを格納する書き換え可能な第2不揮発性メモリと、
アナログ電圧をデジタル信号に変換するデジタイザと、
前記第2不揮発性メモリおよび前記デジタイザと接続され、前記第2不揮発性メモリに格納された前記第2コンフィギュレーションに応じて内部の回路情報が定義される第2プログラマブルデバイスと、
前記デジタイザを任意のテスターピンに割り当て可能に構成されたリレースイッチ群と、
をさらに備え、
前記第2プログラマブルデバイスの内部には、前記第2コンフィギュレーションデータがロードされた状態において、前記デジタイザを制御するデジタイザコントローラが構成されることを特徴とする請求項1から4のいずれかに記載のテスターハードウェア。 - 前記コントロールモジュールは、前記情報処理装置からの制御信号に応じて、前記パターン発生器に前記パターンデータの生成開始を指示するとともに、前記パターンデータの生成終了を検出すると、前記情報処理装置に生成終了を通知し、
情報処理装置は、生成終了の通知を受領すると、パスフェイル信号を読み出すことを特徴とする請求項1から10のいずれかに記載のテスターハードウェア。 - 前記デバイス電源と、前記内部電源と、前記複数チャンネルのテスターピンと、前記複数のドライバと、前記複数の電圧比較器と、前記第1不揮発性メモリと、前記少なくともひとつの第1プログラマブルデバイスと、は、ひとつのファンクションモジュールを構成しており、
前記ファンクションモジュールを単位として、チャンネル数を変更可能に構成されることを特徴とする請求項1から11のいずれかに記載のテスターハードウェア。 - 各ファンクションモジュール上には、少なくとも前記少なくともひとつの第1プログラマブルデバイスを経由するバスが形成されており、
複数のファンクションモジュールは、それぞれの前記バスが直列に接続可能に構成されることを特徴とする請求項12に記載のテスターハードウェア。 - 前記コントロールモジュールは、
システムコントローラと、
外部からの信号を受ける入力端子と、外部に信号を出力する出力端子を有する拡張ポートと、
前記拡張ポートから入力された信号と、前記システムコントローラからの信号の一方を選択するセレクタと、
を備え、
複数の前記テスターハードウェアが直列に接続可能に構成されることを特徴とする請求項13に記載のテスターハードウェア。 - 被試験デバイスを試験する試験システムであって、
書き換え可能な不揮発性メモリを含み、当該不揮発性メモリに格納されたコンフィギュレーションデータに応じて、少なくともその機能の一部が変更可能に構成され、少なくとも、前記被試験デバイスに対して電源電圧を供給し、前記被試験デバイスに信号を送信し、前記被試験デバイスからの信号を受信可能に構成される、請求項1から14のいずれかに記載のテスターハードウェアと、
(i)前記試験システムのセットアップ時に、それぞれが前記試験システムに異なる機能を提供するために用意された複数のコンフィギュレーションデータのうち、ユーザが指定した試験内容に適した前記コンフィギュレーションデータを取得するデータ取得部と、(ii)前記テスターハードウェアの前記不揮発性メモリに前記コンフィギュレーションデータを書き込むハードウェアアクセス部と、(iii)前記被試験デバイスの試験時に、テストプログラムを実行し、前記テストプログラムに応じて、前記テスターハードウェアを制御するとともに、前記テスターハードウェアによって取得されたデータを処理するテスト制御部と、を含む情報処理装置と、
を備えることを特徴とする試験システム。 - 前記試験システムに関するサービス提供者は、ユーザによるコンフィギュレーションデータの使用に先立ち、許諾対象となる前記コンフィギュレーションデータの識別情報と、使用を許諾すべき前記情報処理装置の識別情報と、を含む第1ライセンスキーを発行し、
前記ハードウェアアクセス部は、現在接続されている前記テスターハードウェアの前記不揮発性メモリに格納された前記コンフィギュレーションデータの情報を取得可能に構成され、
前記情報処理装置は、
前記第1ライセンスキーを保持するライセンスキー保持部と、
前記ライセンスキー保持部に、前記コンフィギュレーションデータの識別情報を含む前記第1ライセンスキーが存在する場合に、その第1ライセンスキーに含まれる前記情報処理装置の識別情報が、自身が搭載される情報処理装置の識別情報と一致するかを判定する認証部と、
をさらに含み、
前記少なくともひとつの第1プログラマブルデバイスには、前記第1ライセンスキーに関する認証が成功した場合に、前記第1コンフィギュレーションデータがロードされることを特徴とする請求項15に記載の試験システム。
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