JP2004037278A - 回路検証装置 - Google Patents
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Abstract
【課題】被試験回路の機能を検証するのにあたり、対応し得る被試験回路についての汎用性を確保しつつ、様々な動作条件での機能検証に柔軟に対応することを可能にし、これにより検証漏れ等が生じることなく被試験回路の機能検証を容易かつ的確に行えるようにする。
【解決手段】被試験回路１，２の機能を検証するための回路検証装置１０を、その被試験回路１，２の仕様に関する情報を格納し、かつ、当該情報を書き替え可能に構成されたレジスタ群２１と、前記レジスタ群２１が格納している情報に応じた波形のテスト信号を生成する波形生成回路２２と、前記波形生成回路２２が生成したテスト信号を前記レジスタ群２１が格納している情報に応じたタイミングで前記被試験回路１，２に与えるタイミング調整回路２３とを有するように構成する。
【選択図】 図１
【解決手段】被試験回路１，２の機能を検証するための回路検証装置１０を、その被試験回路１，２の仕様に関する情報を格納し、かつ、当該情報を書き替え可能に構成されたレジスタ群２１と、前記レジスタ群２１が格納している情報に応じた波形のテスト信号を生成する波形生成回路２２と、前記波形生成回路２２が生成したテスト信号を前記レジスタ群２１が格納している情報に応じたタイミングで前記被試験回路１，２に与えるタイミング調整回路２３とを有するように構成する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）やＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）やＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）等の電子回路デバイスまたはこれらのデバイスを搭載した電子回路基板（以下、これらを「被試験回路」と総称する）について、実動作周波数での動作確認、タイミング特性の確認、あるいはスタック故障等の故障判定や故障解析を行って、当該被試験回路の機能を検証するための回路検証装置に関する。
【０００２】
【従来の技術】
電子回路設計においては、設計した回路についての機能検証（動作確認や故障解析等）を行うことが一般的である。機能検証は、例えばコンピュータ上のシミュレーションで行われる。ただし、近年では、設計する回路が大規模化および複雑化する傾向にある。そのため、例えばコンピュータ上のシミュレーションでは、機能検証に多くの時間を要してしまい、また全ての動作パターンについて検証することが困難であり、結果として検証漏れという問題が発生するおそれがある。
【０００３】
これらの問題に対処するために、回路の機能検証にあたっては、ＬＳＩモジュール単体ではなく、複数のＬＳＩモジュールや他の機器等を組み合わせたシステムレベルで動作させて、実際に使用する環境に近い状態で検証を行う手法が採られることがある。このような機能検証には、例えばブレッドボードが用いられる。ブレッドボードとは、設計した回路（被試験回路）を実装したものであり、被試験回路に与える入力信号を外部回路で発生させて印可するとともに、その被試験回路からの出力信号を外部回路や測定器に接続することで、その被試験回路の動作結果の評価を行うことを可能にするものである。
【０００４】
また、ＬＳＩモジュールとして形成される回路については、いわゆるＬＳＩテスターを用いて機能検証が行われることもある。すなわち、例えば図７に示すように、被試験回路であるＬＳＩモジュール１００に対して、フォーマットされたタイミングでテストパターン信号を印加し、その結果出力される信号値を期待値と照合することで、その被試験回路に故障等があるか否かを検証するといったことも行われる。このとき、通常は、外部装置となるＰＣ（Ｐｅｒｓｏｎａｌ Ｃｏｍｐｕｔｅｒ）１０１から、被試験回路の実動作周波数でのテストを実施するために必要となる条件を、ＬＳＩモジュール１００およびＬＳＩテスター１０２に対して与えるようになっている。
【０００５】
【発明が解決しようとする課題】
しかしながら、上述した従来における被試験回路の機能検証では、以下に述べるような問題が生じてしまうおそれがある。
【０００６】
例えばブレッドボードを用いて機能検証を行う場合には、被試験回路またはこれと同等の回路構成を実装したブレッドボードの製作が必要となるが、そのブレッドボードの製作に多くの時間と費用が掛かってしまう。さらに、一度製作したブレッドボードは、実装されている回路構成の変更が非常に困難であり、他回路への転用時にも時間と費用を多く費やしてしまうことから、対応し得る被試験回路についての汎用性という点で難がある。
【０００７】
また、例えばＬＳＩテスターを用いて機能検証を行う場合には、近年のＬＳＩモジュールの多ピン化に伴って、それをテストするＬＳＩテスターのピン数も増やさなければならない。ところが、ＬＳＩテスターの最大ピン数を被試験回路であるＬＳＩモジュールのピン数が超えてしまった場合には、ＬＳＩテスター自体の交換やそのピン数増設のためのＩ／Ｏボードの附設等が必要となり、そのために膨大な費用等が必要になってしまう。すなわち、ＬＳＩテスターを用いた場合にも、対応し得る被試験回路についての汎用性という点で難があると言える。
【０００８】
その一方で、被試験回路が実際に使用する環境に近い状態で検証を行わなければ、その被試験回路が論理的に問題のない回路であっても、動作条件（動作周波数、入力タイミング、温度、湿度等）によっては誤動作してしまう可能性もある。すなわち、対応し得る被試験回路についての汎用性を確保する場合であっても、機能検証の信頼性向上を図る上では、様々な動作条件での機能検証に柔軟に対応し得るものでなければならない。
【０００９】
そこで、本発明は、対応し得る被試験回路についての汎用性を確保しつつ、様々な動作条件での機能検証に柔軟に対応することを可能にし、これにより検証漏れ等が生じることなく被試験回路の機能検証を容易かつ的確に行うことのできる回路検証装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】
本発明は、上記目的を達成するために案出された回路検証装置で、被試験回路が接続される回路脱着部と、前記脱着部に接続された被試験回路の機能の検証に必要なテスト信号を生成して当該被試験回路に与えるプログラマブルデバイスとを具備するとともに、前記プログラマブルデバイスは、前記脱着部に接続される被試験回路の仕様に関する情報を格納し、かつ、当該情報を書き替え可能に構成されたレジスタ群と、前記レジスタ群が格納している情報に応じた波形のテスト信号を生成する波形生成回路と、前記波形生成回路が生成したテスト信号を前記レジスタ群が格納している情報に応じたタイミングで前記脱着部に接続された被試験回路に与えるタイミング調整回路とを有していることを特徴とするものである。
【００１１】
上記構成の回路検証装置では、回路脱着部に被試験回路が接続される。被試験回路としては、ＤＳＰ，ＡＳＩＣ、ＦＰＧＡ等のＬＳＩモジュール状のデバイス単体や、これらのデバイスを搭載した電子回路基板等が考えられる。
そして、脱着部に接続された被試験回路に対しては、プログラマブルデバイスがその被試験回路の機能の検証に必要なテスト信号を生成して当該被試験回路に与える。プログラマブルデバイスは、例えばＦＰＧＡやＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）等に代表される再書き込み可能なデバイスが挙げられる。ところで、このプログラマブルデバイスでは、被試験回路にテスト信号を与えるのにあたって、波形生成回路がレジスタ群内の情報に応じた波形のテスト信号を生成するとともに、タイミング調整回路がそのテスト信号を与えるタイミングをレジスタ群内の情報に応じたタイミングとなるように調整する。したがって、レジスタ群内の情報を適宜設定することによって、被試験回路へのテスト信号を、その被試験回路が実際に使用される環境に近い状態の波形やタイミングで与えることが可能となる。しかも、レジスタ群内の情報は書き替え可能であるため、回路脱着部に接続される被試験回路が替わっても、その被試験回路に合わせてレジスタ群内の情報を設定することが可能である。
【００１２】
【発明の実施の形態】
以下、図面に基づき本発明に係る回路検証装置について説明する。
【００１３】
先ず、回路検証装置の概略構成について説明する。図１は、本発明に係る回路検証装置の一例の概略構成を示すブロック図である。ここで説明する回路検証装置１０は、ＤＳＰ，ＡＳＩＣ、ＦＰＧＡ等のＬＳＩモジュール状のデバイス１の単体、あるいはこれらのデバイスを搭載した電子回路基板２等といった被試験回路について、実動作周波数での動作確認、タイミング特性の確認、あるいはスタック故障等の故障判定や故障解析を行って、その被試験回路１，２の機能を検証するためのものである。そのために、回路検証装置１０では、被試験回路１が接続されるソケット１１および被試験回路２が接続されるコネクタ１２との両方またはいずれか一方を、被試験回路１，２が接続される回路脱着部として備えている。なお、ソケット１１については、近年ＬＳＩモジュールとしてはＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）タイプのものが広く普及していることを鑑み、ボールピッチを統一した最大ピン数に対応したものを搭載し、これにより被試験回路１のピン数変化にも柔軟に対応可能となっているものとする。
【００１４】
また、回路検証装置１０は、被試験回路１，２の機能検証のために、この回路検証装置１０の外部装置（上位装置）として機能するＰＣ３と接続した状態で用いられる。そのために、回路検証装置１０では、インターフェイスデバイス１３を備えている。このインターフェイスデバイス１３としては、例えばＰＣＩ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ）バスやＩＳＡ（Ｉｎｄｕｓｔｒｙ Ｓｔａｎｄａｒｄ Ａｒｃｈｉｔｅｃｔｕｒｅ）バス等の拡張バスを用いることが考えられる。
【００１５】
ところで、インターフェイスデバイス１３に接続するＰＣ３は、回路検証装置１０に対して被試験回路１，２の機能検証の開始指示や各種制御等を行う機能を有したものである。そのために、ＰＣ３内には、被試験回路１，２の仕様に関する情報（以下「回路データ」という）と、被試験回路１，２に対して行うべき機能検証の内容に関する情報（以下「テストデータ」という）とが、所定の記憶領域４，５内に予め格納されている。このうち、回路データには、少なくとも、被試験回路１，２の接続ピン毎のピン属性、ピン位置、ピン数、信号の入力タイミング、入力信号のフォーマット（波形）等に関する情報（以下、これらの情報を「ピンコンフィグデータ」と総称する）が含まれているものとする。なお、これらの回路データおよびテストデータは、ＰＣ３の入力手段から任意に設定して各記憶領域４，５へ格納することが可能である。
【００１６】
さらに、ＰＣ３では、被試験回路１，２の機能検証の結果を回路検証装置１０から受け取って画像表示するディスプレイ６を備えるとともに、そのディスプレイ６での画像表示に必要となる画像処理を行う機能をも備えている。
【００１７】
また、回路検証装置１０では、ソケット１１、コネクタ１２およびインターフェイスデバイス１３の他に、メモリ群１４，１５と、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋ Ｌｏｏｐ）１６と、ＦＰＧＡ２０とを備えている。
【００１８】
メモリ群１４は、ＰＣ３からインターフェイスデバイス１３を介して受け取ったテストデータを一時的に格納するものである。一方、メモリ群１５は、被試験回路１，２からの検証結果を一時的に格納するためのものである。なお、これらのメモリ群１４，１５は、それぞれが個別に設けられたものであっても、同一メモリ内の記憶領域を区分けすることで実現されたものであってもよい。例えば、デュアルポートＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を用いた場合には、読み出しと書き込みを同時に行えるため、メモリ群１４，１５を同一のメモリ装置によって構成することが可能となる。また、必ずしもＦＰＧＡ２０と別体である必要はなく、ＦＰＧＡ２０内のメモリ（ただし不図示）を利用するようにしても構わない。
【００１９】
また、ＰＬＬ１６は、ＦＰＧＡ２０が動作するためのクロック信号、特に後述する波形生成回路２２およびタイミング調整回路２３が動作するためのクロック信号を生成して、これをそのＦＰＧＡ２０に与えるものである。ただし、ＰＬＬ１６が生成するクロック信号は、その周波数がＰＣ３におけるクロック周波数、または被試験回路１，２に与える信号周波数よりも高いものとする。なお、ＰＬＬ１６は、ＦＰＧＡ２０に内蔵されたものであっても、あるいは外付けのものであっても、どちらでもよい。
【００２０】
ＦＰＧＡ２０は、内部論理をプログラミングすることが可能な、すなわち再書き込みが可能なプログラマブルデバイスである。ただし、再書き込みが可能であれば、必ずしもＦＰＧＡである必要はなく、例えばＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ
Ｄｅｖｉｃｅ）であっても構わない。
【００２１】
ここで、このＦＰＧＡ２０について、さらに詳しく説明する。ＦＰＧＡ２０は、少なくとも、レジスタ群２１と、波形生成回路２２と、タイミング調整回路２３と、メモリコントローラ２４と、ローダ２５とを有している。
【００２２】
レジスタ群２１は、ＰＣ３からインターフェイスデバイス１３を介して受け取った回路データ、特にそのうちのピンコンフィグデータを格納するものである。そして、レジスタ群２１では、その格納データを書き替え可能に構成されている。
【００２３】
波形生成回路２２は、ＰＣ３からのテストデータに従いつつ、レジスタ群２１が格納しているピンコンフィグデータに応じた波形のテスト信号を生成するものである。ピンコンフィグデータに応じた波形としては、被試験回路１，２の各ピン毎のフォーマットに対応するＲＺ（Ｒｅｔｕｒｎ ｔｏ Ｚｅｒｏ）波形、Ｒ１（Ｒｅｔｕｒｎ ｔｏ Ｏｎｅ）波形、ＮＲＴＺ（Ｎｏｎ Ｒｅｔｕｒｎ ｔｏ Ｚｅｒｏ）等が挙げられる。
【００２４】
タイミング調整回路２３は、波形生成回路２２が生成したテスト信号を、レジスタ群２１が格納しているピンコンフィグデータに応じたタイミングで、被試験回路１，２に与えるためのものである。すなわち、タイミング調整回路２３は、例えば各ピン毎の数ｎｓ単位の遅延情報に応じて、波形生成回路２２からのテスト信号の印加タイミングを調整するものである。
【００２５】
メモリコントローラ２４は、メモリ群１４，１５との間のデータのやり取りを管理するものである。
そして、ローダ２５は、インターフェイスデバイス１３を介したＰＣ３との間のデータのやり取り（例えば、ＰＣ３からのデータのダウンロード）を管理するものである。
【００２６】
次に、以上のように構成された回路検証装置１０を用いて、被試験回路１，２の機能検証を行う場合の手順について説明する。図２は、機能検証の手順の概要を示すフローチャートである。なお、ここでは、ＬＳＩモジュール状の被試験回路１がソケット１１に接続されているときに、その被試験回路１について機能検証を行う場合を例に挙げて説明する。
【００２７】
被試験回路１についての機能検証にあたっては、先ず、検証対象である被試験回路１についての回路データを、ＰＣ３から回路検証装置１０へダウンロードしておく。これにより、回路検証装置１０では、そのＦＰＧＡ２０のレジスタ群２１に、検証対象である被試験回路１についての各ピン毎のピンコンフィグデータ（ピン属性、ピン位置、ピン数、入力タイミング等）が格納されることになる（ステップ１、以下ステップを「Ｓ」と略す）。また、ＰＣ３からはテストデータもダウンロードして、これをメモリ群１４内に順次格納する（Ｓ２）。つまり、テストデータの流れは、ＰＣ３の記憶領域４からインターフェイスデバイス１３およびＦＰＧＡ２０を通じて順次メモリ群１４内に格納されることになる。
【００２８】
その後、ＰＣ３からインターフェイスデバイス１３に対してテストスタートの通知があると（Ｓ３）、回路検証装置１０は、ソケット１１またはコネクタ１２に接続されている被試験回路１についての検証をスタートする。具体的には、ＦＰＧＡ２０がテストデータ格納済のメモリ群１４からそのテストデータの読み出しを開始する。このとき、メモリ群１４からは、被試験回路１の入力ピン数分を１クロックで同時に読み出す。この読み出されたテストデータは、詳細を後述するように、ＦＰＧＡ２０において、波形生成回路２２でレジスタ群２１内のピンコンフィグデータに応じて各ピン毎の波形に整形され、タイミング調整回路２３で同ピンコンフィグデータに応じてタイミングが微調整された後に、被試験回路１に印可される（Ｓ４）。
【００２９】
これにより、被試験回路１からは、実動作周波数での動作結果、タイミング特性の確認のための動作結果、あるいはスタック故障等の故障判定や故障解析のための動作結果、すなわち機能検証結果が得られるので、回路検証装置１０では、その被試験回路１からの検証結果のデータ（以下「検証データ」という）をメモリ群１５内に順次格納しておく（Ｓ５）。そして、このような処理を、メモリ群１４内の全てのテストデータについての印加が終了するまで繰り返す（Ｓ４〜Ｓ６）。
【００３０】
その後、ＦＰＧＡ２０は、被試験回路１に対する機能検証の内容として、ＰＣ３からいわゆる繰り返しモードが設定されているか否かを判断する（Ｓ７）。ここで、繰り返しモードとは、例えばある条件（動作状態や仕様等）での機能検証が終了した後に、その被試験回路１について、他の条件での機能検証を行うことをいう。そして、繰り返しモードが設定されていない場合、すなわち被試験回路１についての回路データを再ダウンロードして検証するモードでない場合には（Ｓ９）、ＰＣ３がメモリ群１５から検証データを読み込み、その結果を確認して処理を終了する（Ｓ１３）。
【００３１】
一方、繰り返しモードが設定されている場合には、ＰＣ３から繰り返しモードの終了通知が来るまでは（Ｓ８）、同一のテストデータを繰り返して被試験回路１に印可し続ける（Ｓ４〜Ｓ８）。そして、終了通知が来たら（Ｓ８）、本ルーチンの処理を終了し、次に被試験回路１に対し他の条件で検証を続けるかの判定を行う（Ｓ９）。このように、繰り返しモードが設定されていた場合には、テストデータ印可を繰り返し終了通知が来るまで続けるため、繰り返しテストが可能になり、ＰＣ３のディスプレイ６（またはオシロスコープ等）での検証結果の確認が非常に容易になる。
【００３２】
このような繰り返しモードにおいて、被試験回路１に対し他の条件で検証を行う場合には、その条件変更を行う。このとき、例えば被試験回路１がＦＰＧＡであり、条件変更としてその内部論理の変更を伴う場合には、その被試験回路１に対し必要なデータをＰＣ３からダウンロードする（Ｓ１０）。そして、回路検証装置１０のＦＰＧＡ２０は、ＰＣ３からの指示に従い、テストデータの選択（ＰＣ３からメモリ群１４に格納済のテストデータか、被試験回路１から得られたメモリ群１５内の検証データを新たなテストデータとして用いるか、新たにＰＣ３から送信されてくるテストデータか）を行った後に（Ｓ１１〜Ｓ１２）、再度メモリ群１５からテストデータを読み込み、被試験回路１へのテストデータの印可を開始する（Ｓ４）。また、このときに、ＦＰＧＡ２０自身についても再ダウンロードが必要な場合は、被試験回路１についてのダウンロードの前または後に、必要な回路データ等をダウンロードしてデータ変更を行う。
【００３３】
そして、全ての検証が終了すると、回路検証装置１０からは、メモリ群１５内の検証データがＰＣ３へ送られる。これにより、ＰＣ３では、検証データについてのデータ比較および表示を通じて、その被試験回路１に対する検証結果を確認することが可能となる（Ｓ１３）。
【００３４】
次に、以上のような機能検証の手順において、被試験回路１に対するデータ印可の処理動作（図２におけるＳ４）について、具体例を挙げてさらに詳しく説明する。ここでは、検証モード（シーケンス）として、ＰＣ３に用意されたテストデータを全て印可して検証データをメモリ群１５に取り込んだ後、被試験回路１であるＦＰＧＡに別論理を再ダウンロードして、既に得られている検証データをテストデータとして印可し、その検証データをメモリ群１５に格納して、これについて比較および表示を行う場合を例に挙げる。
【００３５】
このような検証モードを行うにあたっては、事前にＰＣ３でテストデータ、検証モード等の設定を行っておけばよい。すなわち、例えば検証モードとして、被試験回路１であるＦＰＧＡの論理データを一回目検証終了時点で再ロードし、二回目の論理についての検証には一回目で得られた検証データをテストデータとして利用するように設定する。このとき、回路検証装置１０のＦＰＧＡ２０に対しては、一回目および二回目のそれぞれの被試験回路１に対応した回路データをダウンロードし、ピンコンフィグデータをレジスタ群２１内に格納しておくことが必要である。
【００３６】
図３は、ピンコンフィグデータの一具体例を示す説明図である。レジスタ群２１内には、例えば図３（ａ）に示すような形式で、ピンコンフィグデータが格納される。すなわち、レジスタ群２１内の第１エッジ部には“０１”、第２エッジ部には“１１”、タイミング調整部には“０１”、フォーマット部には“００”といった具合にピンコンフィグデータが格納される。
【００３７】
このうち、第１エッジ部および第２エッジ部は、波形生成回路２２が生成するテスト信号の波形の立ち上がりおよび立ち下がりを特定するためのものである。例えば、第１エッジ部が“０１”ということは、０→１番目のエッジで信号が立ち上がるという意味である。第２エッジ部も同様に考え０→１→２→３番目のエッジで信号が立ち下がるという意味である。したがって、ＰＰ波形のフォーマットを持つ１ピンを例にとると、波形生成回路２２が動作するクロック周波数（ＰＬＬ１６によるクロック周波数）が２００ＭＨｚで、被試験回路１であるＦＰＧＡの動作周波数が４０ＭＨｚで、テストデータが“１”の場合であれば、波形生成回路２２は、そのピンコンフィグデータに応じて、図３（ｂ）に示すように、サイクルの始めから５ｎｓで立ち上がり、１５ｎｓのところで立ち下がる波形のテスト信号を生成することになる。なお、テストデータが“０”の場合には、生成されるテスト信号は、ローレベルのままの波形となる。
【００３８】
また、ピンコンフィグデータのうちのフォーマット部は、生成されるテスト信号の波形パターンを特定するためのものである。例えば、フォーマット部が“００”ということは、図３（ｃ）に示すように、生成されるテスト信号の波形パターンがＰＰ波形であるという意味である（例えば、“００”はＰＰ波形、“０１”はＮＰ波形、“１０”“１１”はＮＲＴＺ波形といった具合）。
【００３９】
さらに、ピンコンフィグデータのうちのタイミング調整部は、生成されるテスト信号の印加タイミング（遅延時間）を特定するためのものである。例えば、タイミング調整部が“０１”ということは、これに応じた分だけタイミング調整回路２３が印加タイミングを遅らせるという意味である。
【００４０】
図４は、テスト信号の一具体例を示すタイミングチャートである。以上のようなピンコンフィグデータに応じて、波形生成回路２２がテスト信号を生成し、タイミング調整回路２３がタイミング調整を行うと、図４に示すような波形パターンおよび印加タイミングのテスト信号が、被試験回路１であるＦＰＧＡに与えられることになる。
【００４１】
図５は、テスト信号のタイミング調整を行うための回路構成の一例を示すブロック図である。タイミング調整回路２３がタイミング調整を行うのにあたっては、図５に示すような回路構成を利用することが考えられる。すなわち、互いに遅延時間の異なる遅延素子２３ａ〜２３ｃを複数備えておき、そのうちのいずれかの出力をセレクタ２３ｄで選択することにより、ピンコンフィグデータのタイミング調整部に応じた分だけのタイミング調整を可能とする。
【００４２】
ピンコンフィグデータのレジスタ群２１内への格納は、次いで、メモリコントローラ２４を通じてメモリ群１４内にＰＣ３からのテストデータを格納し、その後検証が開始される。詳しくは、ＦＰＧＡ２０では、メモリ群１４から入力ピン数分のテストデータを１クロックで順次取り出して、波形生成回路２２でピン毎ＰＰ、ＮＰまたはＮＲＴＺのいずれかの波形のテスト信号に変換し、タイミング調整回路２３に渡す。ここで、例えばピンコンフィグデータにおけるタイミング調整部の内容が“０１”と設定されていれば、タイミング調整回路２３では、波形生成回路２２空のテスト信号を、遅延素子２３ａを通過させた後に、被試験回路１であるＦＰＧＡに印可する。
【００４３】
そして、メモリ群１４に格納されているテストデータが全て読み出されてテスト信号として被試験回路１であるＦＰＧＡに印可されると、その検証結果である検証データがメモリ群１５に格納される。その後、検証モードとして繰り返しモードが設定されているので、ＦＰＧＡ２０では、ローダ２５を通じてＰＣ３から１回目とは別の回路データを再ロードする。このとき、テストデータは、１回目の検証データ、すなわちメモリ群１５内のデータを使用する。以下、上述した場合と同様に、メモリ群１５から順次テストデータを読み出し、波形生成、タイミング調整を行って、被試験回路１であるＦＰＧＡの検証を行う。その検証結果は、検証データとして再びメモリ群１５に格納されることになる。
【００４４】
その後は、ＰＣ３がメモリ群１５から検証データを読み取って、これを予め設定された期待値ファイルと比較し、これらの相違点を明確にすることで、被試験回路１であるＦＰＧＡの機能を検証する。このとき、ＰＣ３では、機能検証の結果に対する判断の容易化を図るべく、検証データに画像処理を施した後に、これをディスプレイ６にて０，１パターンあるいは画像として表示することが望ましい。
【００４５】
以上のように、本実施形態で説明した回路検証装置１０によれば、被試験回路１，２にテスト信号を与えるのにあたって、波形生成回路２２がレジスタ群２１内のピンコンフィグデータに応じた波形のテスト信号を生成するとともに、タイミング調整回路２３がそのテスト信号を与えるタイミングをレジスタ群２１内のピンコンフィグデータに応じたタイミングとなるように調整する。したがって、レジスタ群２１内の情報を適宜設定することによって、被試験回路１，２へのテスト信号を、その被試験回路１，２が実際に使用される環境に近い状態の波形やタイミングで与えることが可能となる。すなわち、様々な動作条件での機能検証に柔軟に対応し得るものとなり、動作条件（動作周波数、入力タイミング、温度、湿度等）によって誤動作が生じてしまう可能性があるか否かについても的確に検証することが可能となることから、非常に信頼性の高い機能検証を実現し得ると言える。
【００４６】
しかも、本実施形態で説明した回路検証装置１０では、レジスタ群２１内のピンコンフィグデータが書き替え可能であるため、被試験回路１，２が替わっても、その被試験回路１，２に合わせてレジスタ群２１内のピンコンフィグデータを設定することが可能である。したがって、従来のようにブレッドボードを製作して機能検証を行う場合やＬＳＩテスターを用いて機能検証を行う場合に比べて、対応し得る被試験回路１，２についての汎用性という点で非常に好適なものであると言える。
【００４７】
つまり、本実施形態で説明した回路検証装置１０を用いて被試験回路１，２の機能検証を行えば、例えば被試験回路１，２毎の専用ブレッドボードを製作することなしに、その機能の検証を容易に実現することができ、さらには機能検証を実施するための準備およびデバッグ時間を大幅に削減できる。また、実際に使用される環境に近い状態の波形やタイミングでの検証を行うため、被試験回路１，２を用いてシステムを構成した場合に１００％動作する可能性がより高くなる。
【００４８】
また、本実施形態で説明した回路検証装置１０によれば、テスト信号の生成の基になるテストデータをＰＣ３から受け取るためのインターフェイスデバイス１３と、そのインターフェイスデバイス１３で受け取ったテストデータを保持記憶するメモリ群１５とを備えていることから、そのテストデータをメモリ群１５に一時的に保持しておくことが可能となる。すなわち、回路検証装置１０とＰＣ３との間の通信環境に依らずに、そのテストデータを用いて被試験回路１，２の機能検証を行うことができ、これによりその機能検証の信頼性（精度）向上が期待できると言える。
【００４９】
また、本実施形態で説明した回路検証装置１０によれば、波形生成回路２２およびタイミング調整回路２３が動作するためのクロック信号を与えるクロック生成回路としてＰＬＬ１６を備えており、そのＰＬＬ１６を用いてクロック周波数を上げていることから、被試験回路１，２の入力タイミングの仕様に近いテスト信号を生成して機能検証をすることが可能となる。すなわち、実機の同様の周波数での動作確認が可能となり、機能検証の信頼性向上という点で非常に好適である。
【００５０】
また、本実施形態で説明した回路検証装置１０は、ＦＰＧＡ２０がプログラマブルであり、レジスタ群２１内に格納されたピンコンフィグデータの書き替えをＰＣ３から行い得るように構成されている。したがって、被試験回路１，２の仕様（ピン数、入力タイミング等）の変更に容易に対応可能となっている。さらに、被試験回路１がプログラマブルなデバイスであった場合であっても、検証の過程でＰＣ３から当該被試験回路１に再プログラム（回路機能のダウンロード）することができるため、メモリ群１５に格納されている検証データを新たなテストデータとして使用して検証を続行することも可能である。さらにまた、ＰＣ３からプログラミングすることにより、プログラムＲＯＭ等の存在が不要となり、回路検証装置１０を含むシステム全体の電源ＯＮ／ＯＦＦや、プログラムＲＯＭ等へのＲＯＭライターでのデータ書き込み時間等が必要ないため、結果として機能検証に要する時間が短縮されることになる。
【００５１】
また、本実施形態で説明した回路検証装置１０は、被試験回路１，２から得られた検証結果を、ＰＣ３での画像処理後にディスプレイ６で表示し得るように構成されている。したがって、検証の結果を例えば０，１パターンや波形等で表示することが可能となり、それを見た人間による評価が非常に容易となる。すなわち、ＰＣ３にて検証の結果と期待値データとを比較することが非常に容易となる。さらには、検証の結果が大容量の画像データである場合であっても、その画像データを一度に画像表示させることにより、視覚的に確認させることが可能になる。
【００５２】
なお、上述した実施形態で説明した回路検証装置１０は、本発明を実施した一具体例に過ぎず、本発明がこれに限定されるものではないことは勿論である。ここで、本発明に係る回路検証装置の他の具体例について簡単に説明する。
【００５３】
図６は、本発明に係る回路検証装置の他の例の概略構成を示すブロック図である。図例のように、ここで説明する回路検証装置１０′は、複数のＦＰＧＡ２０ａ，２０ｂを有しているとともに、データ格納用のメモリ群として各ＦＰＧＡ２０ａ，２０ｂの内蔵メモリを使用しているものである。このように、ＦＰＧＡ２０ａ，２０ｂは、被試験回路１，２にテストデータをドライブするためのものと、被試験回路１，２からの検証結果を受け取るためのもの等の如く、複数のデバイスに分割されたものであってもよい。各ＦＰＧＡ２０ａ，２０ｂは、それぞれ上述した実施形態の場合と同様に構成されているものとする。
【００５４】
このように構成された回路検証装置１０′であっても、上述した実施形態の場合と全く同様に、非常に信頼性の高い機能検証を実現することができ、しかも対応し得る被試験回路１，２についての汎用性という点で非常に好適なものであると言える。また、各ＦＰＧＡ２０ａ，２０ｂの内蔵メモリを使用することで、外部にメモリデバイスを持つ必要もなくなる。
【００５５】
また、ここで説明する回路検証装置１０′では、外部装置としてＬＳＩテスター７が接続されている。すなわち、外部装置としては、ＰＣではなく、ＬＳＩテスター７を用いることも考えられる。このようにＬＳＩテスター７を使用する場合、インターフェイスデバイスは必要なくスルーでもよい。さらに、ドライブ側のＦＰＧＡ２０ａを構成する時点でピン毎の回路データを例えばＲＯＭ１７に予め入れておけば、レジスタ群にピン毎の情報をダウンロードして格納する手順が不要になる。その上、被試験回路１，２における一般信号全ピンをレジスタ群内の情報を基に制御することが可能であるため、例えばＬＳＩテスター７の有するピン数が被試験回路１，２の一般信号より少ない場合であっても、高い検出率を有するテストデータでの検証が可能となる。
【００５６】
【発明の効果】
以上に説明したように、本発明に係る回路検証装置は、被試験回路の機能の検証に必要なテスト信号の生成をプログラマブルデバイスが行うようになっているので、対応し得る被試験回路についての汎用性を確保しつつ、様々な動作条件での機能検証に柔軟に対応することが可能となる。したがって、検証漏れ等が生じることなく、被試験回路の機能検証を容易かつ的確に行うことのでき、しかも機能検証に要する時間やデバッグ時間等の削減可能となることも期待できる。
【図面の簡単な説明】
【図１】本発明に係る回路検証装置の一例の概略構成を示すブロック図である。
【図２】図１の回路検証装置を用いて行う機能検証の手順の概要を示すフローチャートである。
【図３】図１の回路検証装置のレジスタ群内に格納されるピンコンフィグデータの一具体例を示す説明図である。
【図４】図１の回路検証装置が生成するテスト信号の一具体例を示すタイミングチャートである。
【図５】図１の回路検証装置がテスト信号のタイミング調整を行うために有する回路構成の一例を示すブロック図である。
【図６】本発明に係る回路検証装置の他の例の概略構成を示すブロック図である。
【図７】従来例の概要を示す模式図である。
【符号の説明】
１，２…被試験回路、３…ＰＣ、６…ディスプレイ、７…ＬＳＩテスター、１０，１０′…回路検証装置、１１…ソケット、１２…コネクタ、１３…インターフェイスデバイス、１４，１５…メモリ群、１６…ＰＬＬ、１７…ＲＯＭ、２０，２０ａ，２０ｂ…ＦＰＧＡ、２１…レジスタ群、２２…波形生成回路、２３…タイミング調整回路、２４…メモリコントローラ、２５…ローダ
【発明の属する技術分野】
本発明は、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）やＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）やＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）等の電子回路デバイスまたはこれらのデバイスを搭載した電子回路基板（以下、これらを「被試験回路」と総称する）について、実動作周波数での動作確認、タイミング特性の確認、あるいはスタック故障等の故障判定や故障解析を行って、当該被試験回路の機能を検証するための回路検証装置に関する。
【０００２】
【従来の技術】
電子回路設計においては、設計した回路についての機能検証（動作確認や故障解析等）を行うことが一般的である。機能検証は、例えばコンピュータ上のシミュレーションで行われる。ただし、近年では、設計する回路が大規模化および複雑化する傾向にある。そのため、例えばコンピュータ上のシミュレーションでは、機能検証に多くの時間を要してしまい、また全ての動作パターンについて検証することが困難であり、結果として検証漏れという問題が発生するおそれがある。
【０００３】
これらの問題に対処するために、回路の機能検証にあたっては、ＬＳＩモジュール単体ではなく、複数のＬＳＩモジュールや他の機器等を組み合わせたシステムレベルで動作させて、実際に使用する環境に近い状態で検証を行う手法が採られることがある。このような機能検証には、例えばブレッドボードが用いられる。ブレッドボードとは、設計した回路（被試験回路）を実装したものであり、被試験回路に与える入力信号を外部回路で発生させて印可するとともに、その被試験回路からの出力信号を外部回路や測定器に接続することで、その被試験回路の動作結果の評価を行うことを可能にするものである。
【０００４】
また、ＬＳＩモジュールとして形成される回路については、いわゆるＬＳＩテスターを用いて機能検証が行われることもある。すなわち、例えば図７に示すように、被試験回路であるＬＳＩモジュール１００に対して、フォーマットされたタイミングでテストパターン信号を印加し、その結果出力される信号値を期待値と照合することで、その被試験回路に故障等があるか否かを検証するといったことも行われる。このとき、通常は、外部装置となるＰＣ（Ｐｅｒｓｏｎａｌ Ｃｏｍｐｕｔｅｒ）１０１から、被試験回路の実動作周波数でのテストを実施するために必要となる条件を、ＬＳＩモジュール１００およびＬＳＩテスター１０２に対して与えるようになっている。
【０００５】
【発明が解決しようとする課題】
しかしながら、上述した従来における被試験回路の機能検証では、以下に述べるような問題が生じてしまうおそれがある。
【０００６】
例えばブレッドボードを用いて機能検証を行う場合には、被試験回路またはこれと同等の回路構成を実装したブレッドボードの製作が必要となるが、そのブレッドボードの製作に多くの時間と費用が掛かってしまう。さらに、一度製作したブレッドボードは、実装されている回路構成の変更が非常に困難であり、他回路への転用時にも時間と費用を多く費やしてしまうことから、対応し得る被試験回路についての汎用性という点で難がある。
【０００７】
また、例えばＬＳＩテスターを用いて機能検証を行う場合には、近年のＬＳＩモジュールの多ピン化に伴って、それをテストするＬＳＩテスターのピン数も増やさなければならない。ところが、ＬＳＩテスターの最大ピン数を被試験回路であるＬＳＩモジュールのピン数が超えてしまった場合には、ＬＳＩテスター自体の交換やそのピン数増設のためのＩ／Ｏボードの附設等が必要となり、そのために膨大な費用等が必要になってしまう。すなわち、ＬＳＩテスターを用いた場合にも、対応し得る被試験回路についての汎用性という点で難があると言える。
【０００８】
その一方で、被試験回路が実際に使用する環境に近い状態で検証を行わなければ、その被試験回路が論理的に問題のない回路であっても、動作条件（動作周波数、入力タイミング、温度、湿度等）によっては誤動作してしまう可能性もある。すなわち、対応し得る被試験回路についての汎用性を確保する場合であっても、機能検証の信頼性向上を図る上では、様々な動作条件での機能検証に柔軟に対応し得るものでなければならない。
【０００９】
そこで、本発明は、対応し得る被試験回路についての汎用性を確保しつつ、様々な動作条件での機能検証に柔軟に対応することを可能にし、これにより検証漏れ等が生じることなく被試験回路の機能検証を容易かつ的確に行うことのできる回路検証装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】
本発明は、上記目的を達成するために案出された回路検証装置で、被試験回路が接続される回路脱着部と、前記脱着部に接続された被試験回路の機能の検証に必要なテスト信号を生成して当該被試験回路に与えるプログラマブルデバイスとを具備するとともに、前記プログラマブルデバイスは、前記脱着部に接続される被試験回路の仕様に関する情報を格納し、かつ、当該情報を書き替え可能に構成されたレジスタ群と、前記レジスタ群が格納している情報に応じた波形のテスト信号を生成する波形生成回路と、前記波形生成回路が生成したテスト信号を前記レジスタ群が格納している情報に応じたタイミングで前記脱着部に接続された被試験回路に与えるタイミング調整回路とを有していることを特徴とするものである。
【００１１】
上記構成の回路検証装置では、回路脱着部に被試験回路が接続される。被試験回路としては、ＤＳＰ，ＡＳＩＣ、ＦＰＧＡ等のＬＳＩモジュール状のデバイス単体や、これらのデバイスを搭載した電子回路基板等が考えられる。
そして、脱着部に接続された被試験回路に対しては、プログラマブルデバイスがその被試験回路の機能の検証に必要なテスト信号を生成して当該被試験回路に与える。プログラマブルデバイスは、例えばＦＰＧＡやＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）等に代表される再書き込み可能なデバイスが挙げられる。ところで、このプログラマブルデバイスでは、被試験回路にテスト信号を与えるのにあたって、波形生成回路がレジスタ群内の情報に応じた波形のテスト信号を生成するとともに、タイミング調整回路がそのテスト信号を与えるタイミングをレジスタ群内の情報に応じたタイミングとなるように調整する。したがって、レジスタ群内の情報を適宜設定することによって、被試験回路へのテスト信号を、その被試験回路が実際に使用される環境に近い状態の波形やタイミングで与えることが可能となる。しかも、レジスタ群内の情報は書き替え可能であるため、回路脱着部に接続される被試験回路が替わっても、その被試験回路に合わせてレジスタ群内の情報を設定することが可能である。
【００１２】
【発明の実施の形態】
以下、図面に基づき本発明に係る回路検証装置について説明する。
【００１３】
先ず、回路検証装置の概略構成について説明する。図１は、本発明に係る回路検証装置の一例の概略構成を示すブロック図である。ここで説明する回路検証装置１０は、ＤＳＰ，ＡＳＩＣ、ＦＰＧＡ等のＬＳＩモジュール状のデバイス１の単体、あるいはこれらのデバイスを搭載した電子回路基板２等といった被試験回路について、実動作周波数での動作確認、タイミング特性の確認、あるいはスタック故障等の故障判定や故障解析を行って、その被試験回路１，２の機能を検証するためのものである。そのために、回路検証装置１０では、被試験回路１が接続されるソケット１１および被試験回路２が接続されるコネクタ１２との両方またはいずれか一方を、被試験回路１，２が接続される回路脱着部として備えている。なお、ソケット１１については、近年ＬＳＩモジュールとしてはＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）タイプのものが広く普及していることを鑑み、ボールピッチを統一した最大ピン数に対応したものを搭載し、これにより被試験回路１のピン数変化にも柔軟に対応可能となっているものとする。
【００１４】
また、回路検証装置１０は、被試験回路１，２の機能検証のために、この回路検証装置１０の外部装置（上位装置）として機能するＰＣ３と接続した状態で用いられる。そのために、回路検証装置１０では、インターフェイスデバイス１３を備えている。このインターフェイスデバイス１３としては、例えばＰＣＩ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ）バスやＩＳＡ（Ｉｎｄｕｓｔｒｙ Ｓｔａｎｄａｒｄ Ａｒｃｈｉｔｅｃｔｕｒｅ）バス等の拡張バスを用いることが考えられる。
【００１５】
ところで、インターフェイスデバイス１３に接続するＰＣ３は、回路検証装置１０に対して被試験回路１，２の機能検証の開始指示や各種制御等を行う機能を有したものである。そのために、ＰＣ３内には、被試験回路１，２の仕様に関する情報（以下「回路データ」という）と、被試験回路１，２に対して行うべき機能検証の内容に関する情報（以下「テストデータ」という）とが、所定の記憶領域４，５内に予め格納されている。このうち、回路データには、少なくとも、被試験回路１，２の接続ピン毎のピン属性、ピン位置、ピン数、信号の入力タイミング、入力信号のフォーマット（波形）等に関する情報（以下、これらの情報を「ピンコンフィグデータ」と総称する）が含まれているものとする。なお、これらの回路データおよびテストデータは、ＰＣ３の入力手段から任意に設定して各記憶領域４，５へ格納することが可能である。
【００１６】
さらに、ＰＣ３では、被試験回路１，２の機能検証の結果を回路検証装置１０から受け取って画像表示するディスプレイ６を備えるとともに、そのディスプレイ６での画像表示に必要となる画像処理を行う機能をも備えている。
【００１７】
また、回路検証装置１０では、ソケット１１、コネクタ１２およびインターフェイスデバイス１３の他に、メモリ群１４，１５と、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋ Ｌｏｏｐ）１６と、ＦＰＧＡ２０とを備えている。
【００１８】
メモリ群１４は、ＰＣ３からインターフェイスデバイス１３を介して受け取ったテストデータを一時的に格納するものである。一方、メモリ群１５は、被試験回路１，２からの検証結果を一時的に格納するためのものである。なお、これらのメモリ群１４，１５は、それぞれが個別に設けられたものであっても、同一メモリ内の記憶領域を区分けすることで実現されたものであってもよい。例えば、デュアルポートＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を用いた場合には、読み出しと書き込みを同時に行えるため、メモリ群１４，１５を同一のメモリ装置によって構成することが可能となる。また、必ずしもＦＰＧＡ２０と別体である必要はなく、ＦＰＧＡ２０内のメモリ（ただし不図示）を利用するようにしても構わない。
【００１９】
また、ＰＬＬ１６は、ＦＰＧＡ２０が動作するためのクロック信号、特に後述する波形生成回路２２およびタイミング調整回路２３が動作するためのクロック信号を生成して、これをそのＦＰＧＡ２０に与えるものである。ただし、ＰＬＬ１６が生成するクロック信号は、その周波数がＰＣ３におけるクロック周波数、または被試験回路１，２に与える信号周波数よりも高いものとする。なお、ＰＬＬ１６は、ＦＰＧＡ２０に内蔵されたものであっても、あるいは外付けのものであっても、どちらでもよい。
【００２０】
ＦＰＧＡ２０は、内部論理をプログラミングすることが可能な、すなわち再書き込みが可能なプログラマブルデバイスである。ただし、再書き込みが可能であれば、必ずしもＦＰＧＡである必要はなく、例えばＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ
Ｄｅｖｉｃｅ）であっても構わない。
【００２１】
ここで、このＦＰＧＡ２０について、さらに詳しく説明する。ＦＰＧＡ２０は、少なくとも、レジスタ群２１と、波形生成回路２２と、タイミング調整回路２３と、メモリコントローラ２４と、ローダ２５とを有している。
【００２２】
レジスタ群２１は、ＰＣ３からインターフェイスデバイス１３を介して受け取った回路データ、特にそのうちのピンコンフィグデータを格納するものである。そして、レジスタ群２１では、その格納データを書き替え可能に構成されている。
【００２３】
波形生成回路２２は、ＰＣ３からのテストデータに従いつつ、レジスタ群２１が格納しているピンコンフィグデータに応じた波形のテスト信号を生成するものである。ピンコンフィグデータに応じた波形としては、被試験回路１，２の各ピン毎のフォーマットに対応するＲＺ（Ｒｅｔｕｒｎ ｔｏ Ｚｅｒｏ）波形、Ｒ１（Ｒｅｔｕｒｎ ｔｏ Ｏｎｅ）波形、ＮＲＴＺ（Ｎｏｎ Ｒｅｔｕｒｎ ｔｏ Ｚｅｒｏ）等が挙げられる。
【００２４】
タイミング調整回路２３は、波形生成回路２２が生成したテスト信号を、レジスタ群２１が格納しているピンコンフィグデータに応じたタイミングで、被試験回路１，２に与えるためのものである。すなわち、タイミング調整回路２３は、例えば各ピン毎の数ｎｓ単位の遅延情報に応じて、波形生成回路２２からのテスト信号の印加タイミングを調整するものである。
【００２５】
メモリコントローラ２４は、メモリ群１４，１５との間のデータのやり取りを管理するものである。
そして、ローダ２５は、インターフェイスデバイス１３を介したＰＣ３との間のデータのやり取り（例えば、ＰＣ３からのデータのダウンロード）を管理するものである。
【００２６】
次に、以上のように構成された回路検証装置１０を用いて、被試験回路１，２の機能検証を行う場合の手順について説明する。図２は、機能検証の手順の概要を示すフローチャートである。なお、ここでは、ＬＳＩモジュール状の被試験回路１がソケット１１に接続されているときに、その被試験回路１について機能検証を行う場合を例に挙げて説明する。
【００２７】
被試験回路１についての機能検証にあたっては、先ず、検証対象である被試験回路１についての回路データを、ＰＣ３から回路検証装置１０へダウンロードしておく。これにより、回路検証装置１０では、そのＦＰＧＡ２０のレジスタ群２１に、検証対象である被試験回路１についての各ピン毎のピンコンフィグデータ（ピン属性、ピン位置、ピン数、入力タイミング等）が格納されることになる（ステップ１、以下ステップを「Ｓ」と略す）。また、ＰＣ３からはテストデータもダウンロードして、これをメモリ群１４内に順次格納する（Ｓ２）。つまり、テストデータの流れは、ＰＣ３の記憶領域４からインターフェイスデバイス１３およびＦＰＧＡ２０を通じて順次メモリ群１４内に格納されることになる。
【００２８】
その後、ＰＣ３からインターフェイスデバイス１３に対してテストスタートの通知があると（Ｓ３）、回路検証装置１０は、ソケット１１またはコネクタ１２に接続されている被試験回路１についての検証をスタートする。具体的には、ＦＰＧＡ２０がテストデータ格納済のメモリ群１４からそのテストデータの読み出しを開始する。このとき、メモリ群１４からは、被試験回路１の入力ピン数分を１クロックで同時に読み出す。この読み出されたテストデータは、詳細を後述するように、ＦＰＧＡ２０において、波形生成回路２２でレジスタ群２１内のピンコンフィグデータに応じて各ピン毎の波形に整形され、タイミング調整回路２３で同ピンコンフィグデータに応じてタイミングが微調整された後に、被試験回路１に印可される（Ｓ４）。
【００２９】
これにより、被試験回路１からは、実動作周波数での動作結果、タイミング特性の確認のための動作結果、あるいはスタック故障等の故障判定や故障解析のための動作結果、すなわち機能検証結果が得られるので、回路検証装置１０では、その被試験回路１からの検証結果のデータ（以下「検証データ」という）をメモリ群１５内に順次格納しておく（Ｓ５）。そして、このような処理を、メモリ群１４内の全てのテストデータについての印加が終了するまで繰り返す（Ｓ４〜Ｓ６）。
【００３０】
その後、ＦＰＧＡ２０は、被試験回路１に対する機能検証の内容として、ＰＣ３からいわゆる繰り返しモードが設定されているか否かを判断する（Ｓ７）。ここで、繰り返しモードとは、例えばある条件（動作状態や仕様等）での機能検証が終了した後に、その被試験回路１について、他の条件での機能検証を行うことをいう。そして、繰り返しモードが設定されていない場合、すなわち被試験回路１についての回路データを再ダウンロードして検証するモードでない場合には（Ｓ９）、ＰＣ３がメモリ群１５から検証データを読み込み、その結果を確認して処理を終了する（Ｓ１３）。
【００３１】
一方、繰り返しモードが設定されている場合には、ＰＣ３から繰り返しモードの終了通知が来るまでは（Ｓ８）、同一のテストデータを繰り返して被試験回路１に印可し続ける（Ｓ４〜Ｓ８）。そして、終了通知が来たら（Ｓ８）、本ルーチンの処理を終了し、次に被試験回路１に対し他の条件で検証を続けるかの判定を行う（Ｓ９）。このように、繰り返しモードが設定されていた場合には、テストデータ印可を繰り返し終了通知が来るまで続けるため、繰り返しテストが可能になり、ＰＣ３のディスプレイ６（またはオシロスコープ等）での検証結果の確認が非常に容易になる。
【００３２】
このような繰り返しモードにおいて、被試験回路１に対し他の条件で検証を行う場合には、その条件変更を行う。このとき、例えば被試験回路１がＦＰＧＡであり、条件変更としてその内部論理の変更を伴う場合には、その被試験回路１に対し必要なデータをＰＣ３からダウンロードする（Ｓ１０）。そして、回路検証装置１０のＦＰＧＡ２０は、ＰＣ３からの指示に従い、テストデータの選択（ＰＣ３からメモリ群１４に格納済のテストデータか、被試験回路１から得られたメモリ群１５内の検証データを新たなテストデータとして用いるか、新たにＰＣ３から送信されてくるテストデータか）を行った後に（Ｓ１１〜Ｓ１２）、再度メモリ群１５からテストデータを読み込み、被試験回路１へのテストデータの印可を開始する（Ｓ４）。また、このときに、ＦＰＧＡ２０自身についても再ダウンロードが必要な場合は、被試験回路１についてのダウンロードの前または後に、必要な回路データ等をダウンロードしてデータ変更を行う。
【００３３】
そして、全ての検証が終了すると、回路検証装置１０からは、メモリ群１５内の検証データがＰＣ３へ送られる。これにより、ＰＣ３では、検証データについてのデータ比較および表示を通じて、その被試験回路１に対する検証結果を確認することが可能となる（Ｓ１３）。
【００３４】
次に、以上のような機能検証の手順において、被試験回路１に対するデータ印可の処理動作（図２におけるＳ４）について、具体例を挙げてさらに詳しく説明する。ここでは、検証モード（シーケンス）として、ＰＣ３に用意されたテストデータを全て印可して検証データをメモリ群１５に取り込んだ後、被試験回路１であるＦＰＧＡに別論理を再ダウンロードして、既に得られている検証データをテストデータとして印可し、その検証データをメモリ群１５に格納して、これについて比較および表示を行う場合を例に挙げる。
【００３５】
このような検証モードを行うにあたっては、事前にＰＣ３でテストデータ、検証モード等の設定を行っておけばよい。すなわち、例えば検証モードとして、被試験回路１であるＦＰＧＡの論理データを一回目検証終了時点で再ロードし、二回目の論理についての検証には一回目で得られた検証データをテストデータとして利用するように設定する。このとき、回路検証装置１０のＦＰＧＡ２０に対しては、一回目および二回目のそれぞれの被試験回路１に対応した回路データをダウンロードし、ピンコンフィグデータをレジスタ群２１内に格納しておくことが必要である。
【００３６】
図３は、ピンコンフィグデータの一具体例を示す説明図である。レジスタ群２１内には、例えば図３（ａ）に示すような形式で、ピンコンフィグデータが格納される。すなわち、レジスタ群２１内の第１エッジ部には“０１”、第２エッジ部には“１１”、タイミング調整部には“０１”、フォーマット部には“００”といった具合にピンコンフィグデータが格納される。
【００３７】
このうち、第１エッジ部および第２エッジ部は、波形生成回路２２が生成するテスト信号の波形の立ち上がりおよび立ち下がりを特定するためのものである。例えば、第１エッジ部が“０１”ということは、０→１番目のエッジで信号が立ち上がるという意味である。第２エッジ部も同様に考え０→１→２→３番目のエッジで信号が立ち下がるという意味である。したがって、ＰＰ波形のフォーマットを持つ１ピンを例にとると、波形生成回路２２が動作するクロック周波数（ＰＬＬ１６によるクロック周波数）が２００ＭＨｚで、被試験回路１であるＦＰＧＡの動作周波数が４０ＭＨｚで、テストデータが“１”の場合であれば、波形生成回路２２は、そのピンコンフィグデータに応じて、図３（ｂ）に示すように、サイクルの始めから５ｎｓで立ち上がり、１５ｎｓのところで立ち下がる波形のテスト信号を生成することになる。なお、テストデータが“０”の場合には、生成されるテスト信号は、ローレベルのままの波形となる。
【００３８】
また、ピンコンフィグデータのうちのフォーマット部は、生成されるテスト信号の波形パターンを特定するためのものである。例えば、フォーマット部が“００”ということは、図３（ｃ）に示すように、生成されるテスト信号の波形パターンがＰＰ波形であるという意味である（例えば、“００”はＰＰ波形、“０１”はＮＰ波形、“１０”“１１”はＮＲＴＺ波形といった具合）。
【００３９】
さらに、ピンコンフィグデータのうちのタイミング調整部は、生成されるテスト信号の印加タイミング（遅延時間）を特定するためのものである。例えば、タイミング調整部が“０１”ということは、これに応じた分だけタイミング調整回路２３が印加タイミングを遅らせるという意味である。
【００４０】
図４は、テスト信号の一具体例を示すタイミングチャートである。以上のようなピンコンフィグデータに応じて、波形生成回路２２がテスト信号を生成し、タイミング調整回路２３がタイミング調整を行うと、図４に示すような波形パターンおよび印加タイミングのテスト信号が、被試験回路１であるＦＰＧＡに与えられることになる。
【００４１】
図５は、テスト信号のタイミング調整を行うための回路構成の一例を示すブロック図である。タイミング調整回路２３がタイミング調整を行うのにあたっては、図５に示すような回路構成を利用することが考えられる。すなわち、互いに遅延時間の異なる遅延素子２３ａ〜２３ｃを複数備えておき、そのうちのいずれかの出力をセレクタ２３ｄで選択することにより、ピンコンフィグデータのタイミング調整部に応じた分だけのタイミング調整を可能とする。
【００４２】
ピンコンフィグデータのレジスタ群２１内への格納は、次いで、メモリコントローラ２４を通じてメモリ群１４内にＰＣ３からのテストデータを格納し、その後検証が開始される。詳しくは、ＦＰＧＡ２０では、メモリ群１４から入力ピン数分のテストデータを１クロックで順次取り出して、波形生成回路２２でピン毎ＰＰ、ＮＰまたはＮＲＴＺのいずれかの波形のテスト信号に変換し、タイミング調整回路２３に渡す。ここで、例えばピンコンフィグデータにおけるタイミング調整部の内容が“０１”と設定されていれば、タイミング調整回路２３では、波形生成回路２２空のテスト信号を、遅延素子２３ａを通過させた後に、被試験回路１であるＦＰＧＡに印可する。
【００４３】
そして、メモリ群１４に格納されているテストデータが全て読み出されてテスト信号として被試験回路１であるＦＰＧＡに印可されると、その検証結果である検証データがメモリ群１５に格納される。その後、検証モードとして繰り返しモードが設定されているので、ＦＰＧＡ２０では、ローダ２５を通じてＰＣ３から１回目とは別の回路データを再ロードする。このとき、テストデータは、１回目の検証データ、すなわちメモリ群１５内のデータを使用する。以下、上述した場合と同様に、メモリ群１５から順次テストデータを読み出し、波形生成、タイミング調整を行って、被試験回路１であるＦＰＧＡの検証を行う。その検証結果は、検証データとして再びメモリ群１５に格納されることになる。
【００４４】
その後は、ＰＣ３がメモリ群１５から検証データを読み取って、これを予め設定された期待値ファイルと比較し、これらの相違点を明確にすることで、被試験回路１であるＦＰＧＡの機能を検証する。このとき、ＰＣ３では、機能検証の結果に対する判断の容易化を図るべく、検証データに画像処理を施した後に、これをディスプレイ６にて０，１パターンあるいは画像として表示することが望ましい。
【００４５】
以上のように、本実施形態で説明した回路検証装置１０によれば、被試験回路１，２にテスト信号を与えるのにあたって、波形生成回路２２がレジスタ群２１内のピンコンフィグデータに応じた波形のテスト信号を生成するとともに、タイミング調整回路２３がそのテスト信号を与えるタイミングをレジスタ群２１内のピンコンフィグデータに応じたタイミングとなるように調整する。したがって、レジスタ群２１内の情報を適宜設定することによって、被試験回路１，２へのテスト信号を、その被試験回路１，２が実際に使用される環境に近い状態の波形やタイミングで与えることが可能となる。すなわち、様々な動作条件での機能検証に柔軟に対応し得るものとなり、動作条件（動作周波数、入力タイミング、温度、湿度等）によって誤動作が生じてしまう可能性があるか否かについても的確に検証することが可能となることから、非常に信頼性の高い機能検証を実現し得ると言える。
【００４６】
しかも、本実施形態で説明した回路検証装置１０では、レジスタ群２１内のピンコンフィグデータが書き替え可能であるため、被試験回路１，２が替わっても、その被試験回路１，２に合わせてレジスタ群２１内のピンコンフィグデータを設定することが可能である。したがって、従来のようにブレッドボードを製作して機能検証を行う場合やＬＳＩテスターを用いて機能検証を行う場合に比べて、対応し得る被試験回路１，２についての汎用性という点で非常に好適なものであると言える。
【００４７】
つまり、本実施形態で説明した回路検証装置１０を用いて被試験回路１，２の機能検証を行えば、例えば被試験回路１，２毎の専用ブレッドボードを製作することなしに、その機能の検証を容易に実現することができ、さらには機能検証を実施するための準備およびデバッグ時間を大幅に削減できる。また、実際に使用される環境に近い状態の波形やタイミングでの検証を行うため、被試験回路１，２を用いてシステムを構成した場合に１００％動作する可能性がより高くなる。
【００４８】
また、本実施形態で説明した回路検証装置１０によれば、テスト信号の生成の基になるテストデータをＰＣ３から受け取るためのインターフェイスデバイス１３と、そのインターフェイスデバイス１３で受け取ったテストデータを保持記憶するメモリ群１５とを備えていることから、そのテストデータをメモリ群１５に一時的に保持しておくことが可能となる。すなわち、回路検証装置１０とＰＣ３との間の通信環境に依らずに、そのテストデータを用いて被試験回路１，２の機能検証を行うことができ、これによりその機能検証の信頼性（精度）向上が期待できると言える。
【００４９】
また、本実施形態で説明した回路検証装置１０によれば、波形生成回路２２およびタイミング調整回路２３が動作するためのクロック信号を与えるクロック生成回路としてＰＬＬ１６を備えており、そのＰＬＬ１６を用いてクロック周波数を上げていることから、被試験回路１，２の入力タイミングの仕様に近いテスト信号を生成して機能検証をすることが可能となる。すなわち、実機の同様の周波数での動作確認が可能となり、機能検証の信頼性向上という点で非常に好適である。
【００５０】
また、本実施形態で説明した回路検証装置１０は、ＦＰＧＡ２０がプログラマブルであり、レジスタ群２１内に格納されたピンコンフィグデータの書き替えをＰＣ３から行い得るように構成されている。したがって、被試験回路１，２の仕様（ピン数、入力タイミング等）の変更に容易に対応可能となっている。さらに、被試験回路１がプログラマブルなデバイスであった場合であっても、検証の過程でＰＣ３から当該被試験回路１に再プログラム（回路機能のダウンロード）することができるため、メモリ群１５に格納されている検証データを新たなテストデータとして使用して検証を続行することも可能である。さらにまた、ＰＣ３からプログラミングすることにより、プログラムＲＯＭ等の存在が不要となり、回路検証装置１０を含むシステム全体の電源ＯＮ／ＯＦＦや、プログラムＲＯＭ等へのＲＯＭライターでのデータ書き込み時間等が必要ないため、結果として機能検証に要する時間が短縮されることになる。
【００５１】
また、本実施形態で説明した回路検証装置１０は、被試験回路１，２から得られた検証結果を、ＰＣ３での画像処理後にディスプレイ６で表示し得るように構成されている。したがって、検証の結果を例えば０，１パターンや波形等で表示することが可能となり、それを見た人間による評価が非常に容易となる。すなわち、ＰＣ３にて検証の結果と期待値データとを比較することが非常に容易となる。さらには、検証の結果が大容量の画像データである場合であっても、その画像データを一度に画像表示させることにより、視覚的に確認させることが可能になる。
【００５２】
なお、上述した実施形態で説明した回路検証装置１０は、本発明を実施した一具体例に過ぎず、本発明がこれに限定されるものではないことは勿論である。ここで、本発明に係る回路検証装置の他の具体例について簡単に説明する。
【００５３】
図６は、本発明に係る回路検証装置の他の例の概略構成を示すブロック図である。図例のように、ここで説明する回路検証装置１０′は、複数のＦＰＧＡ２０ａ，２０ｂを有しているとともに、データ格納用のメモリ群として各ＦＰＧＡ２０ａ，２０ｂの内蔵メモリを使用しているものである。このように、ＦＰＧＡ２０ａ，２０ｂは、被試験回路１，２にテストデータをドライブするためのものと、被試験回路１，２からの検証結果を受け取るためのもの等の如く、複数のデバイスに分割されたものであってもよい。各ＦＰＧＡ２０ａ，２０ｂは、それぞれ上述した実施形態の場合と同様に構成されているものとする。
【００５４】
このように構成された回路検証装置１０′であっても、上述した実施形態の場合と全く同様に、非常に信頼性の高い機能検証を実現することができ、しかも対応し得る被試験回路１，２についての汎用性という点で非常に好適なものであると言える。また、各ＦＰＧＡ２０ａ，２０ｂの内蔵メモリを使用することで、外部にメモリデバイスを持つ必要もなくなる。
【００５５】
また、ここで説明する回路検証装置１０′では、外部装置としてＬＳＩテスター７が接続されている。すなわち、外部装置としては、ＰＣではなく、ＬＳＩテスター７を用いることも考えられる。このようにＬＳＩテスター７を使用する場合、インターフェイスデバイスは必要なくスルーでもよい。さらに、ドライブ側のＦＰＧＡ２０ａを構成する時点でピン毎の回路データを例えばＲＯＭ１７に予め入れておけば、レジスタ群にピン毎の情報をダウンロードして格納する手順が不要になる。その上、被試験回路１，２における一般信号全ピンをレジスタ群内の情報を基に制御することが可能であるため、例えばＬＳＩテスター７の有するピン数が被試験回路１，２の一般信号より少ない場合であっても、高い検出率を有するテストデータでの検証が可能となる。
【００５６】
【発明の効果】
以上に説明したように、本発明に係る回路検証装置は、被試験回路の機能の検証に必要なテスト信号の生成をプログラマブルデバイスが行うようになっているので、対応し得る被試験回路についての汎用性を確保しつつ、様々な動作条件での機能検証に柔軟に対応することが可能となる。したがって、検証漏れ等が生じることなく、被試験回路の機能検証を容易かつ的確に行うことのでき、しかも機能検証に要する時間やデバッグ時間等の削減可能となることも期待できる。
【図面の簡単な説明】
【図１】本発明に係る回路検証装置の一例の概略構成を示すブロック図である。
【図２】図１の回路検証装置を用いて行う機能検証の手順の概要を示すフローチャートである。
【図３】図１の回路検証装置のレジスタ群内に格納されるピンコンフィグデータの一具体例を示す説明図である。
【図４】図１の回路検証装置が生成するテスト信号の一具体例を示すタイミングチャートである。
【図５】図１の回路検証装置がテスト信号のタイミング調整を行うために有する回路構成の一例を示すブロック図である。
【図６】本発明に係る回路検証装置の他の例の概略構成を示すブロック図である。
【図７】従来例の概要を示す模式図である。
【符号の説明】
１，２…被試験回路、３…ＰＣ、６…ディスプレイ、７…ＬＳＩテスター、１０，１０′…回路検証装置、１１…ソケット、１２…コネクタ、１３…インターフェイスデバイス、１４，１５…メモリ群、１６…ＰＬＬ、１７…ＲＯＭ、２０，２０ａ，２０ｂ…ＦＰＧＡ、２１…レジスタ群、２２…波形生成回路、２３…タイミング調整回路、２４…メモリコントローラ、２５…ローダ
Claims (5)
- 被試験回路が接続される回路脱着部と、
前記脱着部に接続された被試験回路の機能の検証に必要なテスト信号を生成して当該被試験回路に与えるプログラマブルデバイスとを具備するとともに、
前記プログラマブルデバイスは、
前記脱着部に接続される被試験回路の仕様に関する情報を格納し、かつ、当該情報を書き替え可能に構成されたレジスタ群と、
前記レジスタ群が格納している情報に応じた波形のテスト信号を生成する波形生成回路と、
前記波形生成回路が生成したテスト信号を前記レジスタ群が格納している情報に応じたタイミングで前記脱着部に接続された被試験回路に与えるタイミング調整回路とを有している
ことを特徴とする回路検証装置。 - 前記テスト信号の生成の基になるテストデータを外部装置から受け取るためのインタフェースデバイスと、
前記インタフェースデバイスで受け取ったテストデータを保持記憶するメモリ群と
を備えていることを特徴とする請求項１記載の回路検証装置。 - 前記波形生成回路および前記タイミング調整回路が動作するためのクロック信号を与えるクロック生成回路を備えるとともに、
前記クロック生成回路が生成するクロック信号は、その周波数が前記外部装置におけるクロック周波数よりも高い
ことを特徴とする請求項２記載の回路検証装置。 - 前記レジスタ群内に格納された情報の書き替えを前記外部装置から行い得るように構成されている
ことを特徴とする請求項２または３記載の回路検証装置。 - 前記脱着部に接続された被試験回路の機能の検証の結果を当該被試験回路から受け取って前記外部装置へ送出し、当該外部装置での画像処理を経た後に当該外部装置にて画像表示し得るように構成されている
ことを特徴とする請求項２または３記載の回路検証装置。
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