JP2004037278A - 回路検証装置 - Google Patents
回路検証装置 Download PDFInfo
- Publication number
- JP2004037278A JP2004037278A JP2002195370A JP2002195370A JP2004037278A JP 2004037278 A JP2004037278 A JP 2004037278A JP 2002195370 A JP2002195370 A JP 2002195370A JP 2002195370 A JP2002195370 A JP 2002195370A JP 2004037278 A JP2004037278 A JP 2004037278A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- test
- verification
- under test
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Tests Of Electronic Circuits (AREA)
Abstract
【課題】被試験回路の機能を検証するのにあたり、対応し得る被試験回路についての汎用性を確保しつつ、様々な動作条件での機能検証に柔軟に対応することを可能にし、これにより検証漏れ等が生じることなく被試験回路の機能検証を容易かつ的確に行えるようにする。
【解決手段】被試験回路1,2の機能を検証するための回路検証装置10を、その被試験回路1,2の仕様に関する情報を格納し、かつ、当該情報を書き替え可能に構成されたレジスタ群21と、前記レジスタ群21が格納している情報に応じた波形のテスト信号を生成する波形生成回路22と、前記波形生成回路22が生成したテスト信号を前記レジスタ群21が格納している情報に応じたタイミングで前記被試験回路1,2に与えるタイミング調整回路23とを有するように構成する。
【選択図】 図1
【解決手段】被試験回路1,2の機能を検証するための回路検証装置10を、その被試験回路1,2の仕様に関する情報を格納し、かつ、当該情報を書き替え可能に構成されたレジスタ群21と、前記レジスタ群21が格納している情報に応じた波形のテスト信号を生成する波形生成回路22と、前記波形生成回路22が生成したテスト信号を前記レジスタ群21が格納している情報に応じたタイミングで前記被試験回路1,2に与えるタイミング調整回路23とを有するように構成する。
【選択図】 図1
Description
【0001】
【発明の属する技術分野】
本発明は、DSP(Digital Signal Processor)やASIC(Application Specific Integrated Circuit)やFPGA(Field Programmable Gate Array)等の電子回路デバイスまたはこれらのデバイスを搭載した電子回路基板(以下、これらを「被試験回路」と総称する)について、実動作周波数での動作確認、タイミング特性の確認、あるいはスタック故障等の故障判定や故障解析を行って、当該被試験回路の機能を検証するための回路検証装置に関する。
【0002】
【従来の技術】
電子回路設計においては、設計した回路についての機能検証(動作確認や故障解析等)を行うことが一般的である。機能検証は、例えばコンピュータ上のシミュレーションで行われる。ただし、近年では、設計する回路が大規模化および複雑化する傾向にある。そのため、例えばコンピュータ上のシミュレーションでは、機能検証に多くの時間を要してしまい、また全ての動作パターンについて検証することが困難であり、結果として検証漏れという問題が発生するおそれがある。
【0003】
これらの問題に対処するために、回路の機能検証にあたっては、LSIモジュール単体ではなく、複数のLSIモジュールや他の機器等を組み合わせたシステムレベルで動作させて、実際に使用する環境に近い状態で検証を行う手法が採られることがある。このような機能検証には、例えばブレッドボードが用いられる。ブレッドボードとは、設計した回路(被試験回路)を実装したものであり、被試験回路に与える入力信号を外部回路で発生させて印可するとともに、その被試験回路からの出力信号を外部回路や測定器に接続することで、その被試験回路の動作結果の評価を行うことを可能にするものである。
【0004】
また、LSIモジュールとして形成される回路については、いわゆるLSIテスターを用いて機能検証が行われることもある。すなわち、例えば図7に示すように、被試験回路であるLSIモジュール100に対して、フォーマットされたタイミングでテストパターン信号を印加し、その結果出力される信号値を期待値と照合することで、その被試験回路に故障等があるか否かを検証するといったことも行われる。このとき、通常は、外部装置となるPC(Personal Computer)101から、被試験回路の実動作周波数でのテストを実施するために必要となる条件を、LSIモジュール100およびLSIテスター102に対して与えるようになっている。
【0005】
【発明が解決しようとする課題】
しかしながら、上述した従来における被試験回路の機能検証では、以下に述べるような問題が生じてしまうおそれがある。
【0006】
例えばブレッドボードを用いて機能検証を行う場合には、被試験回路またはこれと同等の回路構成を実装したブレッドボードの製作が必要となるが、そのブレッドボードの製作に多くの時間と費用が掛かってしまう。さらに、一度製作したブレッドボードは、実装されている回路構成の変更が非常に困難であり、他回路への転用時にも時間と費用を多く費やしてしまうことから、対応し得る被試験回路についての汎用性という点で難がある。
【0007】
また、例えばLSIテスターを用いて機能検証を行う場合には、近年のLSIモジュールの多ピン化に伴って、それをテストするLSIテスターのピン数も増やさなければならない。ところが、LSIテスターの最大ピン数を被試験回路であるLSIモジュールのピン数が超えてしまった場合には、LSIテスター自体の交換やそのピン数増設のためのI/Oボードの附設等が必要となり、そのために膨大な費用等が必要になってしまう。すなわち、LSIテスターを用いた場合にも、対応し得る被試験回路についての汎用性という点で難があると言える。
【0008】
その一方で、被試験回路が実際に使用する環境に近い状態で検証を行わなければ、その被試験回路が論理的に問題のない回路であっても、動作条件(動作周波数、入力タイミング、温度、湿度等)によっては誤動作してしまう可能性もある。すなわち、対応し得る被試験回路についての汎用性を確保する場合であっても、機能検証の信頼性向上を図る上では、様々な動作条件での機能検証に柔軟に対応し得るものでなければならない。
【0009】
そこで、本発明は、対応し得る被試験回路についての汎用性を確保しつつ、様々な動作条件での機能検証に柔軟に対応することを可能にし、これにより検証漏れ等が生じることなく被試験回路の機能検証を容易かつ的確に行うことのできる回路検証装置を提供することを目的とする。
【0010】
【課題を解決するための手段】
本発明は、上記目的を達成するために案出された回路検証装置で、被試験回路が接続される回路脱着部と、前記脱着部に接続された被試験回路の機能の検証に必要なテスト信号を生成して当該被試験回路に与えるプログラマブルデバイスとを具備するとともに、前記プログラマブルデバイスは、前記脱着部に接続される被試験回路の仕様に関する情報を格納し、かつ、当該情報を書き替え可能に構成されたレジスタ群と、前記レジスタ群が格納している情報に応じた波形のテスト信号を生成する波形生成回路と、前記波形生成回路が生成したテスト信号を前記レジスタ群が格納している情報に応じたタイミングで前記脱着部に接続された被試験回路に与えるタイミング調整回路とを有していることを特徴とするものである。
【0011】
上記構成の回路検証装置では、回路脱着部に被試験回路が接続される。被試験回路としては、DSP,ASIC、FPGA等のLSIモジュール状のデバイス単体や、これらのデバイスを搭載した電子回路基板等が考えられる。
そして、脱着部に接続された被試験回路に対しては、プログラマブルデバイスがその被試験回路の機能の検証に必要なテスト信号を生成して当該被試験回路に与える。プログラマブルデバイスは、例えばFPGAやPLD(Programmable Logic Device)等に代表される再書き込み可能なデバイスが挙げられる。ところで、このプログラマブルデバイスでは、被試験回路にテスト信号を与えるのにあたって、波形生成回路がレジスタ群内の情報に応じた波形のテスト信号を生成するとともに、タイミング調整回路がそのテスト信号を与えるタイミングをレジスタ群内の情報に応じたタイミングとなるように調整する。したがって、レジスタ群内の情報を適宜設定することによって、被試験回路へのテスト信号を、その被試験回路が実際に使用される環境に近い状態の波形やタイミングで与えることが可能となる。しかも、レジスタ群内の情報は書き替え可能であるため、回路脱着部に接続される被試験回路が替わっても、その被試験回路に合わせてレジスタ群内の情報を設定することが可能である。
【0012】
【発明の実施の形態】
以下、図面に基づき本発明に係る回路検証装置について説明する。
【0013】
先ず、回路検証装置の概略構成について説明する。図1は、本発明に係る回路検証装置の一例の概略構成を示すブロック図である。ここで説明する回路検証装置10は、DSP,ASIC、FPGA等のLSIモジュール状のデバイス1の単体、あるいはこれらのデバイスを搭載した電子回路基板2等といった被試験回路について、実動作周波数での動作確認、タイミング特性の確認、あるいはスタック故障等の故障判定や故障解析を行って、その被試験回路1,2の機能を検証するためのものである。そのために、回路検証装置10では、被試験回路1が接続されるソケット11および被試験回路2が接続されるコネクタ12との両方またはいずれか一方を、被試験回路1,2が接続される回路脱着部として備えている。なお、ソケット11については、近年LSIモジュールとしてはBGA(Ball Grid Array)タイプのものが広く普及していることを鑑み、ボールピッチを統一した最大ピン数に対応したものを搭載し、これにより被試験回路1のピン数変化にも柔軟に対応可能となっているものとする。
【0014】
また、回路検証装置10は、被試験回路1,2の機能検証のために、この回路検証装置10の外部装置(上位装置)として機能するPC3と接続した状態で用いられる。そのために、回路検証装置10では、インターフェイスデバイス13を備えている。このインターフェイスデバイス13としては、例えばPCI(Peripheral Component Interconnect)バスやISA(Industry Standard Architecture)バス等の拡張バスを用いることが考えられる。
【0015】
ところで、インターフェイスデバイス13に接続するPC3は、回路検証装置10に対して被試験回路1,2の機能検証の開始指示や各種制御等を行う機能を有したものである。そのために、PC3内には、被試験回路1,2の仕様に関する情報(以下「回路データ」という)と、被試験回路1,2に対して行うべき機能検証の内容に関する情報(以下「テストデータ」という)とが、所定の記憶領域4,5内に予め格納されている。このうち、回路データには、少なくとも、被試験回路1,2の接続ピン毎のピン属性、ピン位置、ピン数、信号の入力タイミング、入力信号のフォーマット(波形)等に関する情報(以下、これらの情報を「ピンコンフィグデータ」と総称する)が含まれているものとする。なお、これらの回路データおよびテストデータは、PC3の入力手段から任意に設定して各記憶領域4,5へ格納することが可能である。
【0016】
さらに、PC3では、被試験回路1,2の機能検証の結果を回路検証装置10から受け取って画像表示するディスプレイ6を備えるとともに、そのディスプレイ6での画像表示に必要となる画像処理を行う機能をも備えている。
【0017】
また、回路検証装置10では、ソケット11、コネクタ12およびインターフェイスデバイス13の他に、メモリ群14,15と、PLL(Phase Lock Loop)16と、FPGA20とを備えている。
【0018】
メモリ群14は、PC3からインターフェイスデバイス13を介して受け取ったテストデータを一時的に格納するものである。一方、メモリ群15は、被試験回路1,2からの検証結果を一時的に格納するためのものである。なお、これらのメモリ群14,15は、それぞれが個別に設けられたものであっても、同一メモリ内の記憶領域を区分けすることで実現されたものであってもよい。例えば、デュアルポートRAM(Random Access Memory)を用いた場合には、読み出しと書き込みを同時に行えるため、メモリ群14,15を同一のメモリ装置によって構成することが可能となる。また、必ずしもFPGA20と別体である必要はなく、FPGA20内のメモリ(ただし不図示)を利用するようにしても構わない。
【0019】
また、PLL16は、FPGA20が動作するためのクロック信号、特に後述する波形生成回路22およびタイミング調整回路23が動作するためのクロック信号を生成して、これをそのFPGA20に与えるものである。ただし、PLL16が生成するクロック信号は、その周波数がPC3におけるクロック周波数、または被試験回路1,2に与える信号周波数よりも高いものとする。なお、PLL16は、FPGA20に内蔵されたものであっても、あるいは外付けのものであっても、どちらでもよい。
【0020】
FPGA20は、内部論理をプログラミングすることが可能な、すなわち再書き込みが可能なプログラマブルデバイスである。ただし、再書き込みが可能であれば、必ずしもFPGAである必要はなく、例えばPLD(Programmable Logic
Device)であっても構わない。
【0021】
ここで、このFPGA20について、さらに詳しく説明する。FPGA20は、少なくとも、レジスタ群21と、波形生成回路22と、タイミング調整回路23と、メモリコントローラ24と、ローダ25とを有している。
【0022】
レジスタ群21は、PC3からインターフェイスデバイス13を介して受け取った回路データ、特にそのうちのピンコンフィグデータを格納するものである。そして、レジスタ群21では、その格納データを書き替え可能に構成されている。
【0023】
波形生成回路22は、PC3からのテストデータに従いつつ、レジスタ群21が格納しているピンコンフィグデータに応じた波形のテスト信号を生成するものである。ピンコンフィグデータに応じた波形としては、被試験回路1,2の各ピン毎のフォーマットに対応するRZ(Return to Zero)波形、R1(Return to One)波形、NRTZ(Non Return to Zero)等が挙げられる。
【0024】
タイミング調整回路23は、波形生成回路22が生成したテスト信号を、レジスタ群21が格納しているピンコンフィグデータに応じたタイミングで、被試験回路1,2に与えるためのものである。すなわち、タイミング調整回路23は、例えば各ピン毎の数ns単位の遅延情報に応じて、波形生成回路22からのテスト信号の印加タイミングを調整するものである。
【0025】
メモリコントローラ24は、メモリ群14,15との間のデータのやり取りを管理するものである。
そして、ローダ25は、インターフェイスデバイス13を介したPC3との間のデータのやり取り(例えば、PC3からのデータのダウンロード)を管理するものである。
【0026】
次に、以上のように構成された回路検証装置10を用いて、被試験回路1,2の機能検証を行う場合の手順について説明する。図2は、機能検証の手順の概要を示すフローチャートである。なお、ここでは、LSIモジュール状の被試験回路1がソケット11に接続されているときに、その被試験回路1について機能検証を行う場合を例に挙げて説明する。
【0027】
被試験回路1についての機能検証にあたっては、先ず、検証対象である被試験回路1についての回路データを、PC3から回路検証装置10へダウンロードしておく。これにより、回路検証装置10では、そのFPGA20のレジスタ群21に、検証対象である被試験回路1についての各ピン毎のピンコンフィグデータ(ピン属性、ピン位置、ピン数、入力タイミング等)が格納されることになる(ステップ1、以下ステップを「S」と略す)。また、PC3からはテストデータもダウンロードして、これをメモリ群14内に順次格納する(S2)。つまり、テストデータの流れは、PC3の記憶領域4からインターフェイスデバイス13およびFPGA20を通じて順次メモリ群14内に格納されることになる。
【0028】
その後、PC3からインターフェイスデバイス13に対してテストスタートの通知があると(S3)、回路検証装置10は、ソケット11またはコネクタ12に接続されている被試験回路1についての検証をスタートする。具体的には、FPGA20がテストデータ格納済のメモリ群14からそのテストデータの読み出しを開始する。このとき、メモリ群14からは、被試験回路1の入力ピン数分を1クロックで同時に読み出す。この読み出されたテストデータは、詳細を後述するように、FPGA20において、波形生成回路22でレジスタ群21内のピンコンフィグデータに応じて各ピン毎の波形に整形され、タイミング調整回路23で同ピンコンフィグデータに応じてタイミングが微調整された後に、被試験回路1に印可される(S4)。
【0029】
これにより、被試験回路1からは、実動作周波数での動作結果、タイミング特性の確認のための動作結果、あるいはスタック故障等の故障判定や故障解析のための動作結果、すなわち機能検証結果が得られるので、回路検証装置10では、その被試験回路1からの検証結果のデータ(以下「検証データ」という)をメモリ群15内に順次格納しておく(S5)。そして、このような処理を、メモリ群14内の全てのテストデータについての印加が終了するまで繰り返す(S4〜S6)。
【0030】
その後、FPGA20は、被試験回路1に対する機能検証の内容として、PC3からいわゆる繰り返しモードが設定されているか否かを判断する(S7)。ここで、繰り返しモードとは、例えばある条件(動作状態や仕様等)での機能検証が終了した後に、その被試験回路1について、他の条件での機能検証を行うことをいう。そして、繰り返しモードが設定されていない場合、すなわち被試験回路1についての回路データを再ダウンロードして検証するモードでない場合には(S9)、PC3がメモリ群15から検証データを読み込み、その結果を確認して処理を終了する(S13)。
【0031】
一方、繰り返しモードが設定されている場合には、PC3から繰り返しモードの終了通知が来るまでは(S8)、同一のテストデータを繰り返して被試験回路1に印可し続ける(S4〜S8)。そして、終了通知が来たら(S8)、本ルーチンの処理を終了し、次に被試験回路1に対し他の条件で検証を続けるかの判定を行う(S9)。このように、繰り返しモードが設定されていた場合には、テストデータ印可を繰り返し終了通知が来るまで続けるため、繰り返しテストが可能になり、PC3のディスプレイ6(またはオシロスコープ等)での検証結果の確認が非常に容易になる。
【0032】
このような繰り返しモードにおいて、被試験回路1に対し他の条件で検証を行う場合には、その条件変更を行う。このとき、例えば被試験回路1がFPGAであり、条件変更としてその内部論理の変更を伴う場合には、その被試験回路1に対し必要なデータをPC3からダウンロードする(S10)。そして、回路検証装置10のFPGA20は、PC3からの指示に従い、テストデータの選択(PC3からメモリ群14に格納済のテストデータか、被試験回路1から得られたメモリ群15内の検証データを新たなテストデータとして用いるか、新たにPC3から送信されてくるテストデータか)を行った後に(S11〜S12)、再度メモリ群15からテストデータを読み込み、被試験回路1へのテストデータの印可を開始する(S4)。また、このときに、FPGA20自身についても再ダウンロードが必要な場合は、被試験回路1についてのダウンロードの前または後に、必要な回路データ等をダウンロードしてデータ変更を行う。
【0033】
そして、全ての検証が終了すると、回路検証装置10からは、メモリ群15内の検証データがPC3へ送られる。これにより、PC3では、検証データについてのデータ比較および表示を通じて、その被試験回路1に対する検証結果を確認することが可能となる(S13)。
【0034】
次に、以上のような機能検証の手順において、被試験回路1に対するデータ印可の処理動作(図2におけるS4)について、具体例を挙げてさらに詳しく説明する。ここでは、検証モード(シーケンス)として、PC3に用意されたテストデータを全て印可して検証データをメモリ群15に取り込んだ後、被試験回路1であるFPGAに別論理を再ダウンロードして、既に得られている検証データをテストデータとして印可し、その検証データをメモリ群15に格納して、これについて比較および表示を行う場合を例に挙げる。
【0035】
このような検証モードを行うにあたっては、事前にPC3でテストデータ、検証モード等の設定を行っておけばよい。すなわち、例えば検証モードとして、被試験回路1であるFPGAの論理データを一回目検証終了時点で再ロードし、二回目の論理についての検証には一回目で得られた検証データをテストデータとして利用するように設定する。このとき、回路検証装置10のFPGA20に対しては、一回目および二回目のそれぞれの被試験回路1に対応した回路データをダウンロードし、ピンコンフィグデータをレジスタ群21内に格納しておくことが必要である。
【0036】
図3は、ピンコンフィグデータの一具体例を示す説明図である。レジスタ群21内には、例えば図3(a)に示すような形式で、ピンコンフィグデータが格納される。すなわち、レジスタ群21内の第1エッジ部には“01”、第2エッジ部には“11”、タイミング調整部には“01”、フォーマット部には“00”といった具合にピンコンフィグデータが格納される。
【0037】
このうち、第1エッジ部および第2エッジ部は、波形生成回路22が生成するテスト信号の波形の立ち上がりおよび立ち下がりを特定するためのものである。例えば、第1エッジ部が“01”ということは、0→1番目のエッジで信号が立ち上がるという意味である。第2エッジ部も同様に考え0→1→2→3番目のエッジで信号が立ち下がるという意味である。したがって、PP波形のフォーマットを持つ1ピンを例にとると、波形生成回路22が動作するクロック周波数(PLL16によるクロック周波数)が200MHzで、被試験回路1であるFPGAの動作周波数が40MHzで、テストデータが“1”の場合であれば、波形生成回路22は、そのピンコンフィグデータに応じて、図3(b)に示すように、サイクルの始めから5nsで立ち上がり、15nsのところで立ち下がる波形のテスト信号を生成することになる。なお、テストデータが“0”の場合には、生成されるテスト信号は、ローレベルのままの波形となる。
【0038】
また、ピンコンフィグデータのうちのフォーマット部は、生成されるテスト信号の波形パターンを特定するためのものである。例えば、フォーマット部が“00”ということは、図3(c)に示すように、生成されるテスト信号の波形パターンがPP波形であるという意味である(例えば、“00”はPP波形、“01”はNP波形、“10”“11”はNRTZ波形といった具合)。
【0039】
さらに、ピンコンフィグデータのうちのタイミング調整部は、生成されるテスト信号の印加タイミング(遅延時間)を特定するためのものである。例えば、タイミング調整部が“01”ということは、これに応じた分だけタイミング調整回路23が印加タイミングを遅らせるという意味である。
【0040】
図4は、テスト信号の一具体例を示すタイミングチャートである。以上のようなピンコンフィグデータに応じて、波形生成回路22がテスト信号を生成し、タイミング調整回路23がタイミング調整を行うと、図4に示すような波形パターンおよび印加タイミングのテスト信号が、被試験回路1であるFPGAに与えられることになる。
【0041】
図5は、テスト信号のタイミング調整を行うための回路構成の一例を示すブロック図である。タイミング調整回路23がタイミング調整を行うのにあたっては、図5に示すような回路構成を利用することが考えられる。すなわち、互いに遅延時間の異なる遅延素子23a〜23cを複数備えておき、そのうちのいずれかの出力をセレクタ23dで選択することにより、ピンコンフィグデータのタイミング調整部に応じた分だけのタイミング調整を可能とする。
【0042】
ピンコンフィグデータのレジスタ群21内への格納は、次いで、メモリコントローラ24を通じてメモリ群14内にPC3からのテストデータを格納し、その後検証が開始される。詳しくは、FPGA20では、メモリ群14から入力ピン数分のテストデータを1クロックで順次取り出して、波形生成回路22でピン毎PP、NPまたはNRTZのいずれかの波形のテスト信号に変換し、タイミング調整回路23に渡す。ここで、例えばピンコンフィグデータにおけるタイミング調整部の内容が“01”と設定されていれば、タイミング調整回路23では、波形生成回路22空のテスト信号を、遅延素子23aを通過させた後に、被試験回路1であるFPGAに印可する。
【0043】
そして、メモリ群14に格納されているテストデータが全て読み出されてテスト信号として被試験回路1であるFPGAに印可されると、その検証結果である検証データがメモリ群15に格納される。その後、検証モードとして繰り返しモードが設定されているので、FPGA20では、ローダ25を通じてPC3から1回目とは別の回路データを再ロードする。このとき、テストデータは、1回目の検証データ、すなわちメモリ群15内のデータを使用する。以下、上述した場合と同様に、メモリ群15から順次テストデータを読み出し、波形生成、タイミング調整を行って、被試験回路1であるFPGAの検証を行う。その検証結果は、検証データとして再びメモリ群15に格納されることになる。
【0044】
その後は、PC3がメモリ群15から検証データを読み取って、これを予め設定された期待値ファイルと比較し、これらの相違点を明確にすることで、被試験回路1であるFPGAの機能を検証する。このとき、PC3では、機能検証の結果に対する判断の容易化を図るべく、検証データに画像処理を施した後に、これをディスプレイ6にて0,1パターンあるいは画像として表示することが望ましい。
【0045】
以上のように、本実施形態で説明した回路検証装置10によれば、被試験回路1,2にテスト信号を与えるのにあたって、波形生成回路22がレジスタ群21内のピンコンフィグデータに応じた波形のテスト信号を生成するとともに、タイミング調整回路23がそのテスト信号を与えるタイミングをレジスタ群21内のピンコンフィグデータに応じたタイミングとなるように調整する。したがって、レジスタ群21内の情報を適宜設定することによって、被試験回路1,2へのテスト信号を、その被試験回路1,2が実際に使用される環境に近い状態の波形やタイミングで与えることが可能となる。すなわち、様々な動作条件での機能検証に柔軟に対応し得るものとなり、動作条件(動作周波数、入力タイミング、温度、湿度等)によって誤動作が生じてしまう可能性があるか否かについても的確に検証することが可能となることから、非常に信頼性の高い機能検証を実現し得ると言える。
【0046】
しかも、本実施形態で説明した回路検証装置10では、レジスタ群21内のピンコンフィグデータが書き替え可能であるため、被試験回路1,2が替わっても、その被試験回路1,2に合わせてレジスタ群21内のピンコンフィグデータを設定することが可能である。したがって、従来のようにブレッドボードを製作して機能検証を行う場合やLSIテスターを用いて機能検証を行う場合に比べて、対応し得る被試験回路1,2についての汎用性という点で非常に好適なものであると言える。
【0047】
つまり、本実施形態で説明した回路検証装置10を用いて被試験回路1,2の機能検証を行えば、例えば被試験回路1,2毎の専用ブレッドボードを製作することなしに、その機能の検証を容易に実現することができ、さらには機能検証を実施するための準備およびデバッグ時間を大幅に削減できる。また、実際に使用される環境に近い状態の波形やタイミングでの検証を行うため、被試験回路1,2を用いてシステムを構成した場合に100%動作する可能性がより高くなる。
【0048】
また、本実施形態で説明した回路検証装置10によれば、テスト信号の生成の基になるテストデータをPC3から受け取るためのインターフェイスデバイス13と、そのインターフェイスデバイス13で受け取ったテストデータを保持記憶するメモリ群15とを備えていることから、そのテストデータをメモリ群15に一時的に保持しておくことが可能となる。すなわち、回路検証装置10とPC3との間の通信環境に依らずに、そのテストデータを用いて被試験回路1,2の機能検証を行うことができ、これによりその機能検証の信頼性(精度)向上が期待できると言える。
【0049】
また、本実施形態で説明した回路検証装置10によれば、波形生成回路22およびタイミング調整回路23が動作するためのクロック信号を与えるクロック生成回路としてPLL16を備えており、そのPLL16を用いてクロック周波数を上げていることから、被試験回路1,2の入力タイミングの仕様に近いテスト信号を生成して機能検証をすることが可能となる。すなわち、実機の同様の周波数での動作確認が可能となり、機能検証の信頼性向上という点で非常に好適である。
【0050】
また、本実施形態で説明した回路検証装置10は、FPGA20がプログラマブルであり、レジスタ群21内に格納されたピンコンフィグデータの書き替えをPC3から行い得るように構成されている。したがって、被試験回路1,2の仕様(ピン数、入力タイミング等)の変更に容易に対応可能となっている。さらに、被試験回路1がプログラマブルなデバイスであった場合であっても、検証の過程でPC3から当該被試験回路1に再プログラム(回路機能のダウンロード)することができるため、メモリ群15に格納されている検証データを新たなテストデータとして使用して検証を続行することも可能である。さらにまた、PC3からプログラミングすることにより、プログラムROM等の存在が不要となり、回路検証装置10を含むシステム全体の電源ON/OFFや、プログラムROM等へのROMライターでのデータ書き込み時間等が必要ないため、結果として機能検証に要する時間が短縮されることになる。
【0051】
また、本実施形態で説明した回路検証装置10は、被試験回路1,2から得られた検証結果を、PC3での画像処理後にディスプレイ6で表示し得るように構成されている。したがって、検証の結果を例えば0,1パターンや波形等で表示することが可能となり、それを見た人間による評価が非常に容易となる。すなわち、PC3にて検証の結果と期待値データとを比較することが非常に容易となる。さらには、検証の結果が大容量の画像データである場合であっても、その画像データを一度に画像表示させることにより、視覚的に確認させることが可能になる。
【0052】
なお、上述した実施形態で説明した回路検証装置10は、本発明を実施した一具体例に過ぎず、本発明がこれに限定されるものではないことは勿論である。ここで、本発明に係る回路検証装置の他の具体例について簡単に説明する。
【0053】
図6は、本発明に係る回路検証装置の他の例の概略構成を示すブロック図である。図例のように、ここで説明する回路検証装置10′は、複数のFPGA20a,20bを有しているとともに、データ格納用のメモリ群として各FPGA20a,20bの内蔵メモリを使用しているものである。このように、FPGA20a,20bは、被試験回路1,2にテストデータをドライブするためのものと、被試験回路1,2からの検証結果を受け取るためのもの等の如く、複数のデバイスに分割されたものであってもよい。各FPGA20a,20bは、それぞれ上述した実施形態の場合と同様に構成されているものとする。
【0054】
このように構成された回路検証装置10′であっても、上述した実施形態の場合と全く同様に、非常に信頼性の高い機能検証を実現することができ、しかも対応し得る被試験回路1,2についての汎用性という点で非常に好適なものであると言える。また、各FPGA20a,20bの内蔵メモリを使用することで、外部にメモリデバイスを持つ必要もなくなる。
【0055】
また、ここで説明する回路検証装置10′では、外部装置としてLSIテスター7が接続されている。すなわち、外部装置としては、PCではなく、LSIテスター7を用いることも考えられる。このようにLSIテスター7を使用する場合、インターフェイスデバイスは必要なくスルーでもよい。さらに、ドライブ側のFPGA20aを構成する時点でピン毎の回路データを例えばROM17に予め入れておけば、レジスタ群にピン毎の情報をダウンロードして格納する手順が不要になる。その上、被試験回路1,2における一般信号全ピンをレジスタ群内の情報を基に制御することが可能であるため、例えばLSIテスター7の有するピン数が被試験回路1,2の一般信号より少ない場合であっても、高い検出率を有するテストデータでの検証が可能となる。
【0056】
【発明の効果】
以上に説明したように、本発明に係る回路検証装置は、被試験回路の機能の検証に必要なテスト信号の生成をプログラマブルデバイスが行うようになっているので、対応し得る被試験回路についての汎用性を確保しつつ、様々な動作条件での機能検証に柔軟に対応することが可能となる。したがって、検証漏れ等が生じることなく、被試験回路の機能検証を容易かつ的確に行うことのでき、しかも機能検証に要する時間やデバッグ時間等の削減可能となることも期待できる。
【図面の簡単な説明】
【図1】本発明に係る回路検証装置の一例の概略構成を示すブロック図である。
【図2】図1の回路検証装置を用いて行う機能検証の手順の概要を示すフローチャートである。
【図3】図1の回路検証装置のレジスタ群内に格納されるピンコンフィグデータの一具体例を示す説明図である。
【図4】図1の回路検証装置が生成するテスト信号の一具体例を示すタイミングチャートである。
【図5】図1の回路検証装置がテスト信号のタイミング調整を行うために有する回路構成の一例を示すブロック図である。
【図6】本発明に係る回路検証装置の他の例の概略構成を示すブロック図である。
【図7】従来例の概要を示す模式図である。
【符号の説明】
1,2…被試験回路、3…PC、6…ディスプレイ、7…LSIテスター、10,10′…回路検証装置、11…ソケット、12…コネクタ、13…インターフェイスデバイス、14,15…メモリ群、16…PLL、17…ROM、20,20a,20b…FPGA、21…レジスタ群、22…波形生成回路、23…タイミング調整回路、24…メモリコントローラ、25…ローダ
【発明の属する技術分野】
本発明は、DSP(Digital Signal Processor)やASIC(Application Specific Integrated Circuit)やFPGA(Field Programmable Gate Array)等の電子回路デバイスまたはこれらのデバイスを搭載した電子回路基板(以下、これらを「被試験回路」と総称する)について、実動作周波数での動作確認、タイミング特性の確認、あるいはスタック故障等の故障判定や故障解析を行って、当該被試験回路の機能を検証するための回路検証装置に関する。
【0002】
【従来の技術】
電子回路設計においては、設計した回路についての機能検証(動作確認や故障解析等)を行うことが一般的である。機能検証は、例えばコンピュータ上のシミュレーションで行われる。ただし、近年では、設計する回路が大規模化および複雑化する傾向にある。そのため、例えばコンピュータ上のシミュレーションでは、機能検証に多くの時間を要してしまい、また全ての動作パターンについて検証することが困難であり、結果として検証漏れという問題が発生するおそれがある。
【0003】
これらの問題に対処するために、回路の機能検証にあたっては、LSIモジュール単体ではなく、複数のLSIモジュールや他の機器等を組み合わせたシステムレベルで動作させて、実際に使用する環境に近い状態で検証を行う手法が採られることがある。このような機能検証には、例えばブレッドボードが用いられる。ブレッドボードとは、設計した回路(被試験回路)を実装したものであり、被試験回路に与える入力信号を外部回路で発生させて印可するとともに、その被試験回路からの出力信号を外部回路や測定器に接続することで、その被試験回路の動作結果の評価を行うことを可能にするものである。
【0004】
また、LSIモジュールとして形成される回路については、いわゆるLSIテスターを用いて機能検証が行われることもある。すなわち、例えば図7に示すように、被試験回路であるLSIモジュール100に対して、フォーマットされたタイミングでテストパターン信号を印加し、その結果出力される信号値を期待値と照合することで、その被試験回路に故障等があるか否かを検証するといったことも行われる。このとき、通常は、外部装置となるPC(Personal Computer)101から、被試験回路の実動作周波数でのテストを実施するために必要となる条件を、LSIモジュール100およびLSIテスター102に対して与えるようになっている。
【0005】
【発明が解決しようとする課題】
しかしながら、上述した従来における被試験回路の機能検証では、以下に述べるような問題が生じてしまうおそれがある。
【0006】
例えばブレッドボードを用いて機能検証を行う場合には、被試験回路またはこれと同等の回路構成を実装したブレッドボードの製作が必要となるが、そのブレッドボードの製作に多くの時間と費用が掛かってしまう。さらに、一度製作したブレッドボードは、実装されている回路構成の変更が非常に困難であり、他回路への転用時にも時間と費用を多く費やしてしまうことから、対応し得る被試験回路についての汎用性という点で難がある。
【0007】
また、例えばLSIテスターを用いて機能検証を行う場合には、近年のLSIモジュールの多ピン化に伴って、それをテストするLSIテスターのピン数も増やさなければならない。ところが、LSIテスターの最大ピン数を被試験回路であるLSIモジュールのピン数が超えてしまった場合には、LSIテスター自体の交換やそのピン数増設のためのI/Oボードの附設等が必要となり、そのために膨大な費用等が必要になってしまう。すなわち、LSIテスターを用いた場合にも、対応し得る被試験回路についての汎用性という点で難があると言える。
【0008】
その一方で、被試験回路が実際に使用する環境に近い状態で検証を行わなければ、その被試験回路が論理的に問題のない回路であっても、動作条件(動作周波数、入力タイミング、温度、湿度等)によっては誤動作してしまう可能性もある。すなわち、対応し得る被試験回路についての汎用性を確保する場合であっても、機能検証の信頼性向上を図る上では、様々な動作条件での機能検証に柔軟に対応し得るものでなければならない。
【0009】
そこで、本発明は、対応し得る被試験回路についての汎用性を確保しつつ、様々な動作条件での機能検証に柔軟に対応することを可能にし、これにより検証漏れ等が生じることなく被試験回路の機能検証を容易かつ的確に行うことのできる回路検証装置を提供することを目的とする。
【0010】
【課題を解決するための手段】
本発明は、上記目的を達成するために案出された回路検証装置で、被試験回路が接続される回路脱着部と、前記脱着部に接続された被試験回路の機能の検証に必要なテスト信号を生成して当該被試験回路に与えるプログラマブルデバイスとを具備するとともに、前記プログラマブルデバイスは、前記脱着部に接続される被試験回路の仕様に関する情報を格納し、かつ、当該情報を書き替え可能に構成されたレジスタ群と、前記レジスタ群が格納している情報に応じた波形のテスト信号を生成する波形生成回路と、前記波形生成回路が生成したテスト信号を前記レジスタ群が格納している情報に応じたタイミングで前記脱着部に接続された被試験回路に与えるタイミング調整回路とを有していることを特徴とするものである。
【0011】
上記構成の回路検証装置では、回路脱着部に被試験回路が接続される。被試験回路としては、DSP,ASIC、FPGA等のLSIモジュール状のデバイス単体や、これらのデバイスを搭載した電子回路基板等が考えられる。
そして、脱着部に接続された被試験回路に対しては、プログラマブルデバイスがその被試験回路の機能の検証に必要なテスト信号を生成して当該被試験回路に与える。プログラマブルデバイスは、例えばFPGAやPLD(Programmable Logic Device)等に代表される再書き込み可能なデバイスが挙げられる。ところで、このプログラマブルデバイスでは、被試験回路にテスト信号を与えるのにあたって、波形生成回路がレジスタ群内の情報に応じた波形のテスト信号を生成するとともに、タイミング調整回路がそのテスト信号を与えるタイミングをレジスタ群内の情報に応じたタイミングとなるように調整する。したがって、レジスタ群内の情報を適宜設定することによって、被試験回路へのテスト信号を、その被試験回路が実際に使用される環境に近い状態の波形やタイミングで与えることが可能となる。しかも、レジスタ群内の情報は書き替え可能であるため、回路脱着部に接続される被試験回路が替わっても、その被試験回路に合わせてレジスタ群内の情報を設定することが可能である。
【0012】
【発明の実施の形態】
以下、図面に基づき本発明に係る回路検証装置について説明する。
【0013】
先ず、回路検証装置の概略構成について説明する。図1は、本発明に係る回路検証装置の一例の概略構成を示すブロック図である。ここで説明する回路検証装置10は、DSP,ASIC、FPGA等のLSIモジュール状のデバイス1の単体、あるいはこれらのデバイスを搭載した電子回路基板2等といった被試験回路について、実動作周波数での動作確認、タイミング特性の確認、あるいはスタック故障等の故障判定や故障解析を行って、その被試験回路1,2の機能を検証するためのものである。そのために、回路検証装置10では、被試験回路1が接続されるソケット11および被試験回路2が接続されるコネクタ12との両方またはいずれか一方を、被試験回路1,2が接続される回路脱着部として備えている。なお、ソケット11については、近年LSIモジュールとしてはBGA(Ball Grid Array)タイプのものが広く普及していることを鑑み、ボールピッチを統一した最大ピン数に対応したものを搭載し、これにより被試験回路1のピン数変化にも柔軟に対応可能となっているものとする。
【0014】
また、回路検証装置10は、被試験回路1,2の機能検証のために、この回路検証装置10の外部装置(上位装置)として機能するPC3と接続した状態で用いられる。そのために、回路検証装置10では、インターフェイスデバイス13を備えている。このインターフェイスデバイス13としては、例えばPCI(Peripheral Component Interconnect)バスやISA(Industry Standard Architecture)バス等の拡張バスを用いることが考えられる。
【0015】
ところで、インターフェイスデバイス13に接続するPC3は、回路検証装置10に対して被試験回路1,2の機能検証の開始指示や各種制御等を行う機能を有したものである。そのために、PC3内には、被試験回路1,2の仕様に関する情報(以下「回路データ」という)と、被試験回路1,2に対して行うべき機能検証の内容に関する情報(以下「テストデータ」という)とが、所定の記憶領域4,5内に予め格納されている。このうち、回路データには、少なくとも、被試験回路1,2の接続ピン毎のピン属性、ピン位置、ピン数、信号の入力タイミング、入力信号のフォーマット(波形)等に関する情報(以下、これらの情報を「ピンコンフィグデータ」と総称する)が含まれているものとする。なお、これらの回路データおよびテストデータは、PC3の入力手段から任意に設定して各記憶領域4,5へ格納することが可能である。
【0016】
さらに、PC3では、被試験回路1,2の機能検証の結果を回路検証装置10から受け取って画像表示するディスプレイ6を備えるとともに、そのディスプレイ6での画像表示に必要となる画像処理を行う機能をも備えている。
【0017】
また、回路検証装置10では、ソケット11、コネクタ12およびインターフェイスデバイス13の他に、メモリ群14,15と、PLL(Phase Lock Loop)16と、FPGA20とを備えている。
【0018】
メモリ群14は、PC3からインターフェイスデバイス13を介して受け取ったテストデータを一時的に格納するものである。一方、メモリ群15は、被試験回路1,2からの検証結果を一時的に格納するためのものである。なお、これらのメモリ群14,15は、それぞれが個別に設けられたものであっても、同一メモリ内の記憶領域を区分けすることで実現されたものであってもよい。例えば、デュアルポートRAM(Random Access Memory)を用いた場合には、読み出しと書き込みを同時に行えるため、メモリ群14,15を同一のメモリ装置によって構成することが可能となる。また、必ずしもFPGA20と別体である必要はなく、FPGA20内のメモリ(ただし不図示)を利用するようにしても構わない。
【0019】
また、PLL16は、FPGA20が動作するためのクロック信号、特に後述する波形生成回路22およびタイミング調整回路23が動作するためのクロック信号を生成して、これをそのFPGA20に与えるものである。ただし、PLL16が生成するクロック信号は、その周波数がPC3におけるクロック周波数、または被試験回路1,2に与える信号周波数よりも高いものとする。なお、PLL16は、FPGA20に内蔵されたものであっても、あるいは外付けのものであっても、どちらでもよい。
【0020】
FPGA20は、内部論理をプログラミングすることが可能な、すなわち再書き込みが可能なプログラマブルデバイスである。ただし、再書き込みが可能であれば、必ずしもFPGAである必要はなく、例えばPLD(Programmable Logic
Device)であっても構わない。
【0021】
ここで、このFPGA20について、さらに詳しく説明する。FPGA20は、少なくとも、レジスタ群21と、波形生成回路22と、タイミング調整回路23と、メモリコントローラ24と、ローダ25とを有している。
【0022】
レジスタ群21は、PC3からインターフェイスデバイス13を介して受け取った回路データ、特にそのうちのピンコンフィグデータを格納するものである。そして、レジスタ群21では、その格納データを書き替え可能に構成されている。
【0023】
波形生成回路22は、PC3からのテストデータに従いつつ、レジスタ群21が格納しているピンコンフィグデータに応じた波形のテスト信号を生成するものである。ピンコンフィグデータに応じた波形としては、被試験回路1,2の各ピン毎のフォーマットに対応するRZ(Return to Zero)波形、R1(Return to One)波形、NRTZ(Non Return to Zero)等が挙げられる。
【0024】
タイミング調整回路23は、波形生成回路22が生成したテスト信号を、レジスタ群21が格納しているピンコンフィグデータに応じたタイミングで、被試験回路1,2に与えるためのものである。すなわち、タイミング調整回路23は、例えば各ピン毎の数ns単位の遅延情報に応じて、波形生成回路22からのテスト信号の印加タイミングを調整するものである。
【0025】
メモリコントローラ24は、メモリ群14,15との間のデータのやり取りを管理するものである。
そして、ローダ25は、インターフェイスデバイス13を介したPC3との間のデータのやり取り(例えば、PC3からのデータのダウンロード)を管理するものである。
【0026】
次に、以上のように構成された回路検証装置10を用いて、被試験回路1,2の機能検証を行う場合の手順について説明する。図2は、機能検証の手順の概要を示すフローチャートである。なお、ここでは、LSIモジュール状の被試験回路1がソケット11に接続されているときに、その被試験回路1について機能検証を行う場合を例に挙げて説明する。
【0027】
被試験回路1についての機能検証にあたっては、先ず、検証対象である被試験回路1についての回路データを、PC3から回路検証装置10へダウンロードしておく。これにより、回路検証装置10では、そのFPGA20のレジスタ群21に、検証対象である被試験回路1についての各ピン毎のピンコンフィグデータ(ピン属性、ピン位置、ピン数、入力タイミング等)が格納されることになる(ステップ1、以下ステップを「S」と略す)。また、PC3からはテストデータもダウンロードして、これをメモリ群14内に順次格納する(S2)。つまり、テストデータの流れは、PC3の記憶領域4からインターフェイスデバイス13およびFPGA20を通じて順次メモリ群14内に格納されることになる。
【0028】
その後、PC3からインターフェイスデバイス13に対してテストスタートの通知があると(S3)、回路検証装置10は、ソケット11またはコネクタ12に接続されている被試験回路1についての検証をスタートする。具体的には、FPGA20がテストデータ格納済のメモリ群14からそのテストデータの読み出しを開始する。このとき、メモリ群14からは、被試験回路1の入力ピン数分を1クロックで同時に読み出す。この読み出されたテストデータは、詳細を後述するように、FPGA20において、波形生成回路22でレジスタ群21内のピンコンフィグデータに応じて各ピン毎の波形に整形され、タイミング調整回路23で同ピンコンフィグデータに応じてタイミングが微調整された後に、被試験回路1に印可される(S4)。
【0029】
これにより、被試験回路1からは、実動作周波数での動作結果、タイミング特性の確認のための動作結果、あるいはスタック故障等の故障判定や故障解析のための動作結果、すなわち機能検証結果が得られるので、回路検証装置10では、その被試験回路1からの検証結果のデータ(以下「検証データ」という)をメモリ群15内に順次格納しておく(S5)。そして、このような処理を、メモリ群14内の全てのテストデータについての印加が終了するまで繰り返す(S4〜S6)。
【0030】
その後、FPGA20は、被試験回路1に対する機能検証の内容として、PC3からいわゆる繰り返しモードが設定されているか否かを判断する(S7)。ここで、繰り返しモードとは、例えばある条件(動作状態や仕様等)での機能検証が終了した後に、その被試験回路1について、他の条件での機能検証を行うことをいう。そして、繰り返しモードが設定されていない場合、すなわち被試験回路1についての回路データを再ダウンロードして検証するモードでない場合には(S9)、PC3がメモリ群15から検証データを読み込み、その結果を確認して処理を終了する(S13)。
【0031】
一方、繰り返しモードが設定されている場合には、PC3から繰り返しモードの終了通知が来るまでは(S8)、同一のテストデータを繰り返して被試験回路1に印可し続ける(S4〜S8)。そして、終了通知が来たら(S8)、本ルーチンの処理を終了し、次に被試験回路1に対し他の条件で検証を続けるかの判定を行う(S9)。このように、繰り返しモードが設定されていた場合には、テストデータ印可を繰り返し終了通知が来るまで続けるため、繰り返しテストが可能になり、PC3のディスプレイ6(またはオシロスコープ等)での検証結果の確認が非常に容易になる。
【0032】
このような繰り返しモードにおいて、被試験回路1に対し他の条件で検証を行う場合には、その条件変更を行う。このとき、例えば被試験回路1がFPGAであり、条件変更としてその内部論理の変更を伴う場合には、その被試験回路1に対し必要なデータをPC3からダウンロードする(S10)。そして、回路検証装置10のFPGA20は、PC3からの指示に従い、テストデータの選択(PC3からメモリ群14に格納済のテストデータか、被試験回路1から得られたメモリ群15内の検証データを新たなテストデータとして用いるか、新たにPC3から送信されてくるテストデータか)を行った後に(S11〜S12)、再度メモリ群15からテストデータを読み込み、被試験回路1へのテストデータの印可を開始する(S4)。また、このときに、FPGA20自身についても再ダウンロードが必要な場合は、被試験回路1についてのダウンロードの前または後に、必要な回路データ等をダウンロードしてデータ変更を行う。
【0033】
そして、全ての検証が終了すると、回路検証装置10からは、メモリ群15内の検証データがPC3へ送られる。これにより、PC3では、検証データについてのデータ比較および表示を通じて、その被試験回路1に対する検証結果を確認することが可能となる(S13)。
【0034】
次に、以上のような機能検証の手順において、被試験回路1に対するデータ印可の処理動作(図2におけるS4)について、具体例を挙げてさらに詳しく説明する。ここでは、検証モード(シーケンス)として、PC3に用意されたテストデータを全て印可して検証データをメモリ群15に取り込んだ後、被試験回路1であるFPGAに別論理を再ダウンロードして、既に得られている検証データをテストデータとして印可し、その検証データをメモリ群15に格納して、これについて比較および表示を行う場合を例に挙げる。
【0035】
このような検証モードを行うにあたっては、事前にPC3でテストデータ、検証モード等の設定を行っておけばよい。すなわち、例えば検証モードとして、被試験回路1であるFPGAの論理データを一回目検証終了時点で再ロードし、二回目の論理についての検証には一回目で得られた検証データをテストデータとして利用するように設定する。このとき、回路検証装置10のFPGA20に対しては、一回目および二回目のそれぞれの被試験回路1に対応した回路データをダウンロードし、ピンコンフィグデータをレジスタ群21内に格納しておくことが必要である。
【0036】
図3は、ピンコンフィグデータの一具体例を示す説明図である。レジスタ群21内には、例えば図3(a)に示すような形式で、ピンコンフィグデータが格納される。すなわち、レジスタ群21内の第1エッジ部には“01”、第2エッジ部には“11”、タイミング調整部には“01”、フォーマット部には“00”といった具合にピンコンフィグデータが格納される。
【0037】
このうち、第1エッジ部および第2エッジ部は、波形生成回路22が生成するテスト信号の波形の立ち上がりおよび立ち下がりを特定するためのものである。例えば、第1エッジ部が“01”ということは、0→1番目のエッジで信号が立ち上がるという意味である。第2エッジ部も同様に考え0→1→2→3番目のエッジで信号が立ち下がるという意味である。したがって、PP波形のフォーマットを持つ1ピンを例にとると、波形生成回路22が動作するクロック周波数(PLL16によるクロック周波数)が200MHzで、被試験回路1であるFPGAの動作周波数が40MHzで、テストデータが“1”の場合であれば、波形生成回路22は、そのピンコンフィグデータに応じて、図3(b)に示すように、サイクルの始めから5nsで立ち上がり、15nsのところで立ち下がる波形のテスト信号を生成することになる。なお、テストデータが“0”の場合には、生成されるテスト信号は、ローレベルのままの波形となる。
【0038】
また、ピンコンフィグデータのうちのフォーマット部は、生成されるテスト信号の波形パターンを特定するためのものである。例えば、フォーマット部が“00”ということは、図3(c)に示すように、生成されるテスト信号の波形パターンがPP波形であるという意味である(例えば、“00”はPP波形、“01”はNP波形、“10”“11”はNRTZ波形といった具合)。
【0039】
さらに、ピンコンフィグデータのうちのタイミング調整部は、生成されるテスト信号の印加タイミング(遅延時間)を特定するためのものである。例えば、タイミング調整部が“01”ということは、これに応じた分だけタイミング調整回路23が印加タイミングを遅らせるという意味である。
【0040】
図4は、テスト信号の一具体例を示すタイミングチャートである。以上のようなピンコンフィグデータに応じて、波形生成回路22がテスト信号を生成し、タイミング調整回路23がタイミング調整を行うと、図4に示すような波形パターンおよび印加タイミングのテスト信号が、被試験回路1であるFPGAに与えられることになる。
【0041】
図5は、テスト信号のタイミング調整を行うための回路構成の一例を示すブロック図である。タイミング調整回路23がタイミング調整を行うのにあたっては、図5に示すような回路構成を利用することが考えられる。すなわち、互いに遅延時間の異なる遅延素子23a〜23cを複数備えておき、そのうちのいずれかの出力をセレクタ23dで選択することにより、ピンコンフィグデータのタイミング調整部に応じた分だけのタイミング調整を可能とする。
【0042】
ピンコンフィグデータのレジスタ群21内への格納は、次いで、メモリコントローラ24を通じてメモリ群14内にPC3からのテストデータを格納し、その後検証が開始される。詳しくは、FPGA20では、メモリ群14から入力ピン数分のテストデータを1クロックで順次取り出して、波形生成回路22でピン毎PP、NPまたはNRTZのいずれかの波形のテスト信号に変換し、タイミング調整回路23に渡す。ここで、例えばピンコンフィグデータにおけるタイミング調整部の内容が“01”と設定されていれば、タイミング調整回路23では、波形生成回路22空のテスト信号を、遅延素子23aを通過させた後に、被試験回路1であるFPGAに印可する。
【0043】
そして、メモリ群14に格納されているテストデータが全て読み出されてテスト信号として被試験回路1であるFPGAに印可されると、その検証結果である検証データがメモリ群15に格納される。その後、検証モードとして繰り返しモードが設定されているので、FPGA20では、ローダ25を通じてPC3から1回目とは別の回路データを再ロードする。このとき、テストデータは、1回目の検証データ、すなわちメモリ群15内のデータを使用する。以下、上述した場合と同様に、メモリ群15から順次テストデータを読み出し、波形生成、タイミング調整を行って、被試験回路1であるFPGAの検証を行う。その検証結果は、検証データとして再びメモリ群15に格納されることになる。
【0044】
その後は、PC3がメモリ群15から検証データを読み取って、これを予め設定された期待値ファイルと比較し、これらの相違点を明確にすることで、被試験回路1であるFPGAの機能を検証する。このとき、PC3では、機能検証の結果に対する判断の容易化を図るべく、検証データに画像処理を施した後に、これをディスプレイ6にて0,1パターンあるいは画像として表示することが望ましい。
【0045】
以上のように、本実施形態で説明した回路検証装置10によれば、被試験回路1,2にテスト信号を与えるのにあたって、波形生成回路22がレジスタ群21内のピンコンフィグデータに応じた波形のテスト信号を生成するとともに、タイミング調整回路23がそのテスト信号を与えるタイミングをレジスタ群21内のピンコンフィグデータに応じたタイミングとなるように調整する。したがって、レジスタ群21内の情報を適宜設定することによって、被試験回路1,2へのテスト信号を、その被試験回路1,2が実際に使用される環境に近い状態の波形やタイミングで与えることが可能となる。すなわち、様々な動作条件での機能検証に柔軟に対応し得るものとなり、動作条件(動作周波数、入力タイミング、温度、湿度等)によって誤動作が生じてしまう可能性があるか否かについても的確に検証することが可能となることから、非常に信頼性の高い機能検証を実現し得ると言える。
【0046】
しかも、本実施形態で説明した回路検証装置10では、レジスタ群21内のピンコンフィグデータが書き替え可能であるため、被試験回路1,2が替わっても、その被試験回路1,2に合わせてレジスタ群21内のピンコンフィグデータを設定することが可能である。したがって、従来のようにブレッドボードを製作して機能検証を行う場合やLSIテスターを用いて機能検証を行う場合に比べて、対応し得る被試験回路1,2についての汎用性という点で非常に好適なものであると言える。
【0047】
つまり、本実施形態で説明した回路検証装置10を用いて被試験回路1,2の機能検証を行えば、例えば被試験回路1,2毎の専用ブレッドボードを製作することなしに、その機能の検証を容易に実現することができ、さらには機能検証を実施するための準備およびデバッグ時間を大幅に削減できる。また、実際に使用される環境に近い状態の波形やタイミングでの検証を行うため、被試験回路1,2を用いてシステムを構成した場合に100%動作する可能性がより高くなる。
【0048】
また、本実施形態で説明した回路検証装置10によれば、テスト信号の生成の基になるテストデータをPC3から受け取るためのインターフェイスデバイス13と、そのインターフェイスデバイス13で受け取ったテストデータを保持記憶するメモリ群15とを備えていることから、そのテストデータをメモリ群15に一時的に保持しておくことが可能となる。すなわち、回路検証装置10とPC3との間の通信環境に依らずに、そのテストデータを用いて被試験回路1,2の機能検証を行うことができ、これによりその機能検証の信頼性(精度)向上が期待できると言える。
【0049】
また、本実施形態で説明した回路検証装置10によれば、波形生成回路22およびタイミング調整回路23が動作するためのクロック信号を与えるクロック生成回路としてPLL16を備えており、そのPLL16を用いてクロック周波数を上げていることから、被試験回路1,2の入力タイミングの仕様に近いテスト信号を生成して機能検証をすることが可能となる。すなわち、実機の同様の周波数での動作確認が可能となり、機能検証の信頼性向上という点で非常に好適である。
【0050】
また、本実施形態で説明した回路検証装置10は、FPGA20がプログラマブルであり、レジスタ群21内に格納されたピンコンフィグデータの書き替えをPC3から行い得るように構成されている。したがって、被試験回路1,2の仕様(ピン数、入力タイミング等)の変更に容易に対応可能となっている。さらに、被試験回路1がプログラマブルなデバイスであった場合であっても、検証の過程でPC3から当該被試験回路1に再プログラム(回路機能のダウンロード)することができるため、メモリ群15に格納されている検証データを新たなテストデータとして使用して検証を続行することも可能である。さらにまた、PC3からプログラミングすることにより、プログラムROM等の存在が不要となり、回路検証装置10を含むシステム全体の電源ON/OFFや、プログラムROM等へのROMライターでのデータ書き込み時間等が必要ないため、結果として機能検証に要する時間が短縮されることになる。
【0051】
また、本実施形態で説明した回路検証装置10は、被試験回路1,2から得られた検証結果を、PC3での画像処理後にディスプレイ6で表示し得るように構成されている。したがって、検証の結果を例えば0,1パターンや波形等で表示することが可能となり、それを見た人間による評価が非常に容易となる。すなわち、PC3にて検証の結果と期待値データとを比較することが非常に容易となる。さらには、検証の結果が大容量の画像データである場合であっても、その画像データを一度に画像表示させることにより、視覚的に確認させることが可能になる。
【0052】
なお、上述した実施形態で説明した回路検証装置10は、本発明を実施した一具体例に過ぎず、本発明がこれに限定されるものではないことは勿論である。ここで、本発明に係る回路検証装置の他の具体例について簡単に説明する。
【0053】
図6は、本発明に係る回路検証装置の他の例の概略構成を示すブロック図である。図例のように、ここで説明する回路検証装置10′は、複数のFPGA20a,20bを有しているとともに、データ格納用のメモリ群として各FPGA20a,20bの内蔵メモリを使用しているものである。このように、FPGA20a,20bは、被試験回路1,2にテストデータをドライブするためのものと、被試験回路1,2からの検証結果を受け取るためのもの等の如く、複数のデバイスに分割されたものであってもよい。各FPGA20a,20bは、それぞれ上述した実施形態の場合と同様に構成されているものとする。
【0054】
このように構成された回路検証装置10′であっても、上述した実施形態の場合と全く同様に、非常に信頼性の高い機能検証を実現することができ、しかも対応し得る被試験回路1,2についての汎用性という点で非常に好適なものであると言える。また、各FPGA20a,20bの内蔵メモリを使用することで、外部にメモリデバイスを持つ必要もなくなる。
【0055】
また、ここで説明する回路検証装置10′では、外部装置としてLSIテスター7が接続されている。すなわち、外部装置としては、PCではなく、LSIテスター7を用いることも考えられる。このようにLSIテスター7を使用する場合、インターフェイスデバイスは必要なくスルーでもよい。さらに、ドライブ側のFPGA20aを構成する時点でピン毎の回路データを例えばROM17に予め入れておけば、レジスタ群にピン毎の情報をダウンロードして格納する手順が不要になる。その上、被試験回路1,2における一般信号全ピンをレジスタ群内の情報を基に制御することが可能であるため、例えばLSIテスター7の有するピン数が被試験回路1,2の一般信号より少ない場合であっても、高い検出率を有するテストデータでの検証が可能となる。
【0056】
【発明の効果】
以上に説明したように、本発明に係る回路検証装置は、被試験回路の機能の検証に必要なテスト信号の生成をプログラマブルデバイスが行うようになっているので、対応し得る被試験回路についての汎用性を確保しつつ、様々な動作条件での機能検証に柔軟に対応することが可能となる。したがって、検証漏れ等が生じることなく、被試験回路の機能検証を容易かつ的確に行うことのでき、しかも機能検証に要する時間やデバッグ時間等の削減可能となることも期待できる。
【図面の簡単な説明】
【図1】本発明に係る回路検証装置の一例の概略構成を示すブロック図である。
【図2】図1の回路検証装置を用いて行う機能検証の手順の概要を示すフローチャートである。
【図3】図1の回路検証装置のレジスタ群内に格納されるピンコンフィグデータの一具体例を示す説明図である。
【図4】図1の回路検証装置が生成するテスト信号の一具体例を示すタイミングチャートである。
【図5】図1の回路検証装置がテスト信号のタイミング調整を行うために有する回路構成の一例を示すブロック図である。
【図6】本発明に係る回路検証装置の他の例の概略構成を示すブロック図である。
【図7】従来例の概要を示す模式図である。
【符号の説明】
1,2…被試験回路、3…PC、6…ディスプレイ、7…LSIテスター、10,10′…回路検証装置、11…ソケット、12…コネクタ、13…インターフェイスデバイス、14,15…メモリ群、16…PLL、17…ROM、20,20a,20b…FPGA、21…レジスタ群、22…波形生成回路、23…タイミング調整回路、24…メモリコントローラ、25…ローダ
Claims (5)
- 被試験回路が接続される回路脱着部と、
前記脱着部に接続された被試験回路の機能の検証に必要なテスト信号を生成して当該被試験回路に与えるプログラマブルデバイスとを具備するとともに、
前記プログラマブルデバイスは、
前記脱着部に接続される被試験回路の仕様に関する情報を格納し、かつ、当該情報を書き替え可能に構成されたレジスタ群と、
前記レジスタ群が格納している情報に応じた波形のテスト信号を生成する波形生成回路と、
前記波形生成回路が生成したテスト信号を前記レジスタ群が格納している情報に応じたタイミングで前記脱着部に接続された被試験回路に与えるタイミング調整回路とを有している
ことを特徴とする回路検証装置。 - 前記テスト信号の生成の基になるテストデータを外部装置から受け取るためのインタフェースデバイスと、
前記インタフェースデバイスで受け取ったテストデータを保持記憶するメモリ群と
を備えていることを特徴とする請求項1記載の回路検証装置。 - 前記波形生成回路および前記タイミング調整回路が動作するためのクロック信号を与えるクロック生成回路を備えるとともに、
前記クロック生成回路が生成するクロック信号は、その周波数が前記外部装置におけるクロック周波数よりも高い
ことを特徴とする請求項2記載の回路検証装置。 - 前記レジスタ群内に格納された情報の書き替えを前記外部装置から行い得るように構成されている
ことを特徴とする請求項2または3記載の回路検証装置。 - 前記脱着部に接続された被試験回路の機能の検証の結果を当該被試験回路から受け取って前記外部装置へ送出し、当該外部装置での画像処理を経た後に当該外部装置にて画像表示し得るように構成されている
ことを特徴とする請求項2または3記載の回路検証装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002195370A JP2004037278A (ja) | 2002-07-04 | 2002-07-04 | 回路検証装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002195370A JP2004037278A (ja) | 2002-07-04 | 2002-07-04 | 回路検証装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2004037278A true JP2004037278A (ja) | 2004-02-05 |
Family
ID=31703767
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002195370A Pending JP2004037278A (ja) | 2002-07-04 | 2002-07-04 | 回路検証装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2004037278A (ja) |
Cited By (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006162285A (ja) * | 2004-12-02 | 2006-06-22 | Innotech Corp | 半導体集積回路のテスト装置および方法 |
JP2006240612A (ja) * | 2005-03-03 | 2006-09-14 | Nabtesco Corp | アクチュエータ制御装置 |
CN100349385C (zh) * | 2004-04-16 | 2007-11-14 | 华为技术有限公司 | 一种专用集成电路功能验证装置 |
JP2008057991A (ja) * | 2006-08-29 | 2008-03-13 | Yokogawa Electric Corp | デバイス試験システム、設定状態表示装置および設定状態表示方法 |
JP2008111755A (ja) * | 2006-10-31 | 2008-05-15 | Agilent Technol Inc | 波形データ発生器、波形発生器および半導体試験装置 |
JP2009229126A (ja) * | 2008-03-19 | 2009-10-08 | Fujitsu Ltd | 集積回路デバイスの結線状態を判定するためのプログラムおよび方法、および集積回路デバイス |
CN102508467A (zh) * | 2011-10-18 | 2012-06-20 | 中国西电电气股份有限公司 | 基于dsp 与fpga 的开关设备在线监测*** |
CN103064006A (zh) * | 2012-12-26 | 2013-04-24 | 中国科学院微电子研究所 | 集成电路的测试装置 |
JP2014235127A (ja) * | 2013-06-04 | 2014-12-15 | 株式会社アドバンテスト | 試験システム、制御プログラム、コンフィギュレーションデータの書込方法 |
JP2015032341A (ja) * | 2013-07-31 | 2015-02-16 | ユニテスト インク.Unitest Inc. | Fpga基盤メモリ試験装置の出力信号校正装置およびその方法 |
US9140752B2 (en) | 2012-06-04 | 2015-09-22 | Advantest Corporation | Tester hardware |
KR101851945B1 (ko) | 2011-06-29 | 2018-04-26 | 삼성전자주식회사 | 반도체 모듈 및 이를 포함하는 테스트 시스템 |
-
2002
- 2002-07-04 JP JP2002195370A patent/JP2004037278A/ja active Pending
Cited By (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN100349385C (zh) * | 2004-04-16 | 2007-11-14 | 华为技术有限公司 | 一种专用集成电路功能验证装置 |
JP2006162285A (ja) * | 2004-12-02 | 2006-06-22 | Innotech Corp | 半導体集積回路のテスト装置および方法 |
JP2006240612A (ja) * | 2005-03-03 | 2006-09-14 | Nabtesco Corp | アクチュエータ制御装置 |
JP2008057991A (ja) * | 2006-08-29 | 2008-03-13 | Yokogawa Electric Corp | デバイス試験システム、設定状態表示装置および設定状態表示方法 |
JP2008111755A (ja) * | 2006-10-31 | 2008-05-15 | Agilent Technol Inc | 波形データ発生器、波形発生器および半導体試験装置 |
JP2009229126A (ja) * | 2008-03-19 | 2009-10-08 | Fujitsu Ltd | 集積回路デバイスの結線状態を判定するためのプログラムおよび方法、および集積回路デバイス |
KR101851945B1 (ko) | 2011-06-29 | 2018-04-26 | 삼성전자주식회사 | 반도체 모듈 및 이를 포함하는 테스트 시스템 |
CN102508467A (zh) * | 2011-10-18 | 2012-06-20 | 中国西电电气股份有限公司 | 基于dsp 与fpga 的开关设备在线监测*** |
CN102508467B (zh) * | 2011-10-18 | 2014-03-12 | 中国西电电气股份有限公司 | 基于dsp 与fpga 的开关设备在线监测*** |
US9140752B2 (en) | 2012-06-04 | 2015-09-22 | Advantest Corporation | Tester hardware |
CN103064006B (zh) * | 2012-12-26 | 2016-09-14 | 中国科学院微电子研究所 | 集成电路的测试装置 |
CN103064006A (zh) * | 2012-12-26 | 2013-04-24 | 中国科学院微电子研究所 | 集成电路的测试装置 |
JP2014235127A (ja) * | 2013-06-04 | 2014-12-15 | 株式会社アドバンテスト | 試験システム、制御プログラム、コンフィギュレーションデータの書込方法 |
US9563527B2 (en) | 2013-06-04 | 2017-02-07 | Advantest Corporation | Test system |
JP2015032341A (ja) * | 2013-07-31 | 2015-02-16 | ユニテスト インク.Unitest Inc. | Fpga基盤メモリ試験装置の出力信号校正装置およびその方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3577332B2 (ja) | 電子デバイスの試験装置 | |
JP6557220B2 (ja) | プログラム可能なインタフェースベースの検証及びデバッグ | |
KR100483876B1 (ko) | 반도체 집적 회로 설계 및 검증 시스템 | |
US7430698B2 (en) | Method and system for an on-chip AC self-test controller | |
US20040130944A1 (en) | Programming flash memory via a boundary scan register | |
JPH0458072B2 (ja) | ||
JP2001147255A (ja) | 自動テスト装置で、集積回路をテストする方法 | |
WO2001063311A2 (en) | Method and system for wafer and device-level testing of an integrated circuit | |
EP0588507A2 (en) | Method of testing interconnections between integrated circuits in a circuit | |
JPH0416752B2 (ja) | ||
JP2004037278A (ja) | 回路検証装置 | |
CN113157501B (zh) | 一种基于ate测试机的微***模块ac参数测试方法 | |
JP4334463B2 (ja) | 半導体集積回路のテスト装置および方法 | |
KR20040007463A (ko) | 로직 시뮬레이션을 이용하지 않는 복잡한 ic의 설계검증을 위한 방법 및 장치 | |
US10528689B1 (en) | Verification process for IJTAG based test pattern migration | |
JP4213306B2 (ja) | 半導体試験用プログラムデバッグ装置 | |
Mostardini et al. | FPGA-based low-cost automatic test equipment for digital integrated circuits | |
Ferry | FPGA-based universal embedded digital instrument | |
Johnson | Implementing serial bus interfaces using general purpose digital instrumentation | |
JP2002174661A (ja) | 集積回路テスト制御装置 | |
JP2005190112A (ja) | マイクロコンピュータ及びそのデバッグ方法 | |
US20240118339A1 (en) | System, method for circuit validation, and system and method for facilitating circuit validation | |
JP2003256493A (ja) | テスタシミュレーション装置及びテスタシミュレーション方法 | |
Marchetti et al. | Programming flash memory with boundary scan using general purpose digital instrumentation | |
JP2006038678A (ja) | バーインテストシステム、バーインテスト方法 |