JP3067850U - 半導体試験装置 - Google Patents

Abstract

(57)【要約】 【課題】 ロジックのクロックに同期したアナログ試験
を行う際のロジックのクロックとアナログ試験用のサン
プリングパルスとのスキューを調整できる半導体試験装
置。 【解決手段】 テストプロセッサで装置全体の制御を
行いアナログ測定部を有する半導体試験装置であって、
パルス信号を生成するステート・トリガ発生手段と、
ステート・トリガ伝送ラインで伝送されたパルス信号
をテストヘッドにおいてＤ／Ａ出力の伝送路に接続する
スイッチと、スイッチとＤ／Ａ出力の伝送路とを介し
て入力されるパルス信号をイベント・マスタから伝送さ
れサンプリングパルスでＡ／Ｄ変換するデジタイザと、
ステート・トリガ発生手段のパルス信号を分岐してイ
ベント・マスタに与え、パルス信号を遅延させてＡＷＧ
又はデジタイザのサンプリングパルスとする可変遅延回
路と、可変遅延回路の遅延量を変化させ入力されるパ
ルス信号とサンプリングパルスの立ち上がりを一致させ
る制御部とを具備している。

Description

【考案の詳細な説明】

【０００１】

【考案の属する技術分野】

この考案は、アナログＬＳＩ（大規模集積回路）やミクスドＬＳＩを試験する ためのアナログ測定部を有する半導体試験装置であって、例えば、Ｄ／Ａコンバ ータ（デジタル・アナログ変換器）を有するＤＵＴ（被試験デバイス）に与える 論理データのクロックによる応答信号と、アナログ測定部のイベント・マスタか らアナログ・モジュールに与えるアナログ系のクロックとの位相差、つまりスキ ューを最小に調整できる半導体試験装置に関する。

【０００２】 ここで位相差、つまりスキューについて若干説明する。図４（Ａ）に示すよう に、スタンダード・タイミングクロックの立ち上がりに対して、図４（Ｂ）の、 例えばビデオ用サンプリング・クロックの波形の立ち上がり時に位相差、つまり 時間差ｔが生じている。この、時間差ｔをスキューと言うことにする。この明細 書では、基準クロック信号と注目クロック信号との時間差ｔをスキューと言うこ とにする。このスキューは基準クロック信号に対して進み（＋）方向と遅れ（− ）方向に生じることがある。

【０００３】

【従来の技術】

半導体ＬＳＩの発展はめざましく、以前はＬＳＩの機能毎にロジックＬＳＩや メモリＬＳＩやアナログＬＳＩ等に分類されていて、現在でもそれぞれ存在する が、更に「ミクスドＬＳＩ」としてロジック部やメモリ部やアナログ部等が統合 されたＬＳＩも出現している。例えば１チップのテレビ用ＬＳＩやオーディオ用 ＬＳＩや通信用ＬＳＩの MODEMや CODEC等が典型的な「ミクスドＬＳＩ」のデバ イスと云えよう。つまりミクスドＬＳＩは、ロジック部門に加えて A/Dコンバー タや D/Aコンバータ等のアナログ部門とメモリ部門とを混在したＬＳＩである。

【０００４】 上記のミクスドＬＳＩを試験するためにミクスド半導体試験装置がある。アナ ログＬＳＩのみを試験するためのアナログ半導体試験装置もある。更に、最近で はデジタル半導体試験装置にアナログ回路の試験も行う部門を装備した総合的な 半導体試験装置も開発されている。本明細書では、これらを総称して「半導体試 験装置」ということにする。まず、従来のいわゆるミクスド半導体試験装置につ いて説明する。

【０００５】 図２に従来の半導体試験装置の概略ブロック図を、図３にミクスドＬＳＩであ るＤＵＴ２２を測定する概念図を、図４には前述したいわゆるスキューと呼ばれ る２つのクロックの位相差を説明する図を示す。図２を主に用いて説明する。こ の半導体試験装置を大きく分類すると、ワーク・ステーション（ＥＷＳ）５０と 、メインフレーム（ＭＦ）３０と、テストヘッド（ＴＨ）２０とから構成されて いる。

【０００６】 ワーク・ステーション５０は、オペレータが操作するところであって、テスト プロセッサ５１や表示部５２や、図示していないがキーボードなどの入出力手段 を有している。テストプロセッサ５１は装置全体の制御を行い、テスタバス５３ やＶＸＩバス５４を介して各ユニットに制御信号を与える。ＶＸＩバス５４は、 米国で標準化が進んでいるモジュール型計測器用のシステム・バスであって、こ れを導入したのは異なるメーカのモジュールやプリント基板を組み合わせてアナ ログ測定部３１のシステムが容易に構成することができるからである。従って、 全てのユニットやモジュールを自社製にすると、必ず必要なバスではなくテスタ バス５３のみで構成しても良い。また、テストプロセッサ５１はメインフレーム ３０に設けてもよいが、このときもワーク・ステーション５０でテストプロセッ サ５１を駆動する。

【０００７】 メインフレーム３０は、この半導体試験装置の主構成を成すところであって、 主にアナログ測定部３１とデジタル測定部４１とがある。メインフレーム３０内 のアナログ測定部３１の各ユニットや各モジュールには、例えばＶＸＩバス５４ でもって、デジタル測定部４１の各ユニットにはテスタバス５３でもって、それ ぞれテストプロセッサ５１と結ばれ、データの授受を行っている。 それぞれについて簡単に説明する。

【０００８】 アナログ測定部３１には、任意のアナログ波形信号を発生する任意波形発生器 （ＡＷＧ；Arbitrary Waveform Generator）３２や、アナログ信号をデジタル信 号に変換するデジタイザ（ＤＧＴ；Digitizer ）３３や、その他ハイレベル基準 電圧発生器やローレベル基準電圧発生器等々の複数のアナログ・モジュールで構 成されている。イベント・マスタ（ＥＭ；Event Master）３８は、これら複数の アナログ・モジュール等の動作を制御している。

【０００９】 本明細書で、イベント・マスタ（ＥＭ）３８とは、クロック・マスタ（ＣＭ； Clock Master）３７からの数種類のクロック信号から所定のクロック信号を直接 にあるいは分周して、クロック信号のバースト波を並列して数種類生成し、並列 に設置した複数のマルチプレクサを介して、アナログ関係の各ユニットや各モジ ュールに対して並列にそれぞれ必要なスタート・ストップのシーケンス等を正確 に制御して出力する部門をいう。 アナログ測定部３１は本装置で生成したアナログ・テスト信号をＤＵＴ（被試 験デバイス）２２に与え、ＤＵＴ２２からの応答信号を処理し合否判定したりし てＤＵＴ２２のアナログ部門の測定を行う。

【００１０】 デジタル測定部４１には、ＤＵＴ２２を試験する論理パターンと期待値パター ンとを生成するパターン発生器（ＰＧ）４４や、パターンのタイミングを生成す るタイミング発生器（ＴＧ）４３や、論理パターンをＤＵＴ２２に与える試験信 号に変換する波形整形器（ＦＭＴ）４２があって、ＤＵＴ２２に論理データを与 え、ＤＵＴ２２からの応答信号を期待値パターンと比較するパターン比較器（Ｃ ＯＭＰ）４５等が含まれており、主として、ＤＵＴ２２のロジック部門の測定を 行う。

【００１１】 テストヘッド２０には、パフォーマンスボード（ＰＢ）２１が装着され、ＤＵ Ｔ２２にテスト信号を与えてその応答信号を受ける信号の授受を行い、ＤＵＴ２ ２を試験する。パフォーマンスボード２１とメインフレーム３０のアナログ測定 部３１やデジタル測定部４１との間にはそれぞれケーブルで接続されている。

【００１２】 図３に、ミクスドＬＳＩであるＤＵＴ２２の一例の概略構成図とそれを試験す る一例の概念図を示す。 ＤＵＴ２２のロジック部門１７には、デジタル測定部４１の波形整形器４２か らのテスト信号が与えられ、その応答信号はコンパレータで電圧比較され、パタ ーン比較器４５で期待値パターンと比較されて良否が判定される。

【００１３】 Ａ／Ｄコンバータ部門１８にはアナログ測定部３１のＡＷＧ３２から任意のア ナログ波形が与えられ、ＤＵＴ２２でデジタル化されたデジタル値をバッファメ モリであるＤＣＡＰ（Data Caputre）３６に記憶させ、後に良否が判定される。

【００１４】 Ｄ／Ａコンバータ部門１９には、デジタル測定部４１の波形整形器４２から論 理データが与えられて、ＤＵＴ２２は入力論理データ信号に対応するアナログ信 号を発生する。ＤＵＴ２２で発生し出力されるアナログ信号は、アナログ測定部 ３１のデジタイザ（ＤＧＴ）３３に伝送され、デジタイザ３３でデジタル化され て良否が判定される。デジタイザ３３の出力データはＦＦＴ（高速フーリエ変換 ）演算手段でデータ処理して良否判定することもある。ＤＵＴ２２には、その他 の部門を有するものもあるが、説明は省略する。

【００１５】 いわゆるミクスド半導体試験装置には、その他に、図２に示すようにスペクト ラム・アナライザ等の外部トリガ端子に与える外部測定器用のステート・トリガ （State Tigger）を供給するステート・トリガ発生手段１０を設けている。ステ ート・トリガ発生手段１０はテスタバス５３と接続されて、デジタル測定部４１ のクロック信号と同期してステート・トリガのクロック信号を発生することがで きる。そして、ステート・トリガの伝送ラインでテストヘッド２０に供給し、テ ストヘッド２０のステート・トリガ端子から外部測定器に供給する。

【００１６】 ところで図３に示すように、例えば、ＤＵＴ２２のＤ／Ａコンバータ部門１９ のアナログ信号を発生させる論理データのタイミングはデジタル測定部４１のク ロックによって与えられている。その応答信号であるアナログ信号はＤ／Ａ出力 の伝送路４９を介してデジタイザ３３に与えられる。アナログ信号を解析するデ ジタイザ３３に与えるサンプリング・クロック等のタイミングはアナログ測定部 ３１のイベント・マスタ３８からサンプリングパルスの伝送路４８を介して与え ている。従って、ＤＧＴ３３での両者のタイミングは同期が取られてなく、両者 のスキューのズレは７０ｎｓ（ナノ秒）〜８０ｎｓ程度もある。

【００１７】

【考案が解決しようとする課題】

従来の図２の構成でもって、Ｄ／Ａコンバータ部門１９の２ＫＨｚ前後のオー ディオ関係のアナログ周波数帯では、オーディオ用のＤＧＴ３３でアナログ・デ ジタル変換してデジタルデータを解析しても、オーディオ信号の周期時間に比べ てスキューのバラツキ時間が非常に小さいので、さほど問題なくアナログ試験を 行うことはできる。

【００１８】 しかしながら、数１０ＭＨｚ以上の高い周波数のビデオ用のＤＧＴ３３では、 ビデオ信号のアナログ信号の周期時間とスキューのバラツキ時間のオーダが段々 と近似してくるので、異なる半導体試験装置での測定値にバラツキが生じるため に好ましくない。 半導体試験装置では、オーディオ信号においてもビデオ信号においても、デジ タル試験用のクロックに同期したアナログ試験を行う場合に、このスキュー時間 を、少なくとも、一定のスキュー時間±数ｎｓすることが望まれる。

【００１９】 この考案の第１の目的は、デジタル試験用のクロックに同期したＤ／Ａコンバ ータの試験を行う場合のデジタイザ３３における入力信号とサンプリングパルス とのスキューを大幅に改善する装置を提供することにある。 この考案の第２の目的は、アナログ測定部の任意波形発生器（ＡＷＧ）３２か らアナログ信号を出力してＤＵＴ２２に与え、その応答信号をデジタイザ３３に 与える場合に、イベント・マスタ３８からデジタイザ３３に供給するサンプリン グパルスとＤＵＴからの応答信号のスキューを大幅に改善する装置を提供するこ とにある。

【００２０】

【課題を解決するための手段】

上記目的を達成するために、この考案は外部測定器用のステート・トリガの伝 送ラインを用いて、ＤＵＴ２２の試験に先立ってスキュー時間を一定に調整する 回路を設けたものである。 メインフレーム３０とテストヘッド２０との間は数メートル以上離れている。 従って、メインフレーム３０の波形整形器４２から例えばＤＵＴ２２のＤ／Ａコ ンバータ部門１９に論理データの伝送路４７を介して論理データを与え、その応 答信号であるアナログ信号をＤ／Ａ出力の伝送路４９を介してデジタイザ３３に 与えるまでに遅延時間が生じている。また、ＡＷＧ３２で発生させた任意波形を ＤＵＴに与えその応答信号をデジタイザ３３に与えるまでにも遅延時間が生じて いる。

【００２１】 そこで、第１目的の考案を実現するために、ステート・トリガ発生手段１０で パルス信号を発生させ、ステート・トリガ伝送ラインでテストヘッド２０（パフ ォーマンスボード２１も含むものとする）に伝送させて、そのパルス信号を第１ スイッチを介してＤ／Ａ出力の伝送路４９に接続してデジタイザ３３に与えるよ うにする。つまり、前述した波形整形器４２からＤＵＴ２２に論理データを与え その応答信号をＤ／Ａ出力の伝送路４９でデジタイザ３３に与える遅延時間と、 ステート・トリガ発生手段１０からのパルス信号をテストヘッド２０で第１スイ ッチを介してＤ／Ａ出力の伝送路４９に接続してデジタイザ３３に与えるまでの 遅延時間とを等しいもの、あるいは、一定のスキュー時間とする。

【００２２】 一方、ステート・トリガ発生手段１０で発生させたパルス信号を分岐してイベ ント・マスタ３８に与え、第１可変遅延回路を通してサンプリングパルスとした パルス信号を、サンプリングパルスの伝送路４８を介してデジタイザ３３に与え る。そして、ＤＵＴ２２のテストに先立って、テストヘッド２０からＤ／Ａ出力 の伝送路４９を介して伝送されたステート・トリガのパルス信号と、イベント・ マスタ３８からサンプリングパルスの伝送路４８を介して伝送されたサンプリン グパルスとを比較する。

【００２３】 両パルスの比較は、Ｄ／Ａ出力の伝送路４９を介して伝送されたパルス信号を 基準パルスとし、サンプリングパルスはイベント・マスタ３８の第１可変遅延回 路の遅延量を調整しつつ、立ち上がりが同一点の遅延量を求めて設定する。立ち 上がりの同一点を求めるには、第１可変遅延回路の遅延量を徐々に変化させなが らサンプリングパルスの位相を変化させ、基準パルスが“０”から“１”に変化 する点を求めるとよい。

【００２４】 第２目的の考案を実現するためには、先ず第１目的の考案を実現させてサンプ リングパルスの位相を固定し、次にステート・トリガ発生手段１０で発生させ分 岐してイベント・マスタ３８に与えられたパルス信号を、第２可変遅延回路を通 してＡＷＧ３２に与えるクロック信号とする。このクロック信号でパルス信号を 発生させ、ＡＷＧ出力の伝送路４６を介してテストヘッド２０に伝送し、第２ス イッチでＤ／Ａ出力の伝送路４９に接続させてデジタイザ３３に伝送させる。

【００２５】 デジタイザ３３では、イベント・マスタ３８からサンプリングパルスの伝送路 ４８を介して伝送されたサンプリングパルスを基準とし、第２遅延回路の遅延量 を徐々に変化させながら、Ｄ／Ａ出力の伝送路４９からデジタイザ３３に伝送さ れたパルス信号の位相を変化させて、“０”から“１”に変化する時点の遅延量 を求めて設定する。

【００２６】 次に、この考案の構成を述べる。第１考案はテストヘッド２０から伝送されデ ジタイザに入力される入力信号とデジタイザのサンプリングパルスとのスキュー を調整できる半導体試験装置である。つまり、テストプロセッサで装置全体の 制御を行い、アナログ測定部を有する半導体試験装置であって、パルス信号を 生成し、ステート・トリガ伝送ラインでテストヘッドに伝送してステート・トリ ガ端子にパルス信号を供給するステート・トリガ発生手段と、ステート・トリ ガ伝送ラインのパルス信号をテストヘッドにおいてＤ／Ａ出力の伝送路に接続す る第１スイッチと、第１スイッチとＤ／Ａ出力の伝送路とを介して入力される パルス信号をイベント・マスタから伝送されサンプリングパルスでアナログ・デ ジタル変換するデジタイザと、ステート・トリガ発生手段で生成したパルス信 号を分岐してイベント・マスタに与え、パルス信号を所定に遅延させてＡＷＧ又 はデジタイザのサンプリングパルスとするイベント・マスタ内に設けた第１可変 遅延回路と、第１遅延回路の遅延量を変化させてサンプリングパルスの位相を 変化させ、Ｄ／Ａ出力の伝送路を介して入力されるパルス信号とサンプリングパ ルスの立ち上がりを一致させる制御部とを具備し、ＤＵＴのテストに先立って デジタイザでの入力パルスとサンプリングパルスとのスキューを調整することが できる半導体試験装置である。

【００２７】 第２考案は、アナログ測定部３１の任意波形発生器３２に与えるクロック信号 とデジタイザ３３に与えるサンプリングパルスとのスキューを調整できる半導体 試験装置である。つまり、第１考案の半導体試験装置に加えて、ステート・ トリガ発生手段で生成したパルス信号を分岐しイベント・マスタに与えられたパ ルス信号を所定に遅延させて任意波形発生器のクロック信号とするイベント・マ スタ内に設けた第２可変遅延回路と、第２可変遅延回路で遅延されたクロック 信号でもって任意波形発生器で生成した矩形波信号の出力信号をＡＷＧ出力の伝 送路を介してテストヘッドに伝送し、テストヘッドにおいてＤ／Ａ出力の伝送路 に接続する第２スイッチと、第２スイッチとＤ／Ａ出力の伝送路とを介してデ ジタイザに伝送される矩形波信号を第２遅延回路の遅延量を変化させて矩形波信 号の位相を変化させ、デジタイザに与えられるサンプリングパルスとの立ち上が りを一致させる制御部とを具備し、ＤＵＴのテストに先立って任意波形発生器 に与えるクロック信号とデジタイザに与えるサンプリングパルスとのスキューを 調整することができる半導体試験装置である。

【００２８】

【考案の実施の形態】

考案の実施の形態を実施例に基づき図面を参照して説明する。図１に本考案の 一実施例の構成図を示す。 図１の考案構成図と図２の従来構成図との相違点は、パフォーマンスボード２ １を含むテストヘッド２０において、ステート・トリガ伝送路とＤ／Ａ出力の伝 送路４９とを接続する第１スイッチ５と、ＡＷＧ出力の伝送路４６とＤ／Ａ出力 の伝送路４９とを接続する第２スイッチ６を備える。また、ステート・トリガ発 生手段１０で発生させるパルス信号を分岐してイベント・マスタ３８に与え、こ のパルス信号を遅延させる第１可変遅延回路７と第２可変遅延回路８とを備え、 第１可変遅延回路７の出力信号はサンプリングパルスとしてデジタイザ３３に与 え、また、第２可変遅延回路８の出力信号はクロック信号としてＡＷＧ３２に与 える。

【００２９】 ステート・トリガ発生手段１０は、デジタル測定部４１の１ビット分のＰＧ１ １等で構成されているので、デジタル測定部４１の論理データのクロックと同期 してパルスを生成することができる。また、生成したパルスをテストヘッド２０ に伝送するステート・トリガ伝送路の長さは、ＦＭＴ４２からテストヘッド２０ に論理データを伝送する論理データの伝送路４７の長さとほぼ同じであり、つま り遅延時間がほぼ同じと仮定する。

【００３０】 そこで、ＤＵＴ２２の試験に先立って、ステート・トリガ発生手段１０で生成 したパルス信号をステート・トリガ伝送路でテストヘッド２０に伝送し、第１ス イッチ５を介してＤ／Ａ出力の伝送路４９に接続し、Ｄ／Ａ出力の伝送路４９を 介してデジタイザ３３に伝送する。

【００３１】 一方、ステート・トリガ発生手段１０で生成したパルス信号を分岐して、アナ ログ測定部３１のイベント・マスタ３８にも与え、第１可変遅延回路７でちえん させたパルス信号をサンプリングパルスとしてデジタイザ３３に与える。そして 、サンプリングパルスの位相を第１可変遅延回路７を変化させながら、Ｄ／Ａ出 力の伝送路４９からの入力パルスを測定することで、入力パルスが“０”から“ １”に変化する位相点の第１可変遅延回路７の遅延量がスキューを最小にする。 これが、第１考案である。

【００３２】 次に、ＡＷＧ３２に与えるクロック信号のタイミングを、第１考案の場合と同 様に、デジタイザ３３が入力するパルス信号とサンプリングパルスのスキューが 最小になるようにして調節する。つまり、ステート・トリガ発生手段１０で生成 したパルス信号を分岐してアナログ測定部３１のイベント・マスタ３８に与えた パルス信号を第２可変遅延回路８を介してＡＷＧ３２に与えるクロック信号とす る。このクロック信号を用いて、ＡＷＧ３２はパルス信号を生成して出力する。

【００３３】 ＡＷＧ３２の出力信号は、ＡＷＧ出力の伝送路４６でテストヘッド２０に伝送 され、テストヘッド２０で第２スイッチ６を介してＤ／Ａ出力の伝送路４９に接 続され、Ｄ／Ａ出力の伝送路４９を介してデジタイザ３３に与えられる。イベン ト・マスタ３８からデジタイザ３３に与えるサンプリングパルスのタイミングは 既に調整済みであるのでそのままとし、ＡＷＧ３２に与えるクロック信号のタイ ミングを第２可変遅延回路８を調整して変化させながら測定する。そして、ＡＷ Ｇ３２から出力し、Ｄ／Ａ出力の伝送路４９からデジタイザ３３に入力するパル ス信号が、“０”から“１”に変化する点の第２可変遅延回路８の遅延量がスキ ューを最小にする値となる。これが、第２考案である。

【００３４】

【考案の効果】

以上詳細に説明したように、従来の半導体試験装置ではできなかったデジタイ ザ３３でのスキューの調整が可能となった。つまり、この考案では、メインフレ ーム３０からテストヘッド２０への数メートル以上の伝送路を往復してデジタイ ザ３３入力される信号とサンプリングパルスとのスキューを最小に調節できるよ うになった。実験によると、一定のスキュー時間±１ｎｓ に押さえ込めるよう になった。

【００３５】 従って、オーディオ信号のテストはもとより、ビデオ信号のテストにおいても 、異なる半導体試験装置でのテストデータのバラツキは無くなり、再現性が有り 、信頼性が向上した。実用に際して、その技術的効果は大きい。

【図面の簡単な説明】

【図１】本考案の一実施例の構成図である。

【図２】従来の構成図の一例である。

【図３】ＤＵＴ２２であるミクスドＬＳＩを試験する概
念図である。

【図４】本装置のスキューを説明する説明図である。

【符号の説明】

５ 第１スイッチ ６ 第２スイッチ ７ 第１可変遅延回路 ８ 第２可変遅延回路 １０ ステート・トリガ発生手段 １１ トリガ用ＰＧ １３ デジタルコンパレータ（ＣＯＭＰ） １７ ロジック部門 １８ Ａ／Ｄコンバータ部門 １９ Ｄ／Ａコンバータ部門 ２０ テストヘッド（ＴＨ） ２１ パフォーマンスボード（ＰＢ） ２２ ＤＵＴ（被試験デバイス） ３０ メインフレーム（ＭＦ） ３１ アナログ測定部 ３２ 任意波形発生器（ＡＷＧ；Arbitrary Waveform
Generator） ３３ デジタイザ（ＤＧＴ；Digitizer） ３６ データメモリ（ＤＣＡＰ；Data Capture） ３７ クロック・マスタ（ＣＭ） ３８ イベント・マスタ（ＥＭ） ４１ デジタル測定部 ４２ 波形成型器（ＦＭＴ） ４３ タイミング発生器（ＴＧ） ４４ パターン発生器（ＰＧ） ４５ パターン比較器（ＣＯＭＰ） ４６ ＡＷＧ出力の伝送路 ４７ 論理データの伝送路 ４８ サンプリングパルスの伝送路 ４９ Ｄ／Ａ出力の伝送路 ５０ ワーク・ステーション（ＥＷＳ） ５１ テストプロセッサ（ＴＰ） ５２ 表示部 ５３ テスタバス ５４ ＶＸＩバス

Claims (2)

【実用新案登録請求の範囲】
1. 【請求項１】 テストプロセッサで装置全体の制御を行
   い、アナログ測定部を有する半導体試験装置において、 パルス信号を生成し、ステート・トリガ伝送ラインでテ
   ストヘッドに伝送してステート・トリガ端子にパルス信
   号を供給するステート・トリガ発生手段と、 ステート・トリガ伝送ラインのパルス信号をテストヘッ
   ドにおいてＤ／Ａ出力の伝送路に接続する第１スイッチ
   と、 第１スイッチとＤ／Ａ出力の伝送路とを介して入力され
   るパルス信号をイベント・マスタから伝送されサンプリ
   ングパルスでアナログ・デジタル変換するデジタイザ
   と、 ステート・トリガ発生手段で生成したパルス信号を分岐
   してイベント・マスタに与え、パルス信号を所定に遅延
   させてＡＷＧ又はデジタイザのサンプリングパルスとす
   るイベント・マスタ内に設けた第１可変遅延回路と、 第１遅延回路の遅延量を変化させてサンプリングパルス
   の位相を変化させ、Ｄ／Ａ出力の伝送路を介して入力さ
   れるパルス信号とサンプリングパルスの立ち上がりを一
   致させる制御部と、 を具備し、ＤＵＴのテストに先立ってデジタイザでの入
   力パルスとサンプリングパルスとのスキューを調整する
   ことを特徴とする半導体試験装置。
2. 【請求項２】 請求項１記載の半導体試験装置に加え
   て、 ステート・トリガ発生手段で生成したパルス信号を分岐
   しイベント・マスタに与えられたパルス信号を所定に遅
   延させて任意波形発生器のクロック信号とするイベント
   ・マスタ内に設けた第２可変遅延回路と、 第２可変遅延回路で遅延されたクロック信号でもって任
   意波形発生器で生成した矩形波信号の出力信号をＡＷＧ
   出力の伝送路を介してテストヘッドに伝送し、テストヘ
   ッドにおいてＤ／Ａ出力の伝送路に接続する第２スイッ
   チと、 第２スイッチとＤ／Ａ出力の伝送路とを介してデジタイ
   ザに伝送される矩形波信号を第２遅延回路の遅延量を変
   化させて矩形波信号の位相を変化させ、デジタイザに与
   えられるサンプリングパルスとの立ち上がりを一致させ
   る制御部と、 を具備し、ＤＵＴのテストに先立って任意波形発生器に
   与えるクロック信号とデジタイザに与えるサンプリング
   パルスとのスキューを調整することを特徴とする半導体
   試験装置。