JP4601119B2 - メモリ試験方法・メモリ試験装置 - Google Patents
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Description
【発明の属する技術分野】
この発明は例えばフラッシュメモリと呼ばれるブロック機能を具備したメモリを試験するメモリ試験装置に関する。
【0002】
【従来の技術】
書き換え可能な読み出し専用メモリであるPROMの中で、電気的に全ビットの内容(ブロック単位でも可能)を消し、その内容を書き換えることができるメモリをフラッシュメモリと称している。このフラッシュメモリは図4に示すようにMビットを1ページとし、Nページを1ブロックとして取り扱い、全ビットは元よりブロック単位で記憶内容を消し、内容を書き換えることを可能とするブロック機能を持っている。一般にMビット=512乃至2048ビット、Nページ=16ページとされる場合が多い。
【0003】
このフラッシュメモリも従来は一般的なメモリをテストするメモリ試験装置を利用してテストを実行している。図5に普通一般に使われているメモリ試験装置の概要を示す。
図中100は主制御器、200はメインフレームと呼ばれているテスタ本体、300は被試験メモリMUTをメインフレーム200に電気的に接続するテストヘッドを示す。主制御器100は例えばワークステーション程度の規模を具備したコンピュータシステムによって構築され、テストプログラム101に記載されたテスト条件をメインフレーム200に設けたパターン発生器PGとタイミング発生器TGに転送して初期設定を施し、この初期設定条件に従ってパターン発生器PGとタイミング発生器TGを制御し、被試験メモリMUTをテストする。
【0004】
つまり、メインフレーム200にはパターンデータを発生するパターン発生器PGと、各種のタイミングクロックを発生させるタイミング発生器TGと、パターン発生器PGが出力するパターンデータと、タイミング発生器TGが出力するタイミング信号とによって信号波形の立上り、立下りのタイミングが規定された実波形を持つ試験パターン信号を生成する波形フォーマッタFCと、波形フォーマッタFCから出力される多チャンネルの試験パターン信号をテストヘッド300に伝送するドライバ群DRと、被試験メモリMUTが出力する読出応答出力信号が正規のL論理レベル及びH論理レベルを持っているか否かを判定する電圧比較器群VCPと、電圧比較器群VCPの判定結果が良である場合に、その判定結果とパターン発生器PGが出力する期待値パターンとを比較する論理比較器LOCと、論理比較器LOCの比較結果を記憶する不良解析メモリAFMとによって構成される。
【0005】
不良解析メモリAFMはよく知られているように、被試験メモリMUTと同等乃至はそれ以上の記憶容量を持つメモリによって構成され、被試験メモリMUTの全ビットの良否判定結果を格納する。
従って、従来はフラッシュメモリを試験した場合も全ビットの良否判定結果を不良解析メモリAFMに格納し、不良解析メモリAFMに与えるアドレス信号に従って各ブロックを識別し、各ブロック毎に不良セルの数を計数し、救済が可能か否か等の救済処理等に利用している。
【0006】
図6に一般的なフラッシュメモリを構成する半導体チップの救済構造を示す。チップCHP内にはメモリ形成部A1、A2と、スペアカラム形成部B1、B2と、スペアブロック形成部C1、C2とが形成される。メモリ形成部A1にはこの例ではブロックNO.1〜NO.512が形成され、他方のメモリ形成部A2にはブロックNO.513〜NO.1024を形成した場合を示す。図6ではメモリ形成部をA1、A2の2個形成した場合を示すが、その数は任意に採られる。
【0007】
スペアカラム形成部B1にはメモリ形成部A1のカラムアドレス線上の不良セルを救済するためのスペアカラムセル列SCが形成される。この例では4本のスペアカラムセル列SCを形成した場合を示す。スペアカラム形成部B2にはメモリ形成部A2のカラムアドレス線上の不良セルを救済するためのスペアカラムセル列SCが形成される。これらのスペアカラムセル列SCをメモリ形成部A1及びA2に形成したセル列と置き換えることにより不良セルの救済を行う。
【0008】
スペアブロック形成部C1とC2にはそれぞれに複数のスペアブロックSBが形成され、これら複数のスペアブロックSBをメモリ形成部A1とA2内の不良ブロックに置き換えることにより、不良ブロックの救済を行う。
フラッシュメモリの試験はブロック単位に行われる。例えばブロックNO.1をローアドレスによってアクセスし、ブロックNO.1のメモリセルをカラムアドレス方向にアクセスして、書込みと読み出しが行われ期待値と比較される。例えばNAND型のフラッシュメモリの場合は「0」論理を書込み、この「0」論理が正常に書き込まれているか否かにより不良セルの検出を行なっている。つまり、NAND型フラッシュメモリは無書込状態で「1」論理を出力する性質を具備している。書込みと読み出しは例えば6ビットずつ同時に行われる。
【0009】
【発明が解決しようとする課題】
上述したように、従来のメモリ試験装置は被試験メモリと同等のアドレス構造を持つ不良解析メモリAFMに不良セルのアドレスを記憶させ、試験終了後にその記憶を解析してスペアカラムセル列SCと、スペアブロックSBの個数の範囲で救済が可能か否かを判定するから、その解析に時間が掛かる欠点がある。
更に、フラッシュメモリでは不揮発性メモリの特性上当初は書込み及び読み出しが不能であったセルでも書込みと、読み出しを繰り返す間に正常なセルに変移する場合がある。このためにメモリの内部に書込みが正常に行われたか否かを判定する機能と、正常に書込みが行われない場合は再書込みを行う機能とが付加されている。再書込みの回数は最大で6回程度に制限されているが、この再書込みを行っている時間は長い。このためにフラッシュメモリの試験に要する時間は不良セルの数に比例して試験に要する時間が長くなる大きな欠点がある。
【0010】
この発明の目的は不良救済が可能か否かを試験中に判定してしまうメモリ試験方法と、メモリ試験装置を提供すること、及びフラッシュメモリのような不揮発性メモリの試験時間を短縮することができるメモリ試験方法と、メモリ試験装置を提供することにある。
【0011】
【課題を解決するための手段】
この発明の請求項1では、ブロック機能を具備したメモリの各ブロックを構成するセルに所定の論理が正常に書き込めたか否かを試験し、不良セルを検出するメモリ試験方法において、各ブロック内の不良セルの数が所定個に達した時点でその試験中のブロックをスペアブロックによって救済すると判定し、そのブロックの試験を中止するメモリ試験装置を提案する。
【0012】
この発明の請求項2では、請求項1記載のメモリ試験方法において、試験中のブロックがスペアブロックによって救済すると判定された時点で、試験対象ブロックを次のブロックに移すメモリ試験方法を提案する。
この発明の請求項3では、請求項1記載のメモリ試験方法において、同時に複数のメモリを試験している状態で試験中のブロックがスペアブロックによって救済すると判定された場合は、そのメモリのブロックの試験を中断し、他のメモリの試験が次のブロックに移るのと同期して次のブロックの試験を開始するメモリ試験方法を提案する。
【0013】
この発明の請求項4では、ブロック機能を具備したメモリの各ブロックを構成するセルに所定の論理が正常に書き込めたか否かを試験し、不良セルを検出するメモリ試験方法において、同一アドレスライン上の不良セルの数が所定個に達した場合は、その後に試験する他のブロックではそのアドレスライン上のセルの試験をマスクするメモリ試験方法を提案する。
この発明の請求項5では、請求項1乃至3記載のメモリ試験方法の何れかにおいて、スペアブロックによって救済すると判定されたブロックの数が予め定めた許容値を越えた場合は、その試験中のメモリの試験はその時点で修了するメモリ試験方法を提案する。
【0014】
この発明の請求項6では、A、ブロック機能を具備したメモリの各ブロックを構成する各メモリセルに所定の論理が正常に書き込めたか否かを試験するメモリ試験装置において、
B、各ブロック内において所定数の不良セルが存在することを検出してそのブロックをバッドブロックと判定し、記憶するバッドブロック検出記憶手段と、
C、同一アドレスライン上に所定数の不良セルが存在することを検出してそのアドレスラインをバッドアドレスラインと判定し、記憶するバッドアドレスライン検出記憶手段と、
D、バッドブロック検出記憶手段が試験中のブロックをバッドブロックと判定した時点で、その試験中のブロックの試験を中断させると共に、バッドアドレスライン検出記憶手段がバッドアドレスラインを検出した時点で、その後に試験を行う他のブロックの試験では検出されたバッドアドレスライン上のセルに強制書込信号を書込み、そのセルを試験の対象から除外する制御を行うマスク制御手段と、
を付加した構成としたメモリ試験装置を提案する。
【0015】
この発明の請求項7では、A、請求項6記載のメモリ試験装置において、
B、バッドブロック検出記憶手段に所定個のバッドブロックが記憶されたことを検出すると、そのバッドブロックを発生したメモリをバッドメモリと判定するバッドメモリ検出手段と、
C、このバッドメモリ検出手段が試験中のメモリをバッドメモリと判定した時点から、そのメモリに対する試験を停止させるマスク制御手段と、
を付加した構成としたメモリ試験装置を提案する。
【0016】
【作用】
この発明の請求項1で提案するメモリ試験方法によれば試験中のブロックにおいて不良セルの数が例えばスペアカラムセル列の本数より多く検出された場合は、そのブロックはスペアブロックに置換して救済すると判定する。従ってそのブロックの試験はその時点からは行う必要が無く、特に請求項2で提案するメモリ試験方法に従えば次のブロックの試験に移ることができる。この結果、試験終了後に不良救済が可能か否かを判定しなくてよく、また試験に要する時間を短縮することができる利点が得られる。
【0017】
この発明の請求項3で提案するメモリ試験方法によれば同時に複数のフラッシュメモリを試験している場合に、あるフラッシュメモリでスペアブロックに置換して救済することが決定された場合は、そのフラッシュメモリのそのブロックに関する試験はその時点で中断し、他のフラッシュメモリの試験が次のブロックに移る際に、これと同期して中断していたフラッシュメモリの試験も再開させる。
従って、不良セルの数が多いフラッシュメモリの試験に要する時間に対して、比較的不良セルの数が少ない他のフラッシュメモリの試験時間を遅らせてしまう不都合を回避することができる。
【0018】
この発明の請求項4で提案するメモリ試験方法によれば、同一アドレスライン上(カラムアドレスライン)に所定値以上(スペアブロックの数以上)の不良セルが検出された場合は、この不良セルが存在するカラムアドレスをスペアカラムセル列で救済するものと判定し、更にその後に試験を行うブロックではこのカラムアドレスライン上のセルに関しては試験をマスクさせ試験の対象から外して試験を行わせる。この結果、同一カラムアドレスライン上に多くの不良セルが存在した場合に、所定個の不良セルを計数するまでは時間が掛かっても、それ以後はその不良カラムアドレスライン上の不良セルは試験の対象から外されるため、結果的には試験時間を短縮することができる。
【0019】
この発明の請求項5で提案するメモリ試験方法によればスペアブロックを使った救済が予め定めた許容値を越えた場合は、そのフラッシュメモリの試験を停止させ、不良メモリとして処理する。従って、不良セルの数が多いメモリの試験のために他のメモリの試験時間が長くなってしまう不都合が解消される。
【0020】
【発明の実施の形態】
図1にこの発明による請求項6及び7で提案するメモリ試験装置の一実施例を示す。この発明においては図5に示した通常のメモリ試験装置の構成にバッドブロック検出記憶手段202と、バッドアドレスライン検出記憶手段203と、バッドメモリ検出記憶手段204と、マスク制御手段205とを設けた構成を特徴とするものである。
【0021】
バッドブロック検出記憶手段202は論理比較器LOCが出力する不良検出信号FCを計数し、ブロック機能を具備したメモリの各ブロックにおいて、試験中のブロックで検出される不良セルの個数が所定の個数(図6に示したスペアカラムセル列SCの本数+1)に達した時点で、このブロックをバッドブロックと判定し、このブロックを図6で説明したスペアブロックSBで救済するものとし、その後はこのブロックの試験を中断させる。この試験の中断はマスク制御手段205が行う。
【0022】
バッドアドレスライン検出記憶手段203は同一アドレスライン(カラムアドレスライン)上で発生する不良セルの数を計数し、不良セルの数が図6に示したスペアブロックの数に+1した数に達した時点でバッドアドレスラインと判定する。バッドアドレスラインが検出されると、そのバッドアドレスラインはスペアカラムセル列SCで救済するものとするからその後に試験を行う他のブロックではそのバッドアドレスライン上のセルに対しては試験を行わずにマスクする。その結果としてバッドアドレスライン上に連続して不良セルが存在した場合でも、バッドアドレスラインと判定した後は、そのバッドアドレスライン上の不良セルに関しては試験を行わないから、試験時間が長くなる不都合を回避することができる。
【0023】
バッドメモリ検出記憶手段204はバッドブロック検出記憶手段202でバッドブロックを検出する毎にそのバッドブロックの個数を計数し、その計数値が予め定めた許容値(スペアブロックの数に全ブロック数の数%を加えた数値)に達した時点でその試験中のメモリをバッドメモリと判定し、不良品として処理を行う。従って、バッドメモリと判定した時点以後は、このメモリに関しては試験を停止する。
【0024】
以上により、この発明の特徴とするメモリ試験方法及びメモリ試験装置の構成動作の概要が理解されるところであるが、以下に各部の構成及びその動作を詳細に説明する。
図2にその詳細構造の一例を示す。バッドブロック検出記憶手段202は被試験メモリMUTのカラムアドレスと同一のビット長を持つレジスタFCMと、このレジスタFCMから読み出されるフェイルを検出するフェイル検出器FCDと、フェイル検出器FCDがフェイルを検出する毎にそのフェイルの数を計数するフェイルカウンタFCCONと、このフェイルカウンタFCCONに計数されるフェイル数と第1レジスタRG1に設定した値とを比較する第1比較器CP1と、第1比較器CP1がフェイルカウンタFCCONの計数値が第1レジスタRG1に設定した値に等しくなったことを検出すると、試験中のブロックと同じアドレスにバッドブロックを表わす、例えば「1」論理を記憶するバッドブロックメモリBBMとによって構成することができる。
【0025】
被試験メモリMUTにはパターン発生器PGから試験パターン信号TPとアドレス信号ADRとが与えられ、例えばNAND型フラッシュメモリの場合であれば試験対象ブロック内の全てのメモリセルに「0」論理を書きこむ。被試験メモリMUTはローアドレスによりブロックが選択され、各ブロック内はカラムアドレス方向に1アドレスずつアクセスされて読み出しが行われる。つまり、被試験メモリMUTではローアドレスライン上の各セルの記憶をカラムアドレス方向に読み出しが行われる。尚、ローアドレスラインROLINとカラムアドレスラインCOLINの配置の一例を図3に示す。
【0026】
被試験メモリMUTに与えられるアドレス信号ADRの中からカラムアドレス信号をカラムアドレス選択器206で取り出し、そのカラムアドレス信号でレジスタFCMの各アドレスをアクセスし論理比較器LOCから出力される論理比較結果を記憶する。論理比較器LOCは被試験メモリMUTから読み出される応答出力と、期待値とが不一致の場合に不良を表わす「1」論理を出力する。従ってレジスタFCMのアドレス(被試験メモリMUTのカラムアドレスと一致している)に「1」論理が書きこまれると、そのカラムアドレスのセルが不良であることが解る。尚、図2ではレジスタFCMを1本しか記載していないが、現実には例えば6本程度のレジスタが設けられ、一度に6本のローアドレスライン上のセル列を試験する。
【0027】
カラムアドレスの最終アドレスまで不良データの取り込みが進むと、その時点でレジスタFCMに取り込んだフェイルデータはバッドアドレスライン検出記憶手段203を構成する積算レジスタFCSMに各ビット毎に対応させて転送すると共に、各レジスタFCMの各アドレスを読み出し、レジスタFCMに取り込んだフェイルデータをフェイル検出器FCDに出力する。フェイル検出器FCDはレジスタFCMから「1」論理が出力される毎にその「1」論理をフェイルカウンタFCCONに入力し、フェイルカウンタFCCONにフェイルの個数を計数させる。
【0028】
フェイルカウンタFCCONに計数されている計数値は第1レジスタRG1に設定した数値と第1比較器CP1で比較される。第1レジスタRG1にはスペアカラムセル列SCの本数に+1した値が設定される。従って、図6に示したようにスペアカラムセル列SCが4本であった場合には第1レジスタRG1には「5」が設定される。
フェイルカウンタFCCONの計数値が「5」に達すると、第1比較器CP1は例えば「1」論理を出力し、バッドブロックメモリBBMにバッドブロックであることを表わす「1」論理を書き込む。バッドブロックメモリBBMには被試験メモリMUTに与えられるローアドレス信号がローアドレス選択器207から入力されており、被試験メモリMUTと同一のブロックがアクセスされる。従って、バッドブロックメモリBBMは被試験メモリMUTで試験されるブロックと同一アドレスがアクセスされ、バッドブロックと判定されたブロックと対応するアドレスに「1」論理が書きこまれ、バッドブロックの記憶が行われる。
【0029】
バッドブロックメモリBBMにバッドブロックを表わす「1」論理が書き込まれると、その情報がマスク制御手段205に伝えられ、その時点で試験中のブロックに関してはマスクが掛けられ、そのブロックの試験は終了される被試験メモリMUTが1個の場合はパターン発生器PGは次のブロックの試験にジャンプする。また同時に多数のメモリを試験している場合は、バッドブロックが検出されたメモリだけ、そのブロックの試験を中断し、この中断している間に他のメモリの試験は継続される。
【0030】
レジスタFCMの読み出しが終了すると、レジスタFCMの内容はリセットされ、次に指定されるローアドレスラインROLIN上の各セルの記憶を読み出し、比較判定が行われる。
ブロック内の全てのローアドレスライン上のセルの記憶が読み出され、その良否の判定結果がレジスタFCMに取り込まれ、その間にバッドブロックと判定されなければ、試験は次のブロックに移る。
【0031】
ここでバッドアドレスライン検出記憶手段203では積算レジスタFCSMは、各カラムアドレスラインCOLIN上の不良セルの合計を積算する。この積算が行われる毎に積算レジスタFCSMは読み出しが行われ、各カラムアドレスラインCOLIN上の不良セル数を第2比較器CP2に印加する。
第2比較器CP2は第2レジスタRG2に設定した例えばスペアブロックSBの数に+1した値(この例では「5」とする)と各カラムアドレスライン上の不良セルの数とを比較し、カラムアドレスラインCOLIN上の不良セルの数が第2レジスタRG2に設定した数値「5」に達すると、そのカラムアドレスラインをバッドアドレスラインと判定し、このバッドアドレスラインをバッドアドレスラインメモリPMに記憶する。この記憶によりバッドアドレスラインはスペアカラムセル列SCで救済するものとして記憶される。
【0032】
バッドアドレスラインメモリPMはバッドアドレスラインの情報をこの例ではカラムアドレスとして記憶し、その後に被試験メモリMUTにバッドアドレスラインと判定したと同じカラムアドレスが印加される毎にセレクタSLを制御し、バッドアドレスライン上のセルにはレジスタRG4に記憶した強制書込信号を書き込む。強制書込信号とはNAND型フラッシュメモリの場合「1」論理の書き込み信号がそれに該当し、「1」論理を書き込むことにより、フラッシュメモリの内部ではセルが不良であっても書き込みが正常に行われたと判定し、再書き込み動作を繰り返すことなく次の動作が実行される。従って、今後に試験されるブロックにおいてバッドアドレスライン上のセルが不良であってもその都度再書き込みが行われずに書き込みが完了したとみなされて、直ちに読み出しが実行され、試験が継続されるから試験時間を短縮することができる。
【0033】
バッドメモリ検出記憶手段204はバッドブロックメモリBBMに記憶したバッドブロックの数を計数するバッドブロックカウンタBBCと、第3レジスタRG3と、第3比較器CP3とによって構成される。
第3レジスタRG3にはスペアブロックSBの数に被試験メモリMUTのメモリ形成部A1、A2(図6参照)に形成したブロック数の数%を加えた数値を設定する。スペアブロックSBの数を「4」ブロックの数を512とし、その数の2%とすると第3レジスタには「4+10」が設定される。
【0034】
バッドブロックの数が4個であればこれらのバッドブロックはスペアブロックSBで救済可能である。更に、4本のスペアカラムセル列SCで救済できるバッドブロックも存在するものとすれば最大で4個のバッドブロックを救済することができる。更に救済が不能なバッドブロックが存在しても、そのバッドブロックをマスクして利用する使用方法が取られることから、許容値は必ずしも救済可能な数値に一致するものでない。
【0035】
バッドブロックカウンタBBCが許容値を越えるバッドブロックの数を計数すると、第3比較器CP3はこの試験中のメモリをバッドメモリと判定してマスク制御信号を出力し、このマスク制御信号によってマスク制御手段205はパターン発生器PG及び論理比較器LOC等にマスク信号を出力し、バッドメモリに対する試験を停止させる。従って、1個のメモリを試験する試験装置の場合はその時点で試験が中止され、不良のメモリに対していつまでも試験を続ける状態から開放される。更に、同時に複数のメモリを試験するメモリ試験装置の場合は、他の被試験メモリの試験は継続され、不良セルの数が多いメモリのために試験時間が長く掛かることを回避することができる。
【0036】
【発明の効果】
以上説明したように、この発明によれば試験中に救済処理の判定を下すから救済処理方法を試験終了後に解析する必要がない。然も、不良セルの数が多い被試験メモリに対してはバッドブロックと判定した時点或いはバッドアドレスラインと判定した時点からは、そのバッドブロック及びバッドアドレスライン上のセルの試験を実質的に行わない試験方法を採るから、不良セルに出会う毎に再書込みを行う動作を少なくすることができる。この結果、試験に要する時間を短縮することができる利点が得られ、その効果は実用に供して頗る大である。
【図面の簡単な説明】
【図1】この発明によるメモリ試験装置の一実施例を説明するためのブロック図。
【図2】この発明の要部の構成を説明するためのブロック図。
【図3】この発明によるメモリ試験装置で試験を行う被試験メモリのローアドレスラインとカラムアドレスラインの配置の一例を説明するための図。
【図4】従来のメモリ試験装置を説明するためのブロック図。
【図5】ブロック機能を具備したメモリの概要を説明するための図。
【図6】ブロック機能を具備したメモリの救済構造を説明するための図。
【符号の説明】
100 主制御器
200 メインフレーム
201 テストバス
202 バッドブロック検出記憶手段
203 バッドアドレスライン検出記憶手段
204 バッドメモリ検出記憶手段
205 マスク制御手段
206 カラムアドレス選択器
207 ローアドレス選択器
Claims (2)
- ブロック機能を具備したメモリの各ブロックを構成するセルに所定の論理が正常に書き込めたか否かを試験し、不良セルを検出するメモリ試験方法において、
各ローアドレスライン上の不良セルの数がスペアカラムセル列数+1個に達した時点でその試験中のローアドレスラインをスペアブロックによって救済すると判定し、そのローアドレスラインの試験を中止し、
試験中のローアドレスライン上がスペアブロックによって救済すると判定された時点で、試験対象ローアドレスラインを次のローアドレスラインに移し、
同時に複数のメモリを試験している状態で試験中の或るメモリのローアドレスラインがスペアブロックによって救済すると判定された場合は、そのメモリはそのローアドレスラインの試験を中断し、他のメモリの試験が次のローアドレスラインに移るのと同期して次のローアドレスラインの試験を開始し、
同一カラムアドレスライン上の不良セルの数がスペアブロック数+1個に達した場合は、その後に試験する他のローアドレスラインではそのカラムアドレスライン上のセルの試験をマスクし、
スペアブロックによって救済すると判定されたローアドレスラインの数が予め定めた許容値を越えた場合は、その試験中のメモリの試験はその時点で終了することを特徴とするメモリ試験方法。 - A、ブロック機能を具備したメモリの各ブロックを構成する各メモリセルに所定の論理が正常に書き込めたか否かを試験するメモリ試験装置において、
B、各ローアドレスライン内においてスペアカラムセル列数+1個の不良セルが存在することを検出してそのローアドレスラインをバッドブロックと判定し、記憶するバッドブロック検出記憶手段と、
C、同一カラムアドレスライン上にスペアブロック数+1の不良セルが存在することを検出してそのカラムアドレスラインをバッドアドレスラインと判定し、記憶するバッドアドレスライン検出記憶手段と、
D、上記バッドブロック検出記憶手段が試験中のローアドレスラインをバッドブロックと判定した時点で、その試験中のローアドレスラインの試験を中断させると共に、上記バッドアドレスライン検出記憶手段がバッドアドレスラインを検出した時点で、その後に試験を行う他のローアドレスラインの試験では検出されたバッドアドレスライン上のセルに強制書込信号を書込み、そのセルを試験の対象から除外する制御を行うマスク制御手段と
E、上記バッドブロック検出記憶手段に所定個のバッドブロックが記憶されたことを検出すると、そのバッドブロックを発生したメモリをバッドメモリと判定するバッドメモリ検出手段と、
F、このバッドメモリ検出手段が試験中のメモリをバッドメモリと判定した時点から、そのメモリに対する試験を停止させるマスク制御手段と、
を付加した構成としたことを特徴とするメモリ試験装置。
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---|---|---|---|---|
US8027194B2 (en) | 1988-06-13 | 2011-09-27 | Samsung Electronics Co., Ltd. | Memory system and method of accessing a semiconductor memory device |
DE10119144C1 (de) * | 2001-04-19 | 2002-10-10 | Infineon Technologies Ag | Verfahren zum Testen von Halbleiter-Speicherbausteinen |
JP4173297B2 (ja) * | 2001-09-13 | 2008-10-29 | 株式会社ルネサステクノロジ | メモリカード |
JP2003098225A (ja) * | 2001-09-25 | 2003-04-03 | Toshiba Corp | 半導体集積回路 |
JP2003141900A (ja) * | 2001-10-31 | 2003-05-16 | Hitachi Ltd | 不揮発性半導体記憶装置 |
US7243273B2 (en) * | 2002-04-24 | 2007-07-10 | Macroni X International Co., Ltd. | Memory testing device and method |
US6895464B2 (en) * | 2002-06-03 | 2005-05-17 | Honeywell International Inc. | Flash memory management system and method utilizing multiple block list windows |
US7171536B2 (en) | 2002-10-28 | 2007-01-30 | Sandisk Corporation | Unusable block management within a non-volatile memory system |
US7000159B2 (en) * | 2003-03-10 | 2006-02-14 | Dell Products L.P. | System and method for testing memory |
US7069377B2 (en) * | 2003-05-08 | 2006-06-27 | Micron Technology, Inc. | Scratch control memory array in a flash memory device |
JP2005056394A (ja) * | 2003-07-18 | 2005-03-03 | Toshiba Corp | 記憶装置及びメモリカード |
US6937531B2 (en) * | 2003-07-21 | 2005-08-30 | Infineon Technologies Ag | Memory device and method of storing fail addresses of a memory cell |
CN100414647C (zh) * | 2003-11-13 | 2008-08-27 | 华为技术有限公司 | 一种对flash内部单元进行测试的方法 |
JP4404625B2 (ja) * | 2003-12-25 | 2010-01-27 | パナソニック株式会社 | 情報処理装置および該装置用のromイメージ生成装置 |
US7213186B2 (en) * | 2004-01-12 | 2007-05-01 | Taiwan Semiconductor Manufacturing Company | Memory built-in self test circuit with full error mapping capability |
US7337368B2 (en) * | 2004-06-07 | 2008-02-26 | Dell Products L.P. | System and method for shutdown memory testing |
JP2006012253A (ja) * | 2004-06-23 | 2006-01-12 | Advantest Corp | 試験装置及び試験方法 |
JP4859402B2 (ja) * | 2005-07-04 | 2012-01-25 | 株式会社アドバンテスト | 試験装置、及び製造方法 |
US9092361B2 (en) * | 2005-07-15 | 2015-07-28 | Panasonic Intellectual Property Management Co., Ltd. | Nonvolatile storage device, memory controller, and defective region detection method |
US7363556B2 (en) | 2005-12-09 | 2008-04-22 | Advantest Corporation | Testing apparatus and testing method |
WO2007086214A1 (ja) * | 2006-01-24 | 2007-08-02 | Advantest Corporation | 試験装置および選択装置 |
JP4808037B2 (ja) * | 2006-02-17 | 2011-11-02 | 株式会社日立ハイテクノロジーズ | 半導体メモリ試験装置及び半導体メモリ試験方法 |
US7904750B2 (en) * | 2006-03-24 | 2011-03-08 | Broadcom Corporation | Sector-oriented hardware defect compression based on format information |
JP2007287292A (ja) * | 2006-04-20 | 2007-11-01 | Renesas Technology Corp | 半導体集積回路装置 |
CN101192420B (zh) * | 2006-12-01 | 2010-09-29 | 鸿富锦精密工业(深圳)有限公司 | 刻录机及可读写碟片测试方法 |
WO2008070813A2 (en) | 2006-12-06 | 2008-06-12 | Fusion Multisystems, Inc. (Dba Fusion-Io) | Apparatus, system, and method for a front-end, distributed raid |
JP2008159089A (ja) * | 2006-12-20 | 2008-07-10 | Toshiba Corp | 自己試験回路装置およびその自己試験方法 |
WO2008078529A1 (ja) | 2006-12-26 | 2008-07-03 | Advantest Corporation | 試験装置および試験方法 |
JPWO2008107996A1 (ja) * | 2007-03-08 | 2010-06-10 | 株式会社アドバンテスト | 試験装置 |
US8977912B2 (en) * | 2007-05-07 | 2015-03-10 | Macronix International Co., Ltd. | Method and apparatus for repairing memory |
US7532526B2 (en) * | 2007-10-16 | 2009-05-12 | Gm Global Technology Operations, Inc. | Method and system for testing address lines |
US20090287957A1 (en) * | 2008-05-16 | 2009-11-19 | Christoph Bilger | Method for controlling a memory module and memory control unit |
JP4722226B2 (ja) * | 2008-05-21 | 2011-07-13 | 株式会社アドバンテスト | パターン発生器 |
US8259521B2 (en) * | 2008-05-28 | 2012-09-04 | Macronix International Co., Ltd. | Method and circuit for testing a multi-chip package |
US8510614B2 (en) * | 2008-09-11 | 2013-08-13 | Mediatek Inc. | Bad block identification methods |
TWI381393B (zh) * | 2008-10-06 | 2013-01-01 | Phison Electronics Corp | 區塊管理與更換方法、快閃記憶體儲存系統及其控制器 |
US9063874B2 (en) | 2008-11-10 | 2015-06-23 | SanDisk Technologies, Inc. | Apparatus, system, and method for wear management |
WO2010054410A2 (en) * | 2008-11-10 | 2010-05-14 | Fusion Multisystems, Inc. (Dba Fusion-Io) | Apparatus, system, and method for predicting failures in solid-state storage |
US9170897B2 (en) | 2012-05-29 | 2015-10-27 | SanDisk Technologies, Inc. | Apparatus, system, and method for managing solid-state storage reliability |
US7830710B2 (en) * | 2009-01-30 | 2010-11-09 | Panasonic Corporation | Semiconductor memory device |
TWI409820B (zh) * | 2009-02-18 | 2013-09-21 | King Yuan Electronics Co Ltd | Semiconductor Test System with Self - Test for Memory Repair Analysis |
JP4448895B1 (ja) | 2009-03-10 | 2010-04-14 | 株式会社アドバンテスト | 試験装置および試験方法 |
US8301942B2 (en) | 2009-04-10 | 2012-10-30 | International Business Machines Corporation | Managing possibly logically bad blocks in storage devices |
US9003251B2 (en) * | 2010-03-16 | 2015-04-07 | Stmicroelectronics International N.V. | Diagnosis flow for read-only memories |
US20110230711A1 (en) * | 2010-03-16 | 2011-09-22 | Kano Akihito | Endoscopic Surgical Instrument |
TWI452879B (zh) * | 2010-04-27 | 2014-09-11 | Univ Nat Sun Yat Sen | 特殊應用網路晶片之全晶片拓樸產生合成方法 |
KR101215977B1 (ko) | 2010-04-29 | 2012-12-27 | 에스케이하이닉스 주식회사 | 집적회로 및 메모리장치의 테스트 방법 |
WO2012100087A2 (en) | 2011-01-19 | 2012-07-26 | Fusion-Io, Inc. | Apparatus, system, and method for managing out-of-service conditions |
JP2013250250A (ja) * | 2012-06-04 | 2013-12-12 | Advantest Corp | テスターハードウェアおよびそれを用いた試験システム |
US9250992B1 (en) | 2013-05-07 | 2016-02-02 | Marvell International Ltd. | Test data reporting during memory testing |
JP2014235127A (ja) * | 2013-06-04 | 2014-12-15 | 株式会社アドバンテスト | 試験システム、制御プログラム、コンフィギュレーションデータの書込方法 |
KR102116983B1 (ko) | 2013-08-14 | 2020-05-29 | 삼성전자 주식회사 | 메모리 장치 및 메모리 시스템의 동작 방법. |
US10381102B2 (en) | 2014-04-30 | 2019-08-13 | Micron Technology, Inc. | Memory devices having a read function of data stored in a plurality of reference cells |
US10346048B2 (en) * | 2015-04-10 | 2019-07-09 | Samsung Electronics Co., Ltd. | Electronic system with storage management mechanism and method of operation thereof |
WO2017107160A1 (zh) * | 2015-12-25 | 2017-06-29 | 研祥智能科技股份有限公司 | 基于异构混合内存的nvm坏块识别处理及纠错方法和*** |
JP6461831B2 (ja) * | 2016-01-04 | 2019-01-30 | 東芝メモリ株式会社 | メモリ検査装置 |
US10146604B2 (en) * | 2016-08-23 | 2018-12-04 | Oracle International Corporation | Bad block detection and predictive analytics in NAND flash storage devices |
US10725933B2 (en) * | 2016-12-30 | 2020-07-28 | Intel Corporation | Method and apparatus for redirecting memory access commands sent to unusable memory partitions |
TWI687933B (zh) * | 2017-03-03 | 2020-03-11 | 慧榮科技股份有限公司 | 資料儲存裝置及其區塊釋放方法 |
US11373726B2 (en) | 2019-04-03 | 2022-06-28 | Texas Instruments Incorporated | Management of multiple memory in-field self-repair options |
US11537292B2 (en) * | 2020-06-24 | 2022-12-27 | Western Digital Technologies, Inc. | Methods and apparatus for enhancing uber rate for storage devices |
KR102468381B1 (ko) | 2021-01-12 | 2022-11-16 | 중앙대학교 산학협력단 | 병렬 스토리지 장치를 위한 저장매체 검사 장치 및 방법과 이를 위한 컴퓨터 프로그램 |
CN113050888B (zh) * | 2021-03-23 | 2022-11-01 | 深圳三地一芯电子有限责任公司 | 一种快速剔除Flash不稳定块的方法、***、装置及存储介质 |
TWI831366B (zh) * | 2022-09-08 | 2024-02-01 | 群聯電子股份有限公司 | 資料寫入方法、記憶體儲存裝置及記憶體控制電路單元 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000322898A (ja) * | 1999-05-13 | 2000-11-24 | Hitachi Ltd | 半導体集積回路装置 |
JP2001256798A (ja) * | 2000-03-14 | 2001-09-21 | Nec Corp | 半導体試験装置及び半導体試験方法並びにプログラムを記録した機械読み取り可能な記録媒体 |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04178580A (ja) | 1990-11-14 | 1992-06-25 | Ando Electric Co Ltd | 半導体メモリの故障自己診断装置 |
JP3406652B2 (ja) | 1993-09-03 | 2003-05-12 | 株式会社アドバンテスト | フラッシュメモリ試験装置 |
JPH0778499A (ja) | 1993-09-10 | 1995-03-20 | Advantest Corp | フラッシュメモリ試験装置 |
JPH0963300A (ja) * | 1995-08-22 | 1997-03-07 | Advantest Corp | 半導体メモリ試験装置のフェイル解析装置 |
US5983374A (en) * | 1996-09-26 | 1999-11-09 | Kabushiki Kaisha Toshiba | Semiconductor test system and method, and medium for recording test program therefor |
JPH10125092A (ja) | 1996-10-22 | 1998-05-15 | Advantest Corp | フラッシュメモリ試験装置 |
JPH10289165A (ja) * | 1997-04-14 | 1998-10-27 | Ando Electric Co Ltd | Icテスタの不良解析装置及びicテスタのメモリデバイス測定装置 |
JPH11111000A (ja) * | 1997-09-30 | 1999-04-23 | Ando Electric Co Ltd | 半導体メモリの故障自己診断装置 |
US5956350A (en) * | 1997-10-27 | 1999-09-21 | Lsi Logic Corporation | Built in self repair for DRAMs using on-chip temperature sensing and heating |
JP2000322328A (ja) * | 1999-05-06 | 2000-11-24 | Fujitsu Ltd | データ検証方法及びその装置 |
JP2001159661A (ja) * | 1999-12-02 | 2001-06-12 | Oki Electric Ind Co Ltd | 半導体集積回路 |
-
2000
- 2000-05-02 JP JP2000133432A patent/JP4601119B2/ja not_active Expired - Fee Related
-
2001
- 2001-04-27 US US09/844,301 patent/US6877118B2/en not_active Expired - Fee Related
- 2001-04-30 KR KR10-2001-0023395A patent/KR100432791B1/ko not_active IP Right Cessation
- 2001-05-01 TW TW090110433A patent/TWI222076B/zh not_active IP Right Cessation
- 2001-05-02 DE DE10121298A patent/DE10121298A1/de not_active Withdrawn
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000322898A (ja) * | 1999-05-13 | 2000-11-24 | Hitachi Ltd | 半導体集積回路装置 |
JP2001256798A (ja) * | 2000-03-14 | 2001-09-21 | Nec Corp | 半導体試験装置及び半導体試験方法並びにプログラムを記録した機械読み取り可能な記録媒体 |
Also Published As
Publication number | Publication date |
---|---|
US20010052093A1 (en) | 2001-12-13 |
US6877118B2 (en) | 2005-04-05 |
TWI222076B (en) | 2004-10-11 |
KR20010100939A (ko) | 2001-11-14 |
JP2001319493A (ja) | 2001-11-16 |
DE10121298A1 (de) | 2001-11-22 |
KR100432791B1 (ko) | 2004-05-24 |
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