JP2008145266A

JP2008145266A - デバイステスタ

Info

Publication number: JP2008145266A
Application number: JP2006332856A
Authority: JP
Inventors: Tomoya Fujita; 智也藤田; Mitsuhisa Sato; 満久佐藤
Original assignee: Yokogawa Electric Corp
Current assignee: Yokogawa Electric Corp
Priority date: 2006-12-11
Filing date: 2006-12-11
Publication date: 2008-06-26

Abstract

【課題】本発明は、ＦＰＧＡの必要ピン数の削減を図ることにより、ＤＵＴの増加や機能追加に対応して割り当て可能なピン数を確保し、あるいは安価なパッケージの効率的な選択を可能とするデバイステスタを提供することを目的としている。
【解決手段】上記課題を解決するために、本発明にかかるデバイステスタの代表的な構成は、ＤＵＴ１４０の電気的試験を行うデバイステスタであって、データバス１２４から受けたパラレル信号をシリアル信号に変換するパラレル−シリアル変換部１３６と、シリアル信号をパラレル信号に変換するシリアル−パラレル変換部１４２および変換されたパラレル信号に応じてリレー制御信号を出力するリレー制御部１４８を有するピン制御用ＦＰＧＡ１３８と、リレー制御信号によって制御されＤＵＴ１４０への入出力を切り替える駆動回路１３２と、を備えたことを特徴とする。
【選択図】図３

Description

本発明は、例えばＩＣやＬＳＩなどの被試験デバイスの電気的試験を行うデバイステスタに関し、特にピンコントロールを行うＦＰＧＡの使用ピン数の削減を図ることが可能なデバイステスタに関する。

近年、集積回路（ＩＣ：Integrated Circuit）の大容量化、高速化、小型化（高密度化）が進んでいる。かかる集積回路を有するデバイスでは、集積回路の高密度化に伴って、電気的機能試験も高速かつ複雑な工程が要求されている。このような試験を行う半導体試験装置において、被試験デバイス（Device Under Test：以下「ＤＵＴ」という。）には、メモリ、ＬＳＩ（Large Scale Integration：大規模集積回路）、ＦＰＤ（Flat Panel Display）などが含まれる。

ＤＵＴを試験するデバイステスタは、特許文献１（特開平６−３２４１１５：特に図４）に示されるように、装置本体と、テストヘッドと、パフォーマンスボードとを備えている。装置本体は、ＤＵＴに対して定電圧や定電流などの出力や、ＤＵＴからの入力の測定を行う。テストヘッドは、ドライバやコンパレータ、リレーを駆動する駆動回路などを有する。パフォーマンスボードは、複数のＤＵＴを装着し、テストヘッドとＤＵＴとを電気的に接続する。そしてテストヘッドにおいて、リレーを駆動する駆動回路、およびこれを制御するピンコントローラは、テストヘッドに実装されたピンエレクトロニクスカードに設けられている。

ピンエレクトロニクスカードは、ＦＰＧＡによってリレー制御を行っている。しかし近年のＤＵＴの複雑化、およびテスト効率向上のための個数増大により、ピンエレクトロニクスカード１枚あたりのリレー制御のためだけでも８００以上のピン数（結線の数）が必要であり、その他制御信号やバスからの制御信号を含めると、１０００ピン以上が必要となる。このようにピン数の多いＦＰＧＡはコストが高く、また多数制御による配置や配線が困難となることから、複数のＦＰＧＡを装備し、機能を分担している。

図７に従来のピンエレクトロニクスカードにおけるピンコントローラおよびリレーの構成を示す。ピンコントローラ７０１には、複数のＦＰＧＡ（ＦＰＧＡ７０１ａ〜ｄ）が備えられている。ＦＰＧＡは、ドライバやＩ／Ｏのレジスタの制御、レベルの制御、およびこれらの先に接続されるリレーの制御などを行う。各ＦＰＧＡは、夫々に設けられたコンフィグレーションＲＯＭ７０２（ＲＯＭ７０２ａ〜ｄ）のコンフィグレーションプログラムを電源投入毎にダウンロードして動作する。

各ＦＰＧＡは、バス７００と多数の信号線によって接続されている。具体的には、例えばデータ３２ｂｉｔ、アドレス１０ｂｉｔ、ピンデータ５ｂｉｔ、ランク信号６ｂｉｔ、その他あわせて７０ピン程度が上流側のバスに接続される。ＦＰＧＡが制御する駆動回路７０４は、ドライバＩＣ７０６からの出力をオン・オフするリレー７０８、スキュー（遅延）を測定するための回路のリレー７１０、ＤＣ測定のリレー７１２、ＤＣ印加のリレー７１４を備えており、リレー制御のために４ピンを必要とする。一つのＦＰＧＡは３２個のＤＵＴの同一ピンに対してリレー制御可能となっているため、４ピン×３２個で１２８ピンがリレー制御のために接続される。
特開平６−３２４１１５号公報

しかし、テスト効率向上のためのさらなるＤＵＴ数の増加、高度なテストのための機能追加のために、必要なピン数は増加の一途をたどっている。従って上記のように複数のＦＰＧＡを設けて機能を分担したとしても、現状においてＦＰＧＡのピンの使用率は極めて高くなっており、ピン数の増加に対応する余裕はほとんどない。

ここで、さらにピン数の多いＦＰＧＡを採用することが考えられるが、ピン数の多いＦＰＧＡはパッケージの選択の余地が少なくなり、コスト増大を招いてしまう。また、さらに多数のＦＰＧＡを搭載して機能を分担することも考えられるが、ピンエレクトロニクスカードの大型化、配線の複雑化を招いてしまう。

そこで本発明は、ＦＰＧＡの必要ピン数の削減を図ることにより、ＤＵＴの増加や機能追加に対応して割り当て可能なピン数を確保し、あるいは安価なパッケージの効率的な選択を可能とするデバイステスタを提供することを目的としている。

上記課題を解決するために、本発明にかかるデバイステスタの代表的な構成は、被試験デバイスの電気的試験を行うデバイステスタであって、データバスから受けたパラレル信号をシリアル信号に変換するパラレル−シリアル変換部と、シリアル信号をパラレル信号に変換するシリアル−パラレル変換部および変換されたパラレル信号に応じてリレー制御信号を出力するリレー制御部を有するピン制御用ＦＰＧＡと、リレー制御信号によって制御され被試験デバイスへの入出力を切り替えるリレーと、を備えたことを特徴とする。

上記ピン制御用ＦＰＧＡへの制御入力ピンを本数の少ないシリアルデータに置き換える構成によれば、ピン制御用ＦＰＧＡの必要ピン数の削減を図ることができる。これにより、ＤＵＴの増加や機能追加に対応して割り当て可能なピン数を確保し、あるいは安価なパッケージの効率的な選択をすることができる。

複数のピン制御用ＦＰＧＡと、各ピン制御用ＦＰＧＡに接続された複数のコンフィグレーションＲＯＭとを備え、パラレル−シリアル変換部に複数のピン制御用ＦＰＧＡを接続してもよい。

上記構成によれば、ピン制御用ＦＰＧＡがシリアル接続されていることから、複数のピン制御用ＦＰＧＡを少ない配線で接続することができる。これにより、ピンエレクトロニクスカードの配線を簡略にすることができ、基板設計の自由度を向上させることができる。

複数のピン制御用ＦＰＧＡと、複数のピン制御用ＦＰＧＡに接続された共用コンフィグレーションＲＯＭとを備え、パラレル−シリアル変換部には、複数のピン制御用ＦＰＧＡを接続し、さらに夫々のピン制御用ＦＰＧＡは、複数のピン制御用ＦＰＧＡと同数のリレー制御部と、いずれかのリレー制御部からの出力を選択的に出力するセレクタとを有し、シリアル−パラレル変換部に複数のリレー制御部を接続してもよい。

上記構成によれば、複数のピン制御用ＦＰＧＡに対し、コンフィグレーションＲＯＭを１つだけ設ければよくなる。従ってコンフィグレーションＲＯＭのコストを削減できると共に、その実装面積が不要となるため基板設計の自由度を向上し、もしくは基板の小型化を図ることができる。

本発明によれば、ピン制御用ＦＰＧＡの必要ピン数の削減を図ることができ、ＤＵＴの増加や機能追加に対応して割り当て可能なピン数を確保し、あるいは安価なパッケージの効率的な選択をすることができる。

［第１実施形態］
本発明にかかるデバイステスタの第１実施形態について説明する。図１は第１実施形態にかかるデバイステスタ１００の概略的な構成を示すブロック図、図２はピンエレクトロニクスカードを説明する図、図３はピンコントローラの構成を説明する図、図４はピン制御用ＦＰＧＡの構成を示す図である。なお、以下の実施例に示す寸法、材料、その他具体的な数値などは、発明の理解を容易とするための例示に過ぎず、特に断る場合を除き、本発明を限定するものではない。

図１に示すデバイステスタ１００は、本体１１０と、テストヘッド１２０とを含んで構成される。テストヘッド１２０にはパフォーマンスボード１３０が載設され、パフォーマンスボード１３０上にＤＵＴ１４０が載設される。本実施形態においては、ＤＵＴ１４０として、メモリ、ＬＳＩ（Large Scale Integration：大規模集積回路）、ＦＰＤ（Flat Panel Display）などを対象としている。

上記本体１１０は、ユーザインターフェース１１２を介して設定された試験工程を遂行する中央制御部１１４が設けられている。上記テストヘッド１２０には、ＤＵＴ１４０の各デバイス端子に接続されるテスト端子と、テスト端子に接続され試験機能を遂行するピンモジュールを例えば３２個単位で備えるピンエレクトロニクスカード１２２とが設けられる。ピンエレクトロニクスカード１２２は、本体１１０からの機能試験に関する指令をテスト端子に反映する。パフォーマンスボード１３０は、テストヘッド１２０に嵌合可能、かつ、ＤＵＴ１４０を載設可能な構造となっており、複数のテスト端子をＤＵＴ１４０のデバイス端子に電気的に接続する。

図２に示すように、ピンエレクトロニクスカード１２２は、タイミングジェネレータ１２６と、調整部１２８と、複数のリレーを備えた駆動回路１３２と、ピンコントローラ１３４とを備えている。タイミングジェネレータ１２６は、データバス１２４からパターン信号を受け取って信号の立ち上がりと立ち下がりのタイミングを調整する。調整部１２８は、パターンのスキュー（遅延）を調整してＤＵＴに信号を出力したり、ＤＵＴから入力された信号に対してＦＡＩＬ判定をしてデータバス１２４へと出力したりする。

駆動回路１３２は複数のリレーを有し、このリレーをピンコントローラ１３４からのリレー制御信号によって制御されることにより、調整部１２８からの出力信号（パターン信号）やＤＣ印加をＤＵＴに出力したり、また出力信号のスキューや印加するＤＣを調整部１２８に入力したりする。ピンコントローラ１３４は、レジスタ制御信号、レベル制御信号、リレー制御信号などを駆動回路１３２に与える。本実施形態においてピンコントローラ１３４は、駆動回路１３２の４つのリレーを制御する。

図３に示すようにピンコントローラ１３４は、データバス１２４から受けたパラレル信号をシリアル信号に変換するパラレル−シリアル変換部１３６と、ピン制御用ＦＰＧＡ１３８（ＦＰＧＡ１３８ａ〜ｄ）とを備えている。パラレル−シリアル変換部１３６と夫々のピン制御用ＦＰＧＡ１３８とは、シリアル入力データ線１４２ａ、シリアルクロック線１４２ｂ、シリアル出力データ線１４２ｃとによって接続されている。なお、シリアル出力データ線１４２ｃは、個々のピン制御用ＦＰＧＡ１３８とパラレル−シリアル変換部１３６とを独立に接続する。また夫々のピン制御用ＦＰＧＡ１３８には、コンフィグレーションＲＯＭ１４４（ＲＯＭ１４４ａ〜ｄ）が備えられている。

図４に示すように、夫々のピン制御用ＦＰＧＡ１３８（ＦＰＧＡ１３８ａ〜ｄ）の内部には、シリアル−パラレル変換部１４６と、変換されたパラレル信号に応じてリレー制御信号を出力するリレー制御部１４８とが備えられている。シリアル−パラレル変換部１４６とリレー制御部１４８との間は、パラレル接続されている。またリレー制御部１４８から駆動回路１３２へとリレー制御信号が出力されるが、これらの接続もパラレル接続である。

ここで、ピン制御用ＦＰＧＡ１３８のＦＰＧＡ１３８ａ〜ｄは、一つのＦＰＧＡが３２個のＤＵＴの同一ピンに対してリレー制御可能となっているため、４ピン×３２個で１２８ピンが駆動回路１３２と接続される。駆動回路１３２は１個のＤＵＴの１ピンに対して１組あり、３２組×ＦＰＧＡ４つで１２８組の駆動回路１３２がピンエレクトロニクスカード１２２に備えられている。

しかし上記構成によれば、ピン制御用ＦＰＧＡ１３８のデータバスと（直接または間接的に）接続されるピンは、従来７０ピン程度を要していたところ（図７参照）、本実施形態では３本あれば足りる。従って、ＦＰＧＡの必要ピン数の大幅な削減を図ることができる。これにより、ＦＰＧＡのピン数に余裕ができ、試験対象とするＤＵＴの増加や、試験の機能追加に対応して、割り当て可能なピン数を確保することができる。あるいは、ピン数の少ない安価なパッケージを選択することにより、安価で効率的な設計を行うことができる。またピンエレクトロニクスカードの配線を簡略にすることができるため、基板設計の自由度を向上させることができる。

［第２実施形態］
本発明にかかるデバイステスタの第２実施形態について説明する。図５は第２実施形態にかかるピンコントローラの構成を説明する図、図６はピン制御用ＦＰＧＡの構成を示す図であって、上記第１実施形態と説明の重複する部分については同一の符号を付して説明を省略する。

上記第１実施形態においては１つのピン制御用ＦＰＧＡ１３８が１つのリレー制御部１４８を有し、夫々にコンフィグレーションＲＯＭ１４４を備えた構成であった。これに対し本実施形態は、夫々のピン制御用ＦＰＧＡ１３８において複数のリレー制御部１４８を備えた構成である。

図５に示すように、本実施形態においてピンコントローラ１３４に備えられたピン制御用ＦＰＧＡ１５０（ＦＰＧＡ１５０ａ〜１５０ｄ）は単一のコンフィグレーションＲＯＭ１５６が接続されており、全てが同様の構成で機能する。夫々のピン制御用ＦＰＧＡ１５０には、パラレル−シリアル変換部１３６とシリアル入力データ線１４２ａ、シリアルクロック線１４２ｂ、シリアル出力データ線１４２ｃとによって接続されている。ＦＰＧＡ１５０ａ〜１５０ｄが同一の構成であるから、シリアル出力データ線１４２ｃは、ＦＰＧＡ１５０ａのみしかパラレル−シリアル変換部１３６と接続されていない。

図６に示すように、夫々のピン制御用ＦＰＧＡ１５０（ＦＰＧＡ１５０ａ〜１５０ｄ）の内部には、シリアル−パラレル変換部１４６と、変換されたパラレル信号に応じてリレー制御信号を出力するリレー制御部１５２ａ〜ｄとが備えられている。リレー制御部１５２ａ〜ｄの数は、ピン制御用ＦＰＧＡ１５０の数と同数であって、本実施形態では４つとなっている。さらにリレー制御部１５２ａ〜ｄの下流側には、いずれかのリレー制御部１５２ａ〜ｄからの出力を選択的に出力するセレクタ１５４とを有している。セレクタ１５４には、出力するリレー制御部１５２ａ〜ｄを選択するためのディップスイッチ等による固定信号が入力される。

上記構成によれば、ピン制御用ＦＰＧＡ１５０ａ〜ｄのそれぞれに、上記第１実施形態にて説明した４つのピン制御用ＦＰＧＡ１３８ａ〜ｄが内包されていることとほぼ同等である。そしてシリアル−パラレル変換部１４６から出力されるパラレル信号に基づき、ピン制御用ＦＰＧＡ１５０ａ〜ｄ内のリレー制御部１５２ａ〜ｄはそれぞれが動作する。

ここで、ピン制御用ＦＰＧＡ１５０ａ〜ｄの夫々のセレクタ１５４に入力される固定信号は、各ＦＰＧＡに固有の常に一定の値が入力される。例えばピン制御用ＦＰＧＡ１５０ａのセレクタには常に２進数の００が入力され、同様にピン制御用ＦＰＧＡ１５０ｂ〜ｄには０１、１０、１１が常に入力される。これにより、全てのピン制御用ＦＰＧＡ１５０ａ〜ｄが同様に動作しつつも、夫々のピン制御用ＦＰＧＡ１５０ａ〜ｄは特有なリレー制御信号のみを出力することができる。

すなわち、ピン制御用ＦＰＧＡ１５０ａ〜ｄに異なる固定信号を入力するだけで、同一の構成であるピン制御用ＦＰＧＡ１５０ａ〜ｄに異なる動作をさせることができる。従ってコンフィグレーションＲＯＭ１５６を１つだけ設ければよく、コンフィグレーションＲＯＭの部材コストを削減できると共に、その実装面積が不要となるため基板設計の自由度を向上し、もしくは基板の小型化を図ることができる。

以上、添付図面を参照しながら本発明の好適な実施例について説明したが、本発明は係る例に限定されないことは言うまでもない。当業者であれば、特許請求の範囲に記載された範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、それらについても当然に本発明の技術的範囲に属するものと了解される。

本発明は、例えばＩＣやＬＳＩなどの被試験デバイスの電気的試験を行うデバイステスタとして利用することができる。

第１実施形態にかかるデバイステスタの概略的な構成を示すブロック図である。ピンエレクトロニクスカードを説明する図である。ピンコントローラの構成を説明する図である。ピン制御用ＦＰＧＡの構成を示す図である。第２実施形態にかかるピンコントローラの構成を説明する図である。ピン制御用ＦＰＧＡの構成を示す図である。従来のピンエレクトロニクスカードにおけるピンコントローラおよびリレーの構成を示す図である。

符号の説明

１００…デバイステスタ、１１０…本体、１１２…ユーザインターフェース、１１４…中央制御部、１２０…テストヘッド、１２２…ピンエレクトロニクスカード、１２４…データバス、１２６…タイミングジェネレータ、１２８…調整部、１３０…パフォーマンスボード、１３２…駆動回路、１３４…ピンコントローラ、１３６…パラレル−シリアル変換部、１３８…ピン制御用ＦＰＧＡ、１４０…ＤＵＴ、１４２…パラレル変換部、１４２ａ…シリアル入力データ線、１４２ｂ…シリアルクロック線、１４２ｃ…シリアル出力データ線、１４４…コンフィグレーションＲＯＭ、１４６…シリアル−パラレル変換部、１４８…リレー制御部、１５０…ピン制御用ＦＰＧＡ、１５２…リレー制御部、１５４…セレクタ、１５６…コンフィグレーションＲＯＭ、７００…バス、７０１…ピンコントローラ、７０２…コンフィグレーションＲＯＭ、７０４…駆動回路、７０６…ドライバＩＣ、７０８、７１０、７１２、７１４…リレー

Claims

被試験デバイスの電気的試験を行うデバイステスタであって、
データバスから受けたパラレル信号をシリアル信号に変換するパラレル−シリアル変換部と、
前記シリアル信号をパラレル信号に変換するシリアル−パラレル変換部および前記変換されたパラレル信号に応じてリレー制御信号を出力するリレー制御部を有するピン制御用ＦＰＧＡと、
前記リレー制御信号によって制御され被試験デバイスへの入出力を切り替えるリレーと、を備えたことを特徴とするデバイステスタ。
複数の前記ピン制御用ＦＰＧＡと、
各ピン制御用ＦＰＧＡに接続された複数のコンフィグレーションＲＯＭとを備えたことを特徴とする請求項１記載のデバイステスタ。
複数の前記ピン制御用ＦＰＧＡと、
前記複数のピン制御用ＦＰＧＡに接続された共用コンフィグレーションＲＯＭとを備え、
さらに夫々の前記ピン制御用ＦＰＧＡは、前記複数のピン制御用ＦＰＧＡと同数の前記リレー制御部と、いずれかの前記リレー制御部からの出力を選択的に出力するセレクタとを有し、前記シリアル−パラレル変換部に前記複数のリレー制御部を接続したことを特徴とする請求項１記載のデバイステスタ。