JP4121634B2 - メモリ試験装置 - Google Patents
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Description
【発明の属する技術分野】
この発明は例えばフラッシュメモリ等と呼ばれているブロック機能を持つメモリを試験するメモリ試験装置に関する。
【0002】
【従来の技術】
書き換え可能な読み出し専用メモリであるPROMの中で、電気的に全ビットの内容(ブロック単位でも可能)を消し、その内容を書き換えできるメモリをフラッシュメモリと称している。このフラッシュメモリは図8に示すようにMビットを1ページとし、Nページを1ブロックとして取扱い、全ビットは元よりブロック単位で記憶内容を消去し、内容を書き換えることを可能とするブロック機能を持っている。一般にMビット=512ビット、Nページ=16ページとされる場合が多い。
【0003】
このフラッシュメモリも従来は一般的なメモリをテストするメモリ試験装置を利用してテストを実行している。図9に普通一般に使われているメモリ試験装置の概要を示す。
図中100は主制御器、200はメインフレームと呼ばれているテスタ本体、300は被試験メモリMUTをメインフレーム200に電気的に接続するテストヘッドを示す。主制御器100は例えばワークステーション程度の規模を具備したコンピュータシステムによって構築され、テストプログラム101に記載されたテスト条件をメインフレーム200に設けたパターン発生器PGとタイミング発生器TGに転送して初期設定を施し、この初期設定条件に従ってパターン発生器PGとタイミング発生器TGを制御し、被試験メモリMUTをテストする。
【0004】
つまり、メインフレーム200にはパターンデータを発生するパターン発生器PGと、各種のタイミングクロックを発生させるタイミング発生器TGと、パターン発生器PGが出力するパターンデータと、タイミング発生器TGが出力するタイミング信号とによって信号波形の立上り、立下りのタイミングが規定された実波形を持つ試験パターン信号を生成する波形フォーマッタFCと、波形フォーマッタFCから出力される多チャンネルの試験パターン信号をテストヘッド300に伝送するドライバ群DRと、被試験メモリMUTが出力する読出応答出力信号が正規のL論理レベル及びH論理レベルを持っているか否かを判定する電圧比較器群VCPと、電圧比較器群VCPの判定結果が良である場合に、その判定結果とパターン発生器PGが出力する期待値パターンとを比較する論理比較器LOCと、論理比較器LOCの比較結果を記憶する不良解析メモリAFMとによって構成される。
【0005】
不良解析メモリAFMはよく知られているように、被試験メモリMUTと同等乃至はそれ以上の記憶容量を持つメモリによって構成され、被試験メモリMUTの全ビットの良否判定結果を格納する。
従って、従来はフラッシュメモリを試験した場合も全ビットの良否判定結果を不良解析メモリAFMに格納し、不良解析メモリAFMに与えるアドレス信号に従って各ブロックを識別し、各ブロック毎に不良セルの数を計数し、救済が可能か否か等の救済処理等に利用している。
【0006】
フラッシュメモリのテストは先ず初期テストが行なわれ、初期テストで良と判定されたメモリに対して機能テストが実行される。初期テストとは例えば全ビットの記憶セルに対して「1」又は「0」の論理値を書き込み、これを読み出す。読み出した論理値が書き込んだ論理値と不一致が発生した場合は、その不一致が発生したブロックを不良ブロックと判定する。この初期テストで不一致が発生した記憶セルは致命的欠陥を具備し、救済不能な場合が多い。このため、一般には初期テストで不良と判定した記憶セルが1個でも存在するブロック(これを以下バッドブロックと称す)は使用不能とみなし、初期テストで検出したバッドブロックの数が規定値以上例えば5個程度存在した場合は初期テストの段階で不良品と判定し、機能テストは実行しない。
【0007】
初期テストでバッドブロックの数が規定値以下で良と判定されたメモリに対して機能テストが実行される。機能テストは初期テストで良と判定されたブロックに対してのみ試験パターン信号を書き込む動作と読み出す動作を繰返し、読み出したデータが書き込んだデータ(期待値)と一致しているか否かを論理比較器LOCで比較判定する。不一致が発生した場合はその不一致が発生したアドレスと同じ不良解析メモリAFMのアドレスに不一致が発生したセルの位置を記憶させる。機能テスト終了後に不良解析メモリAFMを読み出し、不良セルの数と不良セルの位置によって救済が可能か否かを判定する。
【0008】
【発明が解決しようとする課題】
上述したように、フラッシュメモリでは初期テストで1個でも不良セルが存在するブロックをバッドブロックと判定し、このバッドブロックが所定個以上存在した場合は、そのメモリは不良品と判定すると共に、バッドブロックの数が所定個以下のメモリについて機能テストを実行する。この場合バッドブロック以外のブロックに関してだけ機能テストを実行している。
【0009】
このため、従来は不良解析メモリAFMの各ブロックに対応するアドレス領域を1アドレス毎に読み出してそのアドレス領域に不良を表わすデータ(一般には「1」論理)が書き込まれているか否かを検索し、バッドブロックの数が規定値以上か否かを判定する。従って検索に時間が掛り、テストのスループット(効率)を悪くしている。
【0010】
更に、フラッシュメモリの機能テストではテスト対象とする各アドレスにおいて、書込が正しく実行されるまで数回にわたって再書込動作を実行し、その再書込の動作回数が予め設定された回数例えば6回程度に達すると、そのアドレスをパスさせテストを禁止すると共に不良アドレスとして不良解析メモリAFMに記憶させている。
【0011】
従って、バッドブロック内において、書込が全く実行できないアドレスが存在すると、再書込動作による時間が加算されるため機能試験に要する時間が長くなる欠点もある。
特に複数のフラッシュメモリを同時に試験する場合、他のフラッシュメモリが1回で書込が完了しているにも係わらず、バッドブロックに含まれる不良アドレスをアクセスしたフラッシュメモリが存在した場合は、そのフラッシュメモリの再書込動作が所定回に達するまで、他のフラッシュメモリのテストは保留されるため、無駄な時間を費やす不都合があり、これによってテスト時間が長くなる大きな欠点がある。
【0012】
この発明の目的はバッドブロックの数を集計する時間及び同時に複数のフラッシュメモリの機能テストを行う場合もそのテストに要する時間を短かくすることができるブロック機能を持つメモリを試験するメモリ試験装置を提案しようとするものである。
【0013】
【課題を解決するための手段】
この発明では従来から存在する不良解析メモリAFMに加えてテストすべきフラッシュメモリが具備するブロックの数と同等の数のアドレスを有し、初期テスト時にバッドブロックを検出する毎に、そのバッドブロックに対応するアドレスにバッドブロックを表わす例えば「1」論理を記憶することができるバッドブロックメモリを設けた構成を特徴とするものである。
【0014】
この発明によればバッドブロックメモリを読み出すことにより、極く短時間にバッドブロックの数を集計することができる。また機能テスト時はテストすべきフラッシュメモリに与えるアドレス信号からブロックアドレス信号を生成させ、このブロックアドレス信号によりバッドブロックメモリをアクセスしてバッドブロックメモリの内容を読み出すことにより、テストすべきフラッシュメモリに与えているアドレスがバッドブロックに対応しているか否かを直ちに判定することができる。
【0015】
従って機能テストすべきブロックか否かを短時間に判定できるから機能テストを短時間に済ませることができる利点が得られる。また、バッドブロックであることを表わす信号によってマスクし、そのバッドブロックに対応するアドレス領域に関しては機能テストを中止させることができる。
この結果、バッドブロックに対応するアドレス領域に関しては機能テストを実行しないで済ませることができるから、この点でも機能テストに要する時間を短縮することができる利点が得られる。
【0016】
また、特に複数のフラッシュメモリを同時にテストする場合にはバッドブロックがアクセスされたフラッシュメモリはパスさせてそのブロックをテストしないから、このバッドブロックがアクセスされたフラッシュメモリを何度も再書込みを行う動作を実行しないで済ませることができる。よって他のフラッシュメモリはバッドブロックがアクセスされたフラッシュメモリの再書込みに要する時間を待つことなく、直ちにテストに入ることができるため、この点でもテスト時間を短縮できる利点が得られる。
【0017】
【発明の実施の形態】
図1にこの発明の請求項1で提案するメモリ試験装置の一実施例を示す。図9と対応する部分には同一符号を付し、重複説明は省略するがこの発明の請求項1で提案する試験装置では従来から用いられている不良解析メモリAFMに加えて第1バッドブロックメモリBBMを設けた構成を特徴とするものである。
【0018】
第1バッドブロックメモリBBMは不良解析メモリAFMに与えられる全ビットのアドレス信号の中から選択されたビットで構成されるブロックアドレスによりアクセスされる。図1に示す例では不良解析メモリAFMに与えるフルビットのアドレス信号の中から上位ビットのアドレス信号を取り出してブロックアドレスを生成するブロックアドレス選択器BAOを設け、このブロックアドレス選択器BAOからブロックアドレスを生成させて第1バッドブロックメモリBBMをアクセスする構成とした場合を示す。
【0019】
不良解析メモリAFMに与えるアドレス信号は初期テスト時でも機能テスト時でも被試験メモリMUTに与えるアドレス信号と同じである。従って被試験メモリMUTからデータを読み出す際には被試験メモリMUTと不良解析メモリAFMは同一アドレスがアクセスされると共に、第1バッドブロックメモリBBMはそのアドレスが属するブロックNO.に対応するブロックアドレスがアクセスされる。
【0020】
従って、被試験メモリMUTから読み出したデータが、パターン発生器PGから出力される期待値と不一致が発生した場合はその不一致が発生したアドレスと不一致が発生したメモリセルの位置が不良解析メモリAFMに記憶されると共に、バッドブロックメモリBBMには不一致が発生したアドレスが属するブロックNO.に対応するブロックアドレスに図2に示すようにバッドブロックを表わすデータが書き込まれる。
【0021】
図1に示す構成は1個の被試験メモリMUTをテストする構成として例示しているが、複数の被試験メモリMUTをテストする場合には各被試験メモリMUT毎に、波形フォーマッタFC、ドライバ群DR、電圧比較器群VCP、論理比較器LOC、不良解析メモリAFM、第1バッドブロックメモリBBM、マスク制御手段、ブロックアドレス選択器BAO、バッドブロックカウンタBBCが各被試験メモリMUT毎に設けられる。
【0022】
初期テストでは被試験メモリMUTの全てのビットに例えば「1」論理を書き込むと共にこれを順次読み出し、ブロック内で1個でも不一致を発生するメモリセルが検出された場合は、そのブロックを表わすブロックアドレスにバッドブロックを表わすデータ(一般に「1」論理のデータ)が書き込まれる。バッドブロックを表わすデータは1ビットのデータで表わすことができる。従ってバッドブロックメモリBBMは被試験メモリMUTが持つブロックの数と同等の数のアドレス容量を有し、各アドレス毎に1ビットの記憶容量を持つメモリで構成することができる。
【0023】
初期テストが終了するとパターン発生器PGはバッドブロックメモリBBMにアドレス信号を供給し、バッドブロックメモリBBMに格納したバッドブロックデータを読み出す。
バッドブロックメモリBBMから読み出されたバッドブロックデータはバッドブロックカウンタBBCにより計数される。この計数結果はテストバス201を通じて主制御器100に読み込まれ、被試験メモリMUTの良否を判定する。バッドブロックの数が所定個以下であれば主制御器100はパターン発生器PG及びタイミング発生器TGに機能テストの実行を指示する。
【0024】
機能テスト時ではパターン発生器PGはテストプログラム101の記載に従って試験パターンデータを出力し、その試験パターンデータとタイミング発生器TGが出力するタイミング信号に従って波形フォーマッタFCは実波形を持つ試験パターン信号を生成し、この試験パターン信号を被試験メモリMUTの各アドレスに書き込む動作と読み出す動作を繰返す。
【0025】
ここでパターン発生器PGがパターンデータを出力した時点で、このパターンデータには被試験メモリMUTと不良解析メモリAFMに与えるアドレス信号も付加されている。このアドレス信号をブロックアドレス選択器BAOに与え、ブロックアドレス選択器BAOからブロックアドレスを発生させ、このブロックアドレスによりバッドブロックメモリBBMを読み出す。
【0026】
バッドブロックメモリBBMからバッドブロックデータが読み出されない場合は通常通り機能テストが実行され論理比較器LOCから論理比較結果を得る。これに対し、バッドブロックメモリBBMからバッドブロックデータが読出された場合は、このバッドブロックデータはマスク制御手段MKCを通じて波形フォーマッタFCと論理比較器LOCに供給される。波形フォーマッタFCでは被試験メモリMUTの少なくとも書き込み制御端子Wと読み出し制御端子Rに通じる信号ラインに「1」論理又は「0」論理の禁止信号を供給し、被試験メモリMUTに対して書き込みと読み出し動作を禁止させる。これと共に論理比較器LOCでも論理比較動作を禁止する。
【0027】
ここで特に被試験メモリMUTが複数の場合、バッドブロックをアクセスした被試験メモリMUTのテストはバッドブロックデータによってマスクしてパスさせ、他の書込が完了した被試験メモリMUTについてそのブロック内のテストを直ちに実行することができる。従って、他の被試験メモリMUTの待機時間を短くすることができるから機能テストの全体の時間を短縮できる利点が得られる。
【0028】
図3はこの発明の請求項3で提案するメモリ試験装置の実施例を示す。この請求項3で提案するメモリ試験装置は図1に示したバッドブロックメモリBBM(以下これを第1バッドブロックメモリと称す)に加えて第2バッドブロックメモリCFMを設けた構成を特徴とするものである。第1バッドブロックメモリBBMと第2バッドブロックメモリCFMは同等の構成のメモリが用いられる。
【0029】
第1バッドブロックメモリBBMには上述したように初期テストで検出したバッドブロックデータを格納し、第2バッドブロックメモリCFMには機能テスト時に発生するバッドブロックデータを格納する。
つまり、機能テスト時は図1の実施例で説明したように、第1バッドブロックメモリBBMに記憶したバッドブロックデータをマスクデータとして利用してバッドブロック内のテストを禁止させ、バッドブロック以外の正常なブロックでは機能テストを実行する。機能テスト中に不良が発生した場合は第2バッドブロックメモリCFMにその不良が発生したブロックアドレスにバッドブロックデータを記憶させる。
【0030】
このように、初期テストで検出したバッドブロックデータと機能テストで検出したバッドブロックデータを別々に第1バッドブロックメモリBBMと第2バッドブロックメモリCFMに格納することにより、各種のテストモードを構築することができる。
図4及び図5は救済可能か否かを判定する製造ライン上で使用する検出モードを構築する場合のフローチャートを示す。図4はその中の機能テストルーチン、図5は救済判定ルーチンを示す。尚図4に示す機能テストルーチンを実行する以前に上述した初期テストが実行されているものとし第1バッドブロックメモリBBMにはバッドブロックデータが格納されているものとする。
【0031】
図4に示すステップSP1で第1バッドブロックBBMの読出ブロックアドレスBをB=1に初期設定、
ステップSP2で第1ブロックメモリBBMの読出データがバッドブロックか否(BBM=1?)かを判定する。
バッドブロックBBM=1であればステップSP3に移り、被試験メモリMUTへの書き込み・読み出し動作及び論理比較器LOCにおける論理比較動作を禁止し、ステップSP7に進む。
【0032】
ステップSP2でBBM=1でなければステップSP4に分岐する。ステップSP4では機能テストモードにおいて被試験メモリMUTが出力した応答出力と期待値の論理比較結果が良か不良かを判定する。論理比較結果が不良の場合はステップSP5で第2バッドブロックメモリCFMにバッドブロックデータを書き込む。これと共にステップSP6で不良解析メモリAFMの不良発生アドレスに不良セルの位置データを書き込み、ステップSP7に進む。
【0033】
ステップSP4で機能テストの論理比較結果が不良でなければ直接ステップSP7に進む。
ステップSP7では第1バッドブロックメモリBBMの読出ブロックアドレスを+1し、ステップSP8に進む。
ステップSP8では全てのブロック(被試験メモリMUTの各ブロック)を機能テストしたか否かを判定し、否であればステップSP2に戻り、次のブロックの機能テストを実行する。
【0034】
ステップSP8で全てのブロックを機能テストしたと判定した場合は図5に示す救済判定ルーチンに移る。
救済判定ルーチンではステップSP9で第2バッドブロックメモリCFMの読出ブロックアドレスCをC=1に初期設定し、このアドレスを読み出すと共にステップSP10に進む。
【0035】
ステップSP10では第2バッドブロックメモリCFMの読出出力がバッドブロックを表わすCFM=1か否かを判定する。CFM=1であればステップSP11に進む。CFM=1でなければステップSP14に進む。
ステップSP11では対象となる不良解析メモリAFMのアドレス領域を読み出し、不良セルのリペア解析を行う。
【0036】
ステップSP12ではリペア解析により救済可能か否かを判定する。不良セルの数が規定値を越えている場合はこのブロックは救済不能と判定し、ステップSP13に分岐し、ステップSP13で第1バッドブロックメモリBBMの対象ブロックにバッドブロックデータ「1」を書き込み、ステップSP14に進む。
ステップSP14で第2バッドブロックメモリCFMの読み出しアドレスCを+1し、ステップSP15に進む。
【0037】
ステップSP15では全てのブロックについて救済可能か否かを判定したかどうかを判定し、否であればステップSP10に戻る。良であればステップSP16に進む。
ステップSP16では第2バッドブロックメモリCFMのデータをクリアし、ステップSP17で被試験メモリMUTに対して救済処理を施して救済判定ルーチンを終了する。
【0038】
このように第1バッドブロックメモリBBMと第2バッドブロックメモリCFMに別々にバッドブロックデータを格納することにより機能テストルーチンでは第1バッドブロックメモリBBMに格納したバッドブロックデータを利用して機能テストを行なうべきブロックであるか否かを判定し、救済判定ルーチンでは第2バッドブロックメモリCFMに格納したバッドブロックデータを利用して救済可能か否かを見るブロックであるか否かを判定するから、機能テストは元より救済判定ルーチンの処理速度を高速化することができる。
【0039】
図6及び図7はメモリの出荷に当って良品と不良品に仕分けする出荷検査を実施する出荷検査モードを構築する場合のフローチャートを示す。この出荷検査モードではテスト開始と共にステップSP1で第1バッドブロックメモリBBMの読出アドレスBをB=1に初期設定し、そのアドレスを読み出す。
第1バッドブロックメモリBBMの読出値がBBM=1であればステップSP2からステップSP3に進む。ステップSP3では第1バッドブロックメモリBBMの読出値BBM=1をマスクデータとして利用して被試験メモリMUTへの書き込み・読み出し動作を禁止させると共に、論理比較動作も禁止させ、ステップSP6に進む。
【0040】
ステップSP2でBBM=1でなければステップSP4に分岐する。ステップSP4では機能テストの結果として論理比較器LOCの比較結果が良か不良かを判定する。論理比較結果が不良であればステップSP5に進み、第2バッドブロックメモリCFMの対応するブロックアドレスにバッドブロックデータとして「1」を書き込みステップSP6に進む。
【0041】
ステップSP4で論理比較結果が良であればそのままステップSP6に進む。ステップSP6では第1バッドブロックメモリBBMの読出アドレスBを+1し、ステップSP7に進む。
ステップSP7で全てのブロックを機能テストしたか否かを判定する。その判定が否であればステップSP2に戻り機能テストを繰返す。ステップSP7でテスト終了であれば図7に示す良否判定ルーチンに移る。
【0042】
良否判定ルーチンではステップSP8とSP9で第1バッドブロックメモリBBMと第2バッドブロックメモリCFMからバットデータを読み出す。ステップSP10でこのバッドブロックデータの数をバッドブロックカウンタBBCで計数し、双方に格納されたバッドブロックデータの数を集計する。このとき第1バッドブロックメモリBBMと第2バッドブロックメモリCFMの同一アドレスから読み出されるバッドブロックデータは1個として計数する。双方から読み出されたバッドブロックデータの和JをステップSP11に引き渡す。
【0043】
ステップSP11ではバッドブロックデータの和Jが規定値例えば「5」以上か以下かを判定する。JがJ≧5であればステップSP12に進み被試験メモリMUTを不良品と判定し廃棄処理する。
J<5であればステップ13に進み次のテストに移行する。
【0044】
【発明の効果】
以上説明したように、この発明の請求項1で提案したメモリ試験装置によれば不良解析メモリAFMに加えて被試験メモリMUTが持つブロックの数に対応する記憶容量を持つ第1バッドブロックメモリBBMを設けたから、この第1バッドブロックメモリBBMに初期テストの結果を格納すれば、この第1バッドブロックメモリBBMに格納したバットデータを利用することにより次に行なう機能テストにおいて、機能テストを実施すべきブロックと、実施しないブロックとを直ちに判定することができる。この結果、機能テストを短時間に済ませることができる。また、この第1バッドブロックメモリBBMに格納したバッドブロックデータをマスクデータとして利用することにより機能テストを実行する場合、バッドブロックに関してはマスクしてテストを省略することができる。このマスク機能により特に複数のフラッシュメモリを同時に平行してテストする場合にそのテスト時間を短縮できる大きな利点が得られる。
【0045】
また第1バッドブロックメモリBBMに加えて第2バッドブロックメモリCFMを設けた場合には、第2バッドブロックメモリには機能テスト時に発生したバッドブロックデータを格納することができる。この第2バッドブロックメモリCFMに格納したバッドブロックデータを利用することにより、救済可能か否かの判定処理を行なう場合に、第2バッドブロックメモリCFMにバッドブロックデータが書き込まれているブロックだけを選んで救済可能か否かを解析し、判定処理を施せばよく、救済判定処理に要する時間も短縮できる優れた作用効果が得られる。
【図面の簡単な説明】
【図1】この発明の請求項1で提案したメモリ試験装置の一実施例を説明するためのブロック図。
【図2】図1に示した実施例に用いた第1バッドブロックメモリの構成を説明するための図。
【図3】この発明の請求項3で提案したメモリ試験装置の実施例を示すブロック図。
【図4】図3に示したメモリ試験装置で実施可能なテストモードの一例を説明するためのフローチャート。
【図5】図3の続きを説明するためのフローチャート。
【図6】図3に示したメモリ試験装置で実施可能なテストモードの他の例を説明するためのフローチャート。
【図7】図6の続きを説明するためのフローチャート。
【図8】この発明で試験対象とするブロック機能を持つメモリの構造を説明するための図。
【図9】従来の技術を説明するためのブロック図。
【符号の説明】
100 主制御器
200 メインフレーム
300 テストヘッド
MUT 被試験メモリ
PG パターン発生器
TG タイミング発生器
FC 波形フォーマッタ
DR ドライバ群
VCP 電圧比較器群
LOC 論理比較器
AFM 不良解析メモリ
BAO ブロックアドレス選択器
BBM 第1バッドブロックメモリ
MKC マスク制御手段
BBC バッドブロックカウンタ
CFM 第2バッドブロックメモリ
Claims (8)
- A.被試験メモリが装備する記憶セルの中のMビットを1ページとして扱い、Mビット×Nページを1ブロックとし、ブロック単位で記憶内容を書き換え可能なブロック機能を持つメモリを試験するメモリ試験装置において、
B.上記被試験メモリが装備するブロックの数に対応する数の記憶容量を有し、上記記憶セルの全てに一定の論理値を書き込み、その書き込んだ論理値が全ての記憶セルから読みだされるか否かにより、不一致が1セルでも存在したブロックは不良ブロックとして検出する初期テストモードにおいて、不良ブロックを検出する毎に上記被試験メモリに与えられるアドレス信号の選択されたビットで構成されるブロックアドレスに不良ブロックを表すバッドブロックデータを記憶する第1バッドブロックメモリを設け、
機能テストモードでは上記被試験メモリに与える試験パターン信号に含まれるアドレス信号の選択されたビットで構成されるブロックアドレスを生成し、このブロックアドレスにより上記第1バッドブロックメモリをアクセスし、上記第1バッドブロックメモリからバッドブロックデータが読出された状態では上記被試験メモリの試験をパスさせるマスク制御手段を付加した構成としたことを特徴とするメモリ試験装置。 - A.被試験メモリが装備する記憶セルの中のMビットを1ページとして扱い、Mビット×Nページを1ブロックとし、ブロック単位で記憶内容を書き換え可能なブロック機能を持つメモリを試験するメモリ試験装置において、
B.上記被試験メモリが装備するブロックの数に対応する数の記憶容量を有し、上記記憶セルの全てに一定の論理値を書き込み、その書き込んだ論理値が全ての記憶セルから読みだされるか否かにより、不一致が1セルでも存在したブロックは不良ブロックとして検出する初期テストモードにおいて、不良ブロックを検出する毎に上記被試験メモリに与えられるアドレス信号の選択されたビットで構成されるブロックアドレスに不良ブロックを表すバッドブロックデータを記憶する第1バッドブロックメモリを設け、
同時に複数の被試験メモリをテストする場合には上記第1バッドブロックメモリを各被試験メモリ毎に設け、
機能テストモードでは上記複数の被試験メモリに与える試験パターン信号に含まれるアドレス信号の選択されたビットで構成されるブロックアドレスを生成し、このブロックアドレスにより各被試験メモリに対応して設けた上記第1バッドブロックメモリをアクセスし、上記第1バッドブロックメモリからバッドブロックデータが読出された状態ではそのバッドブロックデータが読出された第1バッドブロックメモリに対応する被試験メモリの試験をパスさせるマスク制御手段を付加した構成としたことを特徴とするメモリ試験装置。 - 請求項1記載のメモリ試験装置において、機能テストモードで検出されるバッドブロックデータを記憶する第2バッドブロックメモリを設けた構成としたことを特徴とするメモリ試験装置。
- 請求項2記載のメモリ試験装置において、機能テストモードで検出されるバッドブロックデータを記憶する第2バッドブロックメモリを各被試験メモリに対応させて設けた構成としたことを特徴とするメモリ試験装置。
- 請求項1記載のメモリ試験装置において、機能テストモードで検出されるバッドブロックデータを記憶する第2バッドブロックメモリを設けた構成としたことを特徴とするメモリ試験装置。
- 請求項2記載のメモリ試験装置において、機能テストモードで検出されるバッドブロックデータを記憶する第2バッドブロックメモリを被試験メモリ毎に設けた構成としたことを特徴とするメモリ試験装置。
- 請求項1乃至6記載のメモリ試験装置の何れかにおいて、初期テスト終了後に上記第1バッドブロックメモリに格納した不良ブロックの数を計数するバッドブロックカウンタを付加した構成としたことを特徴とするメモリ試験装置。
- 請求項3乃至7記載のメモリ試験装置の何れかにおいて、初期テストと機能テスト終了後に上記第1バッドブロックメモリと上記第2バッドブロックメモリに取り込んだ不良ブロックの数を計数するバッドブロックカウンタを付加した構成としたことを特徴とするメモリ試験装置。
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US7269765B1 (en) | 2000-04-13 | 2007-09-11 | Micron Technology, Inc. | Method and apparatus for storing failing part locations in a module |
JP4729179B2 (ja) * | 2000-05-24 | 2011-07-20 | 株式会社アドバンテスト | メモリ試験方法・メモリ試験装置 |
JP2002008391A (ja) * | 2000-06-21 | 2002-01-11 | Advantest Corp | 半導体試験装置及びこれを用いる試験方法 |
KR100496773B1 (ko) * | 2000-06-28 | 2005-06-22 | 테스텍 주식회사 | 낸드형 플래시 메모리의 테스트 장치 및 방법 |
DE10034878C2 (de) * | 2000-07-18 | 2003-12-04 | Infineon Technologies Ag | Verfahren zum Überprüfen eines Bauelementes und Bauelement mit Testspeicher |
DE10041137A1 (de) * | 2000-08-21 | 2002-03-21 | Philips Corp Intellectual Pty | Anordnung zum Testen von integrierten Schaltkreisen |
JP2002131401A (ja) * | 2000-10-27 | 2002-05-09 | Ando Electric Co Ltd | データログ取得回路、及びデータログ取得方法 |
JP2002202350A (ja) * | 2000-12-28 | 2002-07-19 | Advantest Corp | 半導体試験装置 |
KR100358059B1 (ko) * | 2000-12-29 | 2002-10-25 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 테스트 방법 |
JP2002214307A (ja) * | 2001-01-24 | 2002-07-31 | Sony Corp | 半導体試験装置及びその半導体試験方法 |
US6865702B2 (en) * | 2001-04-09 | 2005-03-08 | Micron Technology, Inc. | Synchronous flash memory with test code input |
JP4664535B2 (ja) * | 2001-06-20 | 2011-04-06 | 株式会社アドバンテスト | 半導体デバイス試験装置 |
DE10134654A1 (de) * | 2001-07-20 | 2003-02-13 | Infineon Technologies Ag | Verfahren zur Fehleranalyse von Speichermodulen |
US6865704B2 (en) * | 2001-11-09 | 2005-03-08 | Agilent Technologies, Inc. | Scan multiplexing for increasing the effective scan data exchange rate |
JP4377238B2 (ja) | 2001-11-15 | 2009-12-02 | 株式会社アドバンテスト | 半導体試験装置 |
US6745359B2 (en) | 2002-06-06 | 2004-06-01 | Logicvision, Inc. | Method of masking corrupt bits during signature analysis and circuit for use therewith |
US7069377B2 (en) * | 2003-05-08 | 2006-06-27 | Micron Technology, Inc. | Scratch control memory array in a flash memory device |
KR100498509B1 (ko) * | 2003-11-12 | 2005-07-01 | 삼성전자주식회사 | 검사시간을 단축하는 플래시 메모리 테스터 및 이를이용한 전기적 검사방법 |
US7272758B2 (en) * | 2004-08-31 | 2007-09-18 | Micron Technology, Inc. | Defective memory block identification in a memory device |
DE102004042074A1 (de) * | 2004-08-31 | 2006-03-09 | Infineon Technologies Ag | Verfahren zum Testen eines Speichers mittels externem Testchip und Vorrichtung zur Durchführung des Verfahrens |
US7275190B2 (en) * | 2004-11-08 | 2007-09-25 | Micron Technology, Inc. | Memory block quality identification in a memory device |
JP4859402B2 (ja) * | 2005-07-04 | 2012-01-25 | 株式会社アドバンテスト | 試験装置、及び製造方法 |
JP2007047993A (ja) * | 2005-08-09 | 2007-02-22 | Rohm Co Ltd | 制御回路、それを用いた電子機器およびファームウェアの更新方法 |
US20070294588A1 (en) * | 2006-05-09 | 2007-12-20 | Coulson Richard L | Performing a diagnostic on a block of memory associated with a correctable read error |
JPWO2008001543A1 (ja) * | 2006-06-27 | 2009-11-26 | 株式会社アドバンテスト | 半導体試験装置および半導体メモリの試験方法 |
JPWO2008020555A1 (ja) * | 2006-08-14 | 2010-01-07 | 株式会社アドバンテスト | 試験装置、および試験方法 |
US8122307B1 (en) * | 2006-08-15 | 2012-02-21 | Synopsys, Inc. | One time programmable memory test structures and methods |
JP2008077737A (ja) * | 2006-09-20 | 2008-04-03 | Toshiba Corp | 半導体検査装置 |
JP5080501B2 (ja) * | 2007-02-16 | 2012-11-21 | 株式会社アドバンテスト | 試験装置および試験方法 |
US8977912B2 (en) * | 2007-05-07 | 2015-03-10 | Macronix International Co., Ltd. | Method and apparatus for repairing memory |
US7949913B2 (en) | 2007-08-14 | 2011-05-24 | Dell Products L.P. | Method for creating a memory defect map and optimizing performance using the memory defect map |
US8368418B2 (en) | 2007-11-14 | 2013-02-05 | Advantest Corporation | Testing apparatus for multiple identical circuit components |
US7895485B2 (en) * | 2008-01-02 | 2011-02-22 | Micron Technology, Inc. | System and method for testing a packetized memory device |
JP4722226B2 (ja) * | 2008-05-21 | 2011-07-13 | 株式会社アドバンテスト | パターン発生器 |
US7971007B2 (en) * | 2008-07-08 | 2011-06-28 | Silicon Motion, Inc. | Downgrade memory apparatus, and method for accessing a downgrade memory |
US8127184B2 (en) * | 2008-11-26 | 2012-02-28 | Qualcomm Incorporated | System and method including built-in self test (BIST) circuit to test cache memory |
JP2010134979A (ja) * | 2008-12-03 | 2010-06-17 | Fujitsu Ltd | 演算処理装置および記憶装置用試験装置の制御方法 |
TWI409820B (zh) * | 2009-02-18 | 2013-09-21 | King Yuan Electronics Co Ltd | Semiconductor Test System with Self - Test for Memory Repair Analysis |
US9042191B2 (en) * | 2009-08-12 | 2015-05-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | Self-repairing memory |
KR20110097438A (ko) * | 2010-02-25 | 2011-08-31 | 삼성전자주식회사 | 메모리 시스템, 그리고 그것의 동작 방법 |
JP5235202B2 (ja) * | 2010-04-19 | 2013-07-10 | 株式会社アドバンテスト | 試験装置および試験方法 |
JP2013250250A (ja) * | 2012-06-04 | 2013-12-12 | Advantest Corp | テスターハードウェアおよびそれを用いた試験システム |
JP2014235127A (ja) * | 2013-06-04 | 2014-12-15 | 株式会社アドバンテスト | 試験システム、制御プログラム、コンフィギュレーションデータの書込方法 |
CN104851465B (zh) * | 2015-05-28 | 2017-12-08 | 四川效率源信息安全技术股份有限公司 | 西数硬盘无法访问及运行缓慢的修复方法 |
CN105006253B (zh) * | 2015-08-11 | 2018-10-16 | 上海华虹宏力半导体制造有限公司 | 一种闪存芯片数据保留性检查方法及*** |
CN105117266A (zh) * | 2015-09-22 | 2015-12-02 | Tcl移动通信科技(宁波)有限公司 | 一种移动终端的刷机方法及*** |
US10281527B2 (en) * | 2017-06-16 | 2019-05-07 | International Business Machines Corporation | On-chip hardware-controlled window strobing |
CN112530508B (zh) * | 2019-09-17 | 2023-10-20 | 北京振兴计量测试研究所 | 一种nand flash存储器并行测试及坏块回写方法 |
CN113450865B (zh) * | 2020-03-26 | 2022-05-20 | 长鑫存储技术有限公司 | 存储器测试***及其测试方法 |
TWI833399B (zh) * | 2022-10-20 | 2024-02-21 | 南亞科技股份有限公司 | 斷層掃描方法以及非暫態電腦可讀取媒體 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TW338106B (en) * | 1996-03-29 | 1998-08-11 | Adoban Test Kk | Semiconductor memory testing apparatus |
JP3871384B2 (ja) * | 1996-11-01 | 2007-01-24 | 株式会社アドバンテスト | 半導体メモリ試験装置用不良解析メモリ |
JPH10289597A (ja) * | 1997-04-14 | 1998-10-27 | Advantest Corp | メモリ試験装置 |
-
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