JP2011515832A - 集積回路素子内でキャパシタをデジタル処理で同調するときに用いられる方法及び装置 - Google Patents
集積回路素子内でキャパシタをデジタル処理で同調するときに用いられる方法及び装置 Download PDFInfo
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Abstract
Description
本願明細書を通じて、示される好適な実施形態及び例は、例として考えられるべきであり、本発明を限定すると考えられるべきではない。
表1
上述のデジタル同調キャパシタ(DTC)の方法及び装置は、有利なことに、広範な回路正方及びDTCの大きさの特性を最大限に利用するよう又は満足するよう設計されてよい。これらの設計特性及び「トレードオフ」を用い、DTCはシステム・プロバイダにより課される仕様及び要件を満たすようカスタマイズされ最適化されうる。
例えば、図11は、選択された最小Qファクタ値(Qmin)における、DTCの調整範囲対適用信号の周波数のグラフ1100を示す。図11に2つの曲線が示される。第1の曲線1102は、調整範囲が変化するときの最小Qファクタ50を有する第1のDTCの調整範囲を適用信号の周波数の関数として示す。第2の曲線1104は、調整範囲が変化するときの最小Qファクタ100を有する第2のDTCの調整範囲を適用信号の周波数の関数として示す。式1−6を参照して上述したように、最小Qファクタ値(Qmin)及び調整範囲(Cmax/Cmin)は、動作原理及び本発明の教示のDTCの設計により互いに強く関連する。本発明のDTCの最小Qファクタは、DTCのオン抵抗値RON及びDTCのオフ・キャパシタンスCOFF(つまり、RONCOFF)に依存する。図11の曲線1102及び1104は、RONCOFF=600fF−Ωとして描かれている。
図4A、5A−5B、6、8A、8F、9A及び9Fを参照して上述したように、動作原理及び本発明のDTCの教示の設計技術により、DTCのダイ面積要件はDTCの最大キャパシタンス(Cmax)(つまり、DTCにより達成可能な最大キャパシタンス)に比例する。図13を参照すると、曲線1302は、最大DTCキャパシタンス(Cmax)が増大するにつれ、FETダイ面積要件(つまり、DTCのFETのダイ面積要件)がどのように増加するかを示す。曲線1302は、FETダイ面積と6個のシャントFETのスタック(これにより、約+35dBmのDTC電力処理能力を提供する)を有するDTCのCmaxとの間の関係を示す。曲線1304は、FETダイ面積と5個のシャントFETのスタック(これにより、約+33.4dBmのDTC電力処理能力を提供する)を有するDTCのCmaxとの間の関係を示す。予想通り、低い電力処理要件(及び少ない数のスタックされたFET)を有するDTCは、高い電力処理要件(従ってより多い数のスタックされたFET)を有するDTCよりも、少ないダイ面積を占有する。曲線1302、1304は次を想定している。つまり、900MHzにおいてQ=50;5ビットのキャパシタンス制御ワード;及びDTCは7:1の調整範囲を有する。FET(IN 0.4)の面積は、1Ωの単一のFETに対して80μm×80μmを有すると想定する。
DTCのCmaxの低減 ― 幾つかの設計トレードオフ及び設計条件は、DTCにより占有される集積回路ダイ面積を削減するために利用されうる。例えば、図13を参照して上述したように、動作原理及び本発明のDTCの教示の設計技術により、DTCのダイ面積要件はDTCの最大キャパシタンス(Cmax)(つまり、DTCにより達成可能な最大キャパシタンス)に比例する。従って、DTCの最大キャパシタンス(Cmax)が減少できれば、DTCにより必要とされるダイ面積も削減されうる。従って、DTCを最小の可能なダイ面積に最適化するために、最小の最大キャパシタンスCmaxを必要とするチューナのトポロジを用いることが有用である。例えば、結合された共振器又はチューナのトポロジは有意に良好である。例として、選択されたDTCの最大キャパシタンスCmaxの仕様が9.4pFから6.0pFに減少された場合、本発明の教示に従い作成された選択されたDTCにより必要とされるダイ面積は、36%=[(1)−(6/9.4)]だけ削減される。
仕様に準拠した調整可能な構成要素の利用可能性は、多帯域・マルチモードの携帯電話機のためのRFアーキテクチャに重大な影響を与えるだろう。本発明のDTCの方法及び装置は、限定でなく適応型インピーダンス整合、アンテナ帯域お世bいインピーダンスの調整、電力増幅器(PA)の出力整合の調整、RFフィルタ及び送受切り替え器の調整、調整可能なフィルタ及び再構成可能なフィルタ、アンテナ及びPAを含む多くの異なる環境及び用途で用いられうる。仕様は厳しく、また高電力処理(+35dBm)、高線形性(IMD3−105dBm)、低損失(Q>50−100)、高信頼性、3:1−8:1の調整範囲、高速切り替え(5μS)、低価格、量産可能などの要件を満たすことは困難である。調整可能な構成要素の一般的な要件は、UltraCMOSで実施されたDTCを、上述のDTCを実施するための優れた技術の候補にする端末のアンテナ・スイッチのための要件に必要に類似する。この特定の実施は、高電力処理及び線形性についてスタック・トランジスタの独自の能力に強く依存し、高いQのキャパシタを集積することができる。UltraCMOSの手法は、単に既存の一体に集積された単一ダイの固体の調整可能キャパシタであるように見え、全ての仕様を満たし、UltraCMOSの端末のアンテナ・スイッチと全て同一の利点を有する。有利なことに、上述のDTCは、MEMSの代替及びBSTの実施である完全に集積された素子に、高信頼性及び低価格で量産されうる。実績のある大容量のUltraCMOSスイッチ技術は、DTCを実施するために用いられうる。このプロセス技術は、シリアル又はパラレル・バス、デジタル不整合センサ、本発明のDTCを支援するために用いられうる制御アルゴリズムを、幾つかの完全に集積されたソリューションの実施形態に一体に集積させる。有利なことに、DTCは、インピーダンス・チューナの用途、アンテナ調整、PA出力整合の調整、及び多くの他の有用な用途に使用可能である。
[関連出願の相互参照]
本出願は、発明の譲受人に譲渡された米国仮出願番号61/067634、2008年2月出願、発明の名称「Method and Apparatus for Digitally Tuning a Capacitor in an Integrated Circuit Device」の優先権の利益を主張する。上記米国仮出願は参照されることによりその全体が本願明細書に組み込まれる。
Claims (64)
- 集積回路素子内で用いられるデジタル同調キャパシタ(DTC)であって:
(a)第1のRF端子;
(b)第2のRF端子;
(c)選択された複数のb個のビットを有するデジタル制御ワードを受信可能な制御ワード入力であって、該デジタル制御ワードの複数のb個のビットは最下位ビット(LSB)から最上位ビット(MSB)まで重要性の順に順序付けられ、該デジタル制御ワードは前記第1のRF端子と前記第2のRF端子との間に適用されるキャパシタンスを選択的に制御する、制御ワード入力;
(d)前記第1のRF端子と前記第2のRF端子との間に並列に結合された複数の有効ビットのサブ回路であって、該複数の有効ビットのサブ回路は最下位ビット(LSB)のサブ回路から最上位ビット(MSB)のサブ回路まで重要性の順に順序付けられ、各有効ビットのサブ回路は前記デジタル制御ワードの関連付けられた対応する有効ビットに1対1の関係で結合される、複数の有効ビットのサブ回路;
を有し、
各前記有効ビットのサブ回路は:
(i)少なくとも1つのユニット・セル;
を有し、
前記ユニット・セルは、キャパシタに直列に結合された複数のスタックされたスイッチを有し、
該スタックされたスイッチの切り替え動作は、前記制御ワードの前記関連付けられた対応するビットにより制御され、
前記LSBのサブ回路は1つのユニット・セルを有し、各次の有効ビットのサブ回路は、該次の有効ビットより前の少ない重要性の有効ビットに関連付けられた対応するサブ回路を実施するために用いられたユニット・セルのx倍の数のユニット・セルのインスタンスを有し、
xは前記サブ回路を重み付けするために用いられる選択された重み付け符号化方式により決定され、
各サブ回路の全てのユニット・セルは、一緒に並列に結合され、前記第1のRF端子に結合された第1の節点と前記第2のRF端子に結合された第2の節点とを有し、
前記デジタル制御ワードは、前記スタックされたスイッチの切り替え動作を選択的に制御することにより、前記第1のRF端子と前記第2のRF端子との間に適用されるキャパシタンスを選択的に制御し、
選択されたサブ回路により前記第1のRF端子と前記第2のRF端子との間に適用されるキャパシタンスは、該選択されたサブ回路のスタックされたスイッチを選択的にオンに切り替えることにより制御される、
ことを特徴とするデジタル同調キャパシタ。 - 前記DTCは2値重み付け符号化方式に従い実施され、
x=2であり、前記LSBはユニット・セルを有し、各次の有効ビットのサブ回路は、該次の有効ビットより前の少ない重要性の有効ビットに関連付けられた対応するサブ回路を実施するために用いられたユニット・セルの2倍の数のユニット・セルのインスタンスを有し、
前記MSBのサブ回路は、前記第1のRF端子と前記第2のRF端子との間に一緒に並列に結合された2b−1個のユニット・セルのインスタンスを有する、
ことを特徴とする請求項1に記載のDTC。 - 前記DTCは、サーモメータ重み付け符号化方式に従い実施され、
前記DTCは、前記第1のRF端子と前記第2のRF端子との間に一緒に並列に結合された2b−1個のユニット・セルのインスタンスを有する、
ことを特徴とする請求項1に記載のDTC。 - 前記ユニット・セルは、一緒に直列に結合されたn個のFETのスタックを有し、
前記のFETスタックは、前記キャパシタに直列に更に結合され、
前記キャパシタは、MIMキャパシタを有する、
ことを特徴とする請求項1乃至3の何れか一項に記載のDTC。 - 前記FETスタックは、当該DTCの電力処理能力を増大し、
前記FETスタックを実施するために用いられる前記n個のFETは、所望の電力処理要件に従い調整される、
ことを特徴とする請求項4に記載のDTC。 - 前記FETスタックは、少なくとも下端のFETと上端のFETとを有し、
前記下端のFETは、前記第2のRF端子に結合された第1の端子と、前記FETの後続のFETに結合された第2の端子とを有し、
前記上端のFETは、前記MIMキャパシタの第1の端子に結合され、
前記MIMキャパシタの第2の端子は、前記第1のRF端子に結合される、
ことを特徴とする請求項5に記載のDTC。 - 前記FETスタックがオフに切り替えられるとき、前記MIMキャパシタと前記FETスタックとの間に分圧が生じ、
前記FETスタックは、実際の高さn、及び実効スタック高さneffを有し、
前記FETスタックがオフに切り替えられるときに前記MIMキャパシタと前記FETスタックとの間に生じる前記分圧のために、前記実効スタック高さは前記実際の高さを超え、
前記MIMキャパシタのキャパシタンスは、所望の電力処理要件を満たすために選択的に最適化されうる、
ことを特徴とする請求項6に記載のDTC。 - 前記ユニット・セルは、前記FETスタックの関連付けられた対応するFETのゲートに結合された第1の端子と前記デジタル制御ワードの関連付けられた対応する有効ビットに結合された第2の端子とを有する複数のゲート抵抗器RGを更に有し、
前記ユニット・セルは、前記FETスタックの各FETのドレインとソースとに渡って結合された複数のドレイン−ソース抵抗器RDSを更に有する、
ことを特徴とする請求項4に記載のDTC。 - 前記有効ビットのサブ回路は、前記FETスタックの関連付けられた対応するFETのゲートに結合された第1の端子と前記デジタル制御ワードの関連付けられた対応する有効ビットに結合された第2の端子とを有する複数のゲート抵抗器RGを更に有し、
前記サブ回路は、前記FETスタックの各FETのドレインとソースとに渡って結合された複数のドレイン−ソース抵抗器RDSを更に有し、
各次の有効ビットのサブ回路の前記ゲート抵抗器RG/2の抵抗値は、該次の有効ビットより前の少ない重要性の有効ビットに関連付けられた対応するサブ回路のゲート抵抗器RGのインスタンスの抵抗値の1/2であり、
各次の有効ビットのサブ回路のドレイン−ソース抵抗器RDS/2の抵抗値は、該次の有効ビットより前の少ない重要性の有効ビットに関連付けられた対応するサブ回路のドレイン−ソース抵抗器RDSのインスタンスの抵抗値の1/2である、
ことを特徴とする請求項4に記載のDTC。 - 請求項10の前記DTCにより占有される集積回路ダイ面積は、請求項9の前記DTCにより占有される集積回路ダイ面積より有意に少ない、
ことを特徴とする請求項9及び10に記載のDTC。 - 前記サーモメータ重み付け符号化方式は、2b−1個の同一のユニット・セルを用いて、2b個の可能なキャパシタンス調整状態を有するDTCをもたらし、
前記制御ワードの2つの隣接するキャパシタンス調整状態の間のキャパシタンスの差は、同一である、
ことを特徴とする請求項3に記載のDTC。 - 前記FETスタックの切り替え時間は、RG×CGATEに等しく、
RGは前記FETスタックのゲート抵抗器を有し、CGATEはFETスタックのゲート・キャパシタンスを有し、
前記切り替え時間は、当該DTCの全てのFETに渡って一定である、
ことを特徴とする請求項4に記載のDTC。 - 前記ユニット・セルは、品質因子(Q)を有し、
該ユニット・セルの品質因子は、前記FETスタックがオンに切り替えられるときの前記FETスタックのオン抵抗値RONと、前記MIMキャパシタのキャパシタンス(CMIM)との間の関係により定められ、
RONとCMIMとの間の前記関係は前記DTC全体に渡り一定に維持されるので、品質因子は当該DTCの全てのサブ回路に渡り一定に維持される、
ことを特徴とする請求項4に記載のDTC。 - 前記ユニット・セルは、前記FETスタックがオンに切り替えられるときの品質因子(オン状態の品質因子QON)と前記FETスタックがオフに切り替えられるときの品質因子(オフ状態の品質因子QOFF)とを有し、
QONは1/fに比例し、
fは当該DTCの前記第1及び第2のRF端子に印加される信号の周波数を有する、
ことを特徴とする請求項9に記載のDTC。 - 前記第1のRF端子はグランドに結合され、前記第2のRF端子はRF−負荷に結合され、
前記ユニット・セルのQONは、次式に従い定められ、
ことを特徴とする請求項16に記載のDTC。 - 当該DTCは、2値重み付け符号化及びサーモメータ重み付けの両者の組み合わせに従い実施される、
ことを特徴とする請求項2又は3に記載のDTC。 - n=1である、
ことを特徴とする請求項4に記載のDTC。 - 前記デジタル制御ワードのビットの重要性は、LSB b0からMSB bb−1への昇順に配置される、
ことを特徴とする請求項4に記載のDTC。 - 前記デジタル制御ワードのビットの重要性は、MSB bb−1からLSB b0への降順に配置される、
ことを特徴とする請求項4に記載のDTC。 - 前記ユニット・セルのFETスタックは、幅を有し、前記FETスタックのフィンガの数yに従い大きさを決められ、
前記幅及びフィンガの数yは、当該DTCの選択された所望の大きさを提供するよう調整される、
ことを特徴とする請求項4に記載のDTC。 - 前記MIMキャパシタは、1又は複数のスタックされたキャパシタを有し、
該1又は複数のスタックされたキャパシタは、当該DTCの電力処理能力を最適化するよう選択される、
ことを特徴とする請求項4に記載のDTC。 - 前記FETは、蓄積電荷制御(ACC)SOI MOSFETを有する、
ことを特徴とする請求項4に記載のDTC。 - 当該DTCは、ガリウムヒ素(GaAS)、シリコン・オン・インシュレータ(SOI)、シリコン・オン・サファイア(SOS)のプロセス技術のうちの何れかを用いて実施される、
ことを特徴とする請求項4に記載のDTC。 - 前記複数のスタックされたスイッチは、微小電子機械システム(MEMS)スイッチを有する、
ことを特徴とする請求項1、2又は3に記載のDTC。 - 前記複数のスタックされたスイッチは、横方向拡散型金属酸化膜半導体(LDMOS)トランジスタを有する、
ことを特徴とする請求項1、2又は3に記載のDTC。 - MIMキャパシタは、当該DTCが実施される集積回路ダイに集積される、
ことを特徴とする請求項4に記載のDTC。 - 前記デジタル制御ワードのビットは、選択された正電圧を前記FET内のFETのゲートに印加することにより、前記FETスタックを選択的にオンに切り替え、
前記ビットは、選択された負電圧を前記FETスタック内のFETのゲートに印加することにより、前記FETスタックをオフに切り替える、
ことを特徴とする請求項4に記載のDTC。 - 前記デジタル制御ワードのビットは、選択された正電圧を前記FET内のFETのゲートに印加することにより、前記FETスタックを選択的にオンに切り替え、
前記ビットは、0ボルトを前記FETスタック内のFETのゲートに印加することにより、前記FETスタックをオフに切り替える、
ことを特徴とする請求項4に記載のDTC。 - 前記第1のRF端子と前記第2のRF端子との間に並列に結合された固定キャパシタ、
を更に有する請求項4に記載のDTC。 - 前記含まれる固定キャパシタは、当該DTCを実施するために必要な集積回路ダイ面積の量を削減するよう最適化される、
ことを特徴とする請求項34に記載のDTC。 - 前記含まれる固定キャパシタは、当該DTCの同調比率を低減するよう最適化される、
ことを特徴とする請求項34に記載のDTC。 - 当該DTCは、集積回路素子内に実施され、
前記集積回路素子は、請求項4に記載の1又は複数の追加のDTCを有し、
前記RF端子のうちの1又は複数は、前記集積回路素子内に実施された前記1又は複数の追加のDTCに共に結合される、
ことを特徴とする請求項4に記載のDTC。 - 当該DTCは、前記1又は複数の追加のDTCに直列構成で結合される、
ことを特徴とする請求項37に記載のDTC。 - 当該DTCは、前記1又は複数の追加のDTCに並列構成で結合される、
ことを特徴とする請求項37に記載のDTC。 - 当該DTCは、前記集積回路素子内に含まれる前記1又は複数の追加のDTCと分離され絶縁される、
ことを特徴とする請求項37に記載のDTC。 - 集積回路素子内で用いられるデジタル同調キャパシタ(DTC)であって:
(a)第1のRF端子;
(b)第2のRF端子;
(c)選択された複数のb個のビットを有するデジタル制御ワードを受信可能な制御ワード入力であって、該デジタル制御ワードの複数のb個のビットは最下位ビット(LSB)から最上位ビット(MSB)まで重要性の順に順序付けられ、該デジタル制御ワードは前記第1のRF端子と前記第2のRF端子との間に適用されるキャパシタンスを選択的に制御する、制御ワード入力;
(d)前記第1のRF端子と前記第2のRF端子との間に並列に結合された複数の有効ビットのサブ回路であって、該複数の有効ビットのサブ回路は最下位ビット(LSB)のサブ回路から最上位ビット(MSB)のサブ回路まで重要性の順に順序付けられ、各有効ビットのサブ回路は前記デジタル制御ワードの関連付けられた対応する有効ビットに1対1の関係で結合され、各前記有効ビットのサブ回路は少なくとも1つのユニット・セルを有する、複数の有効ビットのサブ回路;
を有し、
前記デジタル制御ワードは、前記有効ビットのサブ回路の切り替え動作を選択的に制御することにより、前記第1のRF端子と前記第2のRF端子との間に適用されるキャパシタンスを選択的に制御する、
ことを特徴とするDTC。 - 前記DTCは2値重み付け符号化方式に従い実施され、
x=2であり、前記LSBはユニット・セルを有し、各次の有効ビットのサブ回路は、該次の有効ビットより前の少ない重要性の有効ビットに関連付けられた対応するサブ回路を実施するために用いられたユニット・セルの2倍の数のユニット・セルのインスタンスを有し、
前記MSBのサブ回路は、前記第1のRF端子と前記第2のRF端子との間に一緒に並列に結合された2b−1個のユニット・セルのインスタンスを有する、
ことを特徴とする請求項41に記載のDTC。 - 前記DTCは、サーモメータ重み付け符号化方式に従い実施され、
前記DTCは、前記第1のRF端子と前記第2のRF端子との間に一緒に並列に結合された2b−1個のユニット・セルのインスタンスを有する、
ことを特徴とする請求項41に記載のDTC。 - 前記サーモメータ重み付け符号化方式は、2b−1個の同一のユニット・セルを用いて、2b個の可能なキャパシタンス調整状態を有するDTCをもたらし、
前記制御ワードの2つの隣接するキャパシタンス調整状態の間のキャパシタンスの差は、同一である、
ことを特徴とする請求項43に記載のDTC。 - 前記ユニット・セルは、品質因子(Q)を有し、
該ユニット・セルの品質因子は、前記FETスタックがオンに切り替えられるときの前記FETスタックのオン抵抗値RONと、MIMキャパシタのキャパシタンス(CMIM)との間の関係により定められ、
RONとCMIMとの間の前記関係は前記DTC全体に渡り一定に維持されるので、品質因子は全てのサブ回路に渡り一定に維持される、
ことを特徴とする請求項41に記載のDTC。 - 当該DTCは、2値重み付け符号化及びサーモメータ重み付けの両者の組み合わせに従い実施される、
ことを特徴とする請求項42又は43に記載のDTC。 - 前記ユニット・セルは、一緒に直列に結合されたn個のFETのスタックを有し、
前記のFETスタックは、前記キャパシタに直列に更に結合され、
前記キャパシタは、MIMキャパシタを有する、
ことを特徴とする請求項41乃至46の何れか一項に記載のDTC。 - n=1である、
ことを特徴とする請求項47に記載のDTC。 - 前記デジタル制御ワードのビットの重要性は、LSB b0からMSB bb−1への昇順に配置される、
ことを特徴とする請求項47に記載のDTC。 - 前記デジタル制御ワードのビットの重要性は、MSB bb−1からLSB b0への降順に配置される、
ことを特徴とする請求項47に記載のDTC。 - 前記ユニット・セルのFETスタックは、幅を有し、前記FETスタックのフィンガの数yに従い大きさを決められ、
前記幅及びフィンガの数yは、当該DTCの選択された所望の大きさを提供するよう調整される、
ことを特徴とする請求項47に記載のDTC。 - 前記MIMキャパシタは、1又は複数のスタックされたキャパシタを有し、
該1又は複数のスタックされたキャパシタは、当該DTCの電力処理能力を最適化するよう選択される、
ことを特徴とする請求項47に記載のDTC。 - 前記FETは、蓄積電荷制御(ACC)SOI MOSFETを有する、
ことを特徴とする請求項41乃至52の何れか一項に記載のDTC。 - 当該DTCは、ガリウムヒ素(GaAS)、シリコン・オン・インシュレータ(SOI)、シリコン・オン・サファイア(SOS)のプロセス技術のうちの何れかを用いて実施される、
ことを特徴とする請求項41乃至53の何れか一項に記載のDTC。 - 前記複数のスタックされたスイッチは、微小電子機械システム(MEMS)スイッチを有する、
ことを特徴とする請求項47乃至54の何れか一項に記載のDTC。 - 前記複数のスタックされたスイッチは、横方向拡散型金属酸化膜半導体(LDMOS)トランジスタを有する、
ことを特徴とする請求項47乃至54の何れか一項に記載のDTC。 - MIMキャパシタは、当該DTCが実施される集積回路ダイに集積される、
ことを特徴とする請求項47に記載のDTC。 - 前記第1のRF端子と前記第2のRF端子との間に並列に結合された固定キャパシタ、
を更に有する請求項47に記載のDTC。 - 前記含まれる固定キャパシタは、当該DTCを実施するために必要な集積回路ダイ面積の量を削減するよう最適化される、
ことを特徴とする請求項58に記載のDTC。 - 当該DTCは、集積回路素子内に実施され、
前記集積回路素子は、請求項47に記載の1又は複数の追加のDTCを有し、
前記RF端子のうちの1又は複数は、前記集積回路素子内に実施された前記1又は複数の追加のDTCに共に結合される、
ことを特徴とする請求項47に記載のDTC。 - 当該DTCは、前記1又は複数の追加のDTCに直列構成で結合される、
ことを特徴とする請求項60に記載のDTC。 - 当該DTCは、前記1又は複数の追加のDTCに並列構成で結合される、
ことを特徴とする請求項61に記載のDTC。 - 当該DTCは、前記集積回路素子内に含まれる前記1又は複数の追加のDTCと分離され絶縁される、
ことを特徴とする請求項61に記載のDTC。 - 集積回路素子内のキャパシタをデジタル的に調整する方法であって:
(a)第1のRF端子との電気通信を確立する段階;
(b)第2のRF端子との電気通信を確立する段階;
(c)選択された複数のb個のビットを有し、最下位ビット(LSB)から最上位ビット(MSB)まで重要性の順に順序付けられた、デジタル制御ワードの複数のb個のビットを受信する段階;及び
(d)前記第1のRF端子と前記第2のRF端子との間に適用されるキャパシタンスを選択的に制御する段階;
を有し、
前記第1のRF端子と前記第2のRF端子との間に適用されるキャパシタンスは、前記第1のRF端子と前記第2のRF端子との間に複数の有効ビットのサブ回路を並列に結合することにより、制御され、
前記複数の有効ビットのサブ回路は、最下位ビット(LSB)のサブ回路から最上位ビット(MSB)のサブ回路まで重要性の順に順序付けられ、
各有効ビットのサブ回路は、前記デジタル制御ワードの関連付けられた対応する有効ビットに1対1の関係で結合され、
各前記有効ビットのサブ回路は、少なくとも1つのユニット・セルを有し、
前記ユニット・セルは、キャパシタに直列に結合された複数のスタックされたスイッチを有し、
該スタックされたスイッチの切り替え動作は、前記制御ワードの前記関連付けられた対応するビットにより制御され、
前記LSBのサブ回路は1つのユニット・セルを有し、各次の有効ビットのサブ回路は、該次の有効ビットより前の少ない重要性の有効ビットに関連付けられた対応するサブ回路を実施するために用いられたユニット・セルのx倍の数のユニット・セルのインスタンスを有し、
xは前記サブ回路を重み付けするために用いられる選択された重み付け符号化方式により決定され、
各サブ回路の全てのユニット・セルは、一緒に並列に結合され、前記第1のRF端子に結合された第1の節点と前記第2のRF端子に結合された第2の節点とを有し、
前記デジタル制御ワードは、前記スタックされたスイッチの切り替え動作を選択的に制御することにより、前記第1のRF端子と前記第2のRF端子との間に適用されるキャパシタンスを選択的に制御し、
選択されたサブ回路により前記第1のRF端子と前記第2のRF端子との間に適用されるキャパシタンスは、該選択されたサブ回路のスタックされたスイッチを選択的にオンに切り替えることにより制御される、
ことを特徴とする方法。
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