JP2007267353A - 発振器およびそれを用いた情報機器、ならびに電圧制御発振器およびそれを用いた情報機器 - Google Patents
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Abstract
【解決手段】発振器のLC共振回路が、インダクタL1、第1の微調容量と第1の容量バンクからなる並列回路と、第2の微調容量と第2の容量バンクの直列容量とを含む。発振器の周波数変換利得は、第1の容量バンクの容量値が大きくなるに従い低下する第1の微調容量による発振器の周波数変換利得と、第2の容量バンクの容量値が大きくなるに従い増大する第2の微調容量による周波数変換利得の和となる。
【選択図】図1
Description
本発明は、共振回路、それを用いた発振器、およびそれを用いた情報機器に関し、特にインダクタと容量とによる共振動作を用いるLC共振回路、それを用いた発振器であって電圧によって発振周波数が制御される電圧制御発振器、並びにそれを用いた無線通信装置、情報通信装置、および記憶装置などを含む情報機器に関する。
本発明は、低電流で広帯域において低位相雑音特性を得るための電圧制御発振器の構成、及びそれを用いた情報機器に適用して有効な技術に関するものである。
無線通信装置や記憶装置などの情報機器において発振周波数が可変の発振器は必須の回路である。情報機器の進展と共に、最近は、発振周波数がGHz近辺に及ぶ発振器が用いられるようになってきている。発振器をインダクタLと容量CによるLC共振器を用いて構成する場合、このような高い周波数では、インダクタンスや容量の値が小さくなるので、半導体基板上にトランジスタと共に集積化して形成することが容易となる。この場合、インダクタとして、細い線路を四角又は円状に、或いはスパイラル状に形成したものなどが用いられ、容量として、pn接合容量(ダイオード容量)、MOS(Metal Oxide Transistor)トランジスタのゲート−ソース・ドレイン間容量(以下「MOS容量」という)、半導体装置中の金属層間で形成されるMIM(Metal Insulator Metal)容量などが用いられる。MOS容量の構造と動作については、例えば非特許文献1に開示されている。
例えば、無線通信装置や記憶装置などの情報機器において、発振周波数が可変の発振器は必須の回路である。情報機器の進展と共に、最近は、発振周波数がGHz近辺に及ぶ発振器が用いられるようになってきている。発振器をインダクタLと容量CによるLC共振器を用いて構成する場合、このような高い周波数では、インダクタンスや容量の値が小さくなるので、半導体基板上にトランジスタと共に集積化して形成することが容易となる。この場合、インダクタとして、細い線路を四角又は円状に、或いはスパイラル状に形成したものなどが用いられ、容量として、pn接合容量(ダイオード容量)、MOS(Metal Oxide Transistor)トランジスタのゲート−ソース・ドレイン間容量(以下「MOS容量」という)、半導体装置中の金属層間で形成されるMIM(Metal Insulator Metal)容量などが用いられる。
LC共振器を用いた従来の発振器の例とその課題を、図面を参照しながら説明する。
ところで、発振周波数がGHz近辺に及ぶ発振器においては、インダクタと容量を半導体基板上にトランジスタと共に集積化することが可能であるが、クオリティ・ファクタを向上させたり、共振周波数を広帯域に変化させることが困難であり、低位相雑音化と広帯域化が難しい。LC共振器を用いた発振器を対象に本発明の課題を説明する。
本発明の代表的なものの一例を示せば以下の通りである。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本発明によれば、容量バンクの容量値に対する周波数変換利得の変動が少なく、周波数可変範囲の広い発振器を提供することができる。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
以下、本発明に係るLC共振回路並びにそれを用いた発振器及び情報機器を、図面に示した幾つかの実施形態を参照して更に詳細に説明する。なお、図1〜44における同一の符号は、同一物又は類似物を表示すものとする。
CPr=CM1+CV1≒CM1 で近似されるようになる。
全容量は、CM2>>CV1、CM2>>CV2の場合は、
CTOTAL=CSR+CPr≒CV2+CM1 で近似され、CM1<<CV1、CM2<<CV2の場合は、
CTOTAL=CSR+CPr≒CM2+CV1 で近似される。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一又は類似の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
図49を用いて、本発明の低電流で広帯域、低位相雑音特性を示す発振器を実現するための第1の実施の形態を説明する。本実施の形態の発振器は、負性コンダクタンス生成回路(NGG)11と共振回路(RES)21を含んで構成される。負性コンダクタンス生成回路11は、発振するために必要な利得を生成する利得生成回路に含まれ、交流電圧に対する負性の電流利得、すなわち負性コンダクタンスを生成する回路である。共振回路21は、周波数制御信号群により共振周波数を変化させることができる回路である。
図50を用いて、本発明の低電流で広帯域、低位相雑音特性を示す発振器を実現するための第2の実施の形態を説明する。本実施の形態の発振器は、負性コンダクタンス生成回路11と共振回路21と信号処理回路(LOG)31を含んで構成される。共振回路21は、1つ以上の共振周波数を段階的に制御可能な周波数制御端子からなる周波数粗調整端子群fCOARSEと共振周波数を連続的に制御可能な周波数微調整端子fFINEを備え、fCOARSEに入力される制御信号群により発振周波数を段階的に可変でき、fFINEに入力される制御信号により発振周波数を連続的に可変できる。負性コンダクタンス生成回路11は、負性コンダクタンスを制御するための1つ以上の負性コンダクタンス制御端子からなる負性コンダクタンス制御端子群GCONTを備え、GCONTに入力される制御信号により、負性コンダクタンス生成回路11が生成する負性コンダクタンスを可変できる。信号処理回路31には、fCOARSEに入力される制御信号群の1つ以上の信号群が入力され、1つ以上の負性コンダクタンスを制御するための信号群に変換して出力する。信号処理回路31の出力信号は、GCONTに入力され、負性コンダクタンス生成回路11の負性コンダクタンスが制御される。
図51を用いて、本発明の低電流で広帯域、低位相雑音特性を示す発振器を実現するための第3の実施の形態を説明する。本実施の形態の発振器は、第2の実施の形態における共振回路21が、インダクタL1とL2の直列回路と、周波数粗調整端子群fCOARSEに入力される制御信号群によって共振周波数を段階的に制御できる容量バンクCB1,CB2と、周波数微調整端子fFINEに入力される制御信号によって共振周波数を連続的に制御可能な周波数微調整用容量CV1,CV2の並列回路で構成される。
図52を用いて、本発明の低電流で広帯域、低位相雑音特性を示す発振器を実現するための第4の実施の形態を説明する。本実施の形態の発振器は、第2の実施の形態における共振回路21が、周波数粗調整端子群fCOARSEに入力される制御信号群によってインダクタンスを段階的に制御できる可変インダクタLV1とLV2の直列回路と、周波数微調整端子fFINEに入力される制御信号によって共振周波数を連続的に制御可能な周波数微調整用容量CV1,CV2の並列回路で構成される。
図53を用いて、本発明の低電流で広帯域、低位相雑音特性を示す発振器を実現するための第5の実施の形態を説明する。本実施の形態の発振器は、第2の実施の形態における共振回路21が、周波数粗調整端子群fCOARSE2に入力される制御信号群によってインダクタンスを段階的に制御できる可変インダクタLV1とLV2の直列回路と、周波数粗調整端子群fCOARSE1に入力される制御信号群によって容量値を段階的に制御できる容量バンクCB1,CB2と、周波数微調整端子fFINEに入力される制御信号によって容量値を連続的に制御可能な周波数微調整用容量CV1,CV2の並列回路で構成される。
図54を用いて、本発明の低電流で広帯域、低位相雑音特性を示す発振器を実現するための第6の実施の形態を説明する。本実施の形態の発振器は、第2〜第5の実施の形態における負性コンダクタンス生成回路11が、PMOSトランジスタPM1とPM2がクロスカップルした可変負性コンダクタンス生成部NGPM1と、バイポーラ・ジャンクション・トランジスタ(BJT)のNPNトランジスタQ1とQ2が容量結合用容量C1,C2を介してクロスカップルした負性コンダクタンス生成部NGB1の並列回路と、電流源回路の電流源CS1で構成され、NGPM1の生成する負性コンダクタンスを制御するための負性コンダクタンス制御端子群GCONTを備えている。
図55を用いて、本発明の低電流で広帯域、低位相雑音特性を示す発振器を実現するための第7の実施の形態を説明する。本実施の形態の発振器は、第6の実施の形態における負性コンダクタンス生成回路11の可変負性コンダクタンス生成部NGPM1が、PM1とPM2以外に、2×K個の負性コンダクタンス制御用PMOSトランジスタPMS11〜PMS1K,PMS21〜PMS2Kと、それぞれの負性コンダクタンス制御用PMOSトランジスタのゲートバイアスをON/OFFするためのスイッチSW111〜SW11K,SW121〜SW12K,SW211〜SW21K,SW221〜SW22Kを備えている。
図56を用いて、本発明の低電流で広帯域、低位相雑音特性を示す発振器を実現するための第8の実施の形態を説明する。本実施の形態の発振器は、第7の実施の形態におけるスイッチSW111〜SW11K,SW121〜SW12K,SW211〜SW21K,SW221〜SW22Kが、それぞれPMOSトランジスタSWPM111〜SWPM11K,SWPM121〜SWPM12K,SWPM211〜SWPM21K,SWPM221〜SWPM22Kで構成される。SWPM211〜SWPM21K,SWPM221〜SWPM22Kのゲートには、それぞれSWPM111〜SWPM11K,SWPM211〜SWPM21Kのゲートに入力される電圧信号が、インバータを介して入力される。
図57を用いて、本発明の低電流で広帯域、低位相雑音特性を示す発振器を実現するための第9の実施の形態を説明する。本実施の形態の発振器は、第6の実施の形態における負性コンダクタンス生成回路11の可変負性コンダクタンス生成部NGPM1が、PM1とPM2以外に、2×K個の負性コンダクタンス制御用ダイオードD11〜D1K,D21〜D2Kと、それぞれの負性コンダクタンス制御用ダイオードをON/OFFするためのスイッチSW311〜SW31K,SW411〜SW41Kを備えている。
図58を用いて、本発明の低電流で広帯域、低位相雑音特性を示す発振器を実現するための第10の実施の形態を説明する。本実施の形態の発振器は、第9の実施の形態におけるスイッチSW311〜SW31K,SW411〜SW41Kが、それぞれPMOSトランジスタSWPM311〜SWPM31K,SWPM411〜SWPM41Kで構成される。
図59を用いて、本発明の低電流で広帯域、低位相雑音特性を示す発振器を実現するための第11の実施の形態を説明する。本実施の形態の発振器は、第6の実施の形態における負性コンダクタンス生成回路11の可変負性コンダクタンス生成部NGPM1が、PM1とPM2以外に、2×K個の負性コンダクタンス制御用抵抗器R11〜R1K,R21〜R2Kと、それぞれの負性コンダクタンス制御用抵抗器をON/OFFするためのスイッチSW311〜SW31K,SW411〜SW41Kを備えている。
図60を用いて、本発明の低電流で広帯域、低位相雑音特性を示す発振器を実現するための第12の実施の形態を説明する。本実施の形態の発振器は、第11の実施の形態におけるスイッチSW311〜SW31K,SW411〜SW41Kが、それぞれPMOSトランジスタSWPM311〜SWPM31K,SWPM411〜SWPM41Kで構成される。
図61を用いて、本発明の低電流で広帯域、低位相雑音特性を示す発振器を実現するための第13の実施の形態を説明する。本実施の形態の発振器は、負性コンダクタンス生成回路(NGG)12と共振回路(RES)22とインピーダンス制御回路(ZCONT)40を含んで構成される。負性コンダクタンス生成回路12は、発振するために必要な利得を生成する利得生成回路に含まれ、交流電圧に対する負性の電流利得、すなわち負性コンダクタンスを生成する回路である。共振回路22は、周波数制御信号群により共振周波数を変化させることができる回路である。インピーダンス制御回路40は、共振回路のインピーダンスを制御するインピーダンス制御信号群が入力されるインピーダンス制御端子群を備え、出力端子が共振回路に接続される回路である。
図62を用いて、本発明の低電流で広帯域、低位相雑音特性を示す発振器を実現するための第14の実施の形態を説明する。本実施の形態の発振器は、負性コンダクタンス生成回路12と共振回路22とインピーダンス制御回路40と信号処理回路(LOG)32を含んで構成される。共振回路22は、1つ以上の共振周波数を段階的に制御可能な周波数制御端子からなる周波数粗調整端子群fCOARSEと共振周波数を連続的に制御可能な周波数微調整端子fFINEを備え、fCOARSEに入力される制御信号群により発振周波数を段階的に可変でき、fFINEに入力される制御信号により発振周波数を連続的に可変できる。インピーダンス制御回路40は、共振回路22のインピーダンスを制御するための1つ以上のインピーダンス制御端子からなるインピーダンス制御端子群ZTUNEを備え、ZTUNEに入力される制御信号により、共振回路22の共振周波数を変化させることなく実効的なインピーダンスを可変できる。信号処理回路32には、fCOARSEに入力される制御信号群の1つ以上の信号群が入力され、1つ以上の共振回路のインピーダンスを制御するための信号群に変換して出力する。信号処理回路32の出力信号は、ZTUNEに入力され、共振回路22のインピーダンスが制御される。
図63を用いて、本発明の低電流で広帯域、低位相雑音特性を示す発振器を実現するための第15の実施の形態を説明する。本実施の形態の発振器は、第14の実施の形態における共振回路22が、インダクタL1とL2の直列回路と、周波数粗調整端子群fCOARSEに入力される制御信号群によって共振周波数を段階的に制御できる容量バンクCB1,CB2と、周波数微調整端子fFINEに入力される制御信号によって共振周波数を連続的に制御可能な周波数微調整用容量CV1,CV2の並列回路で構成され、インダクタL1とL2の接点がインピーダンス制御端子ZTUNEであり、ZTUNEに入力される制御信号により共振回路22の実効的なインピーダンスが制御される。
図64を用いて、本発明の低電流で広帯域、低位相雑音特性を示す発振器を実現するための第16の実施の形態を説明する。本実施の形態の発振器は、第14の実施の形態における共振回路22が、周波数粗調整端子群fCOARSEに入力される制御信号群によってインダクタンスを段階的に制御できる可変インダクタLV1とLV2の直列回路と、周波数微調整端子fFINEに入力される制御信号によって共振周波数を連続的に制御可能な周波数微調整用容量CV1,CV2の並列回路で構成され、可変インダクタLV1とLV2の接点がインピーダンス制御端子ZTUNEであり、ZTUNEに入力される制御信号により共振回路22の実効的なインピーダンスが制御される。
図65を用いて、本発明の低電流で広帯域、低位相雑音特性を示す発振器を実現するための第17の実施の形態を説明する。本実施の形態の発振器は、第14の実施の形態における共振回路22が、周波数粗調整端子群fCOARSE2に入力される制御信号群によってインダクタンスを段階的に制御できる可変インダクタLV1とLV2の直列回路と、周波数粗調整端子群fCOARSE1に入力される制御信号群によって容量値を段階的に制御できる容量バンクCB1,CB2と、周波数微調整端子fFINEに入力される制御信号によって容量値を連続的に制御可能な周波数微調整用容量CV1,CV2の並列回路で構成され、可変インダクタLV1とLV2の接点がインピーダンス制御端子ZTUNEであり、ZTUNEに入力される制御信号により共振回路の実効的なインピーダンスが制御される。
図66を用いて、本発明の低電流で広帯域、低位相雑音特性を示す発振器を実現するための第18の実施の形態を説明する。本実施の形態の発振器は、第15〜第17の実施の形態における負性コンダクタンス生成回路12が、PMOSトランジスタPM1とPM2がクロスカップルした第1の負性コンダクタンス生成部NGPM2と、バイポーラ・ジャンクション・トランジスタ(BJT)のNPNトランジスタQ1とQ2が容量結合用容量C1,C2を介してクロスカップルした負性コンダクタンス生成部NGB1の並列回路と、電流源回路の電流源CS1で構成される。信号処理回路32には、fCOARSEに入力される制御信号群の1つ以上の信号群が入力され、1つ以上の共振回路22の実効的なインピーダンスを制御するための信号群に変換して出力する。信号処理回路32の出力信号は、ZTUNEに入力され、共振回路22の実効的なインピーダンスが制御される。共振回路22は、インダクタL1,L2(または可変インダクタでも可能)と、周波数微調整用容量CV1,CV2(または固定容量でも可能)で構成される。
図67を用いて、本発明の低電流で広帯域、低位相雑音特性を示す発振器を実現するための第19の実施の形態を説明する。本実施の形態の発振器は、第18の実施の形態におけるインピーダンス制御回路40が、K個のインピーダンス制御用PMOSトランジスタPMS31〜PMS3Kと、それぞれのインピーダンス制御用PMOSトランジスタのゲートバイアスをON/OFFするためのスイッチSW511〜SW51K,SW521〜SW52Kを備えている。
ZRES×ICS・・・(式1)
となる。
(ZRES/2)×(ICS/3)+(ZRES/2)×(ICS)
=2/3×ZRES×ICS・・・(式2)
となり、式1の2/3に減少させることができる。
図68を用いて、本発明の低電流で広帯域、低位相雑音特性を示す発振器を実現するための第20の実施の形態を説明する。本実施の形態の発振器は、第19の実施の形態におけるインピーダンス制御回路40のスイッチSW511〜SW51K,SW521〜SW52Kが、それぞれPMOSトランジスタSWPM511〜SWPM51K,SWPM521〜SWPM52Kで構成される。SWPM521〜SWPM52Kのゲートには、それぞれSWPM511〜SWPM51Kのゲートに入力される電圧信号が、インバータを介して入力される。
図69を用いて、本発明の低電流で広帯域、低位相雑音特性を示す発振器を実現するための第21の実施の形態を説明する。本実施の形態の発振器は、第18の実施の形態におけるインピーダンス制御回路40が、K個のインピーダンス制御用ダイオードD31〜D3Kと、それぞれのインピーダンス制御用ダイオードをON/OFFするためのスイッチSW611〜SW61Kを備えている。
図70を用いて、本発明の低電流で広帯域、低位相雑音特性を示す発振器を実現するための第22の実施の形態を説明する。本実施の形態の発振器は、第21の実施の形態におけるインピーダンス制御回路40のスイッチSW611〜SW61Kが、それぞれPMOSトランジスタSWPM611〜SWPM61Kで構成される。
図71を用いて、本発明の低電流で広帯域、低位相雑音特性を示す発振器を実現するための第23の実施の形態を説明する。本実施の形態の発振器は、第18の実施の形態におけるインピーダンス制御回路40が、K個(Kは正の整数)のインピーダンス制御用抵抗器R31〜R3Kと、それぞれのインピーダンス制御用抵抗器をON/OFFするためのスイッチSW611〜SW61Kを備えている。
図72を用いて、本発明の低電流で広帯域、低位相雑音特性を示す発振器を実現するための第24の実施の形態を説明する。本実施の形態の発振器は、第23の実施の形態におけるインピーダンス制御回路40のスイッチSW611〜SW61Kが、それぞれPMOSトランジスタSWPM611〜SWPM61Kで構成される。
図73に、本発明の発振器を含んで成る情報機器による第25の実施の形態を示す。本実施の形態の情報機器は、高速シリアル伝送システムである。この高速シリアル伝送システムは、複数の低速の信号を多重化してシリアルの高速信号を出力する送信機と、送信されたシリアルの高速信号を受信して分離し、分離によって得た複数の低速信号を出力する受信機とから成る。
図74に、本発明の発振器を含んで成る情報機器による第26の実施の形態を示す。本実施の形態の情報機器は、ヘテロダイン形式の無線受信機である。図74において、アンテナ(ANT)301で受信された受信信号(fRF)は、低雑音増幅回路(AMP)302で増幅されてミキサ(MIX)303に入力される。発振器制御回路(Sync_cont)304によって制御される本発明の発振器(LO)305が出力する局部発振信号(fLO)をミキサ303の一方の入力信号とすることで、ミキサ303の出力において、受信信号の搬送波周波数が下げられ、中間周波数(IF:Intermediate Frequency)の受信信号が得られる。IF受信信号は、帯域通過フィルタ(BPF)306により不要周波数成分が減衰された後(fIF)、IF増幅回路(IF−AMP)307で増幅され、復調回路(DEMOD)308にてベースバンド信号として取り出される。ベースバンド信号は外部のベースバンド回路(Baseband block:図示せず)へ送られる。なお、ベースバンド回路から、発振器制御回路304へ制御信号が与えられる。
図75に、本発明の発振器を含んで成る情報機器による第27の実施の形態を示す。本実施の形態の情報機器は、ダイレクトコンバーション形式の無線受信機である。アンテナ301で受信された受信信号は、低雑音増幅回路302で増幅され、二個のミキサ303a,303bに入力される。発振器制御回路304によって制御される本発明の発振器305が出力する局部発振信号は二つに分岐され、90°(π/2)の位相差を付けてそれぞれミキサ303a,303bに入力される。低雑音増幅回路302で増幅された受信信号は、二個のミキサ303a,303bの出力において搬送波周波数が零周波数に下げられ、帯域通過フィルタ306a,306bにより不要周波数成分が減衰された後、IF増幅回路307a,307bで増幅される。復調回路308によって、二個のIF増幅回路307a,307bの出力信号からベースバンド信号が取り出される。ベースバンド信号は外部のベースバンド回路(図示せず)へ送られる。なお、ベースバンド回路から、発振器制御回路304へ制御信号が与えられる。
図76に、本発明の発振器を含んで成る情報機器による第28の実施の形態を示す。本実施の形態の情報機器は、ダイレクトコンバーション形式の無線送受信機である。受信時、アンテナ301で受信され、アンテナ回路(GSMの場合はスイッチ、W−CDMAの場合はデュプレクサ)341を通った受信信号は、帯域通過フィルタ330により不要周波数成分を減衰された後、低雑音増幅回路302で増幅され、二個のミキサ303a,303bに入力される。発振器制御回路304によって制御される本発明の発振器317が出力するRF(Radio Frequency)局部発振信号は二つに分岐され、90°(π/2)の位相差を付けてそれぞれミキサ303a,303bに入力される。二個のミキサ303a,303bの出力において搬送波周波数が零周波数に下げられ、低周波通過フィルタ351a,351bにより不要周波数成分が減衰された後、自動利得制御増幅回路314a,314bで増幅される。自動利得制御増幅回路314a,314bの出力は、ベースバンド回路(BBLK)316に伝送され、復調回路308で受信ベースバンド信号として取り出される。
図77に、本発明の発振器を含んで成る情報機器による第29の実施の形態を示す。本実施の形態の情報機器は、ダイレクトコンバーション形式の無線送受信機である。受信時、アンテナ301で受信され、アンテナ回路341を通った受信信号は、帯域通過フィルタ330により不要周波数成分を減衰された後、低雑音増幅回路302で増幅されてから、2個のミキサ303a,303bに入力される。発振器制御回路304によって制御される本発明の発振器305が出力する局部発振信号は二つに分岐され、90°(π/2)の位相差を付けてそれぞれミキサ303a,303bに入力される。二個のミキサ303a,303bの出力において搬送波周波数が零周波数に下げられ、低周波通過フィルタ351a,351bにより不要周波数成分が減衰された後、自動利得制御増幅回路314a,314bで増幅される。自動利得制御増幅回路314a,314bの出力は、ベースバンド回路316に伝送され、復調回路308で受信ベースバンド信号として取り出される。
図78に、本発明の発振器を含んで成る情報機器による第30の実施の形態を示す。本実施の形態の情報機器は、ヘテロダイン形式の無線送受信機である。受信時、アンテナ301で受信され、スイッチ309を通った受信信号は、帯域通過フィルタ330により不要周波数成分を減衰された後、低雑音増幅回路302で増幅され、ミキサ303iに入力される。発振器制御回路304によって制御される本発明の発振器305が出力するRF局部発振信号はミキサ303iに入力される。ミキサ303iの出力において受信信号の搬送波周波数が下げられ、中間周波数の受信信号が得られる。ミキサ303iの出力信号は、帯域通過フィルタ335により不要周波数成分を減衰され、自動利得制御増幅回路314で増幅された後、2個のミキサ303e,303fに入力される。発振器制御回路304によって制御される本発明の発振器317が出力するIF局部発振信号は二つに分岐され、90°(π/2)の位相差を付けてそれぞれミキサ303e,303fに入力される。2個のミキサ303e,303fの出力は、ベースバンド回路316に伝送され、復調回路308で受信ベースバンド信号として取り出される。
図79に、本発明の発振器を含んで成る情報機器による第31の実施の形態を示す。本実施の形態の情報機器は、パルスレーダ形式の無線レーダ送受信機である。送信時、本発明の発振器(VCO)318の出力信号は、鋸歯状波発生器(SLWG)324の出力により開閉するオン/オフ変調器(ON/OFF MOD)321で変調され、スイッチ(SW)309を介してアンテナ(ANT)301から送信される。
1…負性コンダクタンス生成回路、10…LC共振回路、L11、L12,L21,L22…インダクタ、CV1、CV11,CV12,CV2,CV21,CV22…微調容量、CM101〜CM10K、CM201〜CM20K…トリミング容量、CM1,CM2、CM11,CM12,CM21、CM22…容量バンク、411、412…pn接合容量、711〜71K,721〜72K、731,732、CM111〜CM11N、CM121〜CM12N、CM211〜CM21N、CM221〜CM22N…MOS容量、511,512,521,522、531〜53K、541〜54K、551〜55K、561〜56K、571,572…固定容量、202…マルチプレクサ、203…MUXコア回路、205,213…発振器、206…クロック制御回路、215…デマルチプレクサ、301…アンテナ、302…低雑音増幅回路、303…ミキサ、304…発振器制御回路、305,317,318…発振器、308…復調回路、309…スイッチ、310…高出力増幅器、314…自動利得制御増幅回路、315…変調回路、316…ベースバンド回路部、320…位相比較器、321…オン/オフ変調器、322…検波器、323…ビデオ増幅器、324…鋸歯状波発生装置、325…表示装置、346,347,348…RF−IC、ICS,ICSM,I11,I21,I22…電流源、I1,I2…交流電流、V1,V2…電圧端子、VIN…交流信号入力端子、ACGND…交流接地端子、VB1,VB2,VB3,VB4…バイアス電圧、L1,L2,L11,L12,L21,L22…インダクタ、LV1…可変インダクタ、M…相互インダクタンス、C11,C12,C21,C22,C31,C32…容量、Q1〜Q3,Q31,Q32…NPNトランジスタ、NM1〜NM3,NM31,NM32…NMOSトランジスタ、PM1,PM2…PMOSトランジスタ、VCONT…周波数制御端子、VCONT…制御電圧、VTRM11〜VTRM1K、VTRM11〜VTRM1N、VTRM21〜VTRM2N…周波数トリミング端子、SW11〜SW1K,SW21〜SW2K…スイッチ。
10,11,12…負性コンダクタンス生成回路、20,21,22…共振回路、30,31,32…信号処理回路、40…インピーダンス制御回路、L1,L2…インダクタ、LV1,LV2…可変インダクタ、CV1,CV2…周波数微調整用容量、CB1,CB2…容量バンク、NGPM1,NGPM2…可変負性コンダクタンス生成部、NGB1…負性コンダクタンス生成部、201,217…端子、202…マルチプレクサ、203…MUXコア回路、205,213…発振器、206,214…クロック制御回路、207…駆動装置、212…増幅器、215…デマルチプレクサ、216…DEMUXコア回路、301…アンテナ、302…低雑音増幅回路、303(a〜k)…ミキサ、304…発振器制御回路、305,317,318…発振器、306(a,b),330,333,334,335,336…帯域通過フィルタ、307(a,b)…IF増幅回路、308…復調回路、309…スイッチ、310…高出力増幅器、314(a〜e)…自動利得制御増幅回路、315…変調回路、316…ベースバンド回路、319…ループフィルタ、320…位相比較器、321…オン/オフ変調器、322…検波器、323…ビデオ増幅器、324…鋸歯状波発生器、325…表示装置、341…アンテナ回路、346,347,348…RF−IC、351(a〜d)…低周波通過フィルタ、352…加算回路、CS1…電流源、V1,V2…電圧端子、C1,C2…容量、D11〜D1K,D21〜D2K,D31〜D3K…ダイオード、R11〜R1K,R21〜R2K,R31〜R3K…抵抗器、Q1,Q2…NPNトランジスタ、NM1,NM2…NMOSトランジスタ、PM1,PM2,PMS11〜PMS1K,PMS21〜PMS2K,PMS31〜PMS3K,SWPM111〜SWPM11K,SWPM121〜SWPM12K,SWPM211〜SWPM21K,SWPM221〜SWPM22K,SWPM311〜SWPM31K,SWPM411〜SWPM41K,SWPM511〜SWPM51K,SWPM521〜SWPM52K,SWPM611〜SWPM61K…PMOSトランジスタ、SW111〜SW11K,SW121〜SW12K,SW211〜SW21K,SW221〜SW22K,SW311〜SW31K,SW411〜SW41K,SW511〜SW51K,SW521〜SW52K,SW611〜SW61K…スイッチ。
Claims (40)
- 第1および第2の並列容量電源電圧端子と、
第1および第2の直列容量電源電圧端子と、
前記第1の並列容量電源電圧端子と前記第2の並列容量電源電圧端子との間に接続されたインダクタと、
第1の制御信号群により容量値が大小に変化する並列接続された可変容量を含んでなる第1の容量バンクと、第2の制御信号により容量値が変化する第1の微調容量とが、前記第1の並列容量電源電圧端子と前記第2の並列容量電源電圧端子との間で互いに並列に接続されてなる並列容量と、
第3の制御信号群により容量値が大小に変化する並列接続された可変容量を含んでなる第2の容量バンクと、前記第2の制御信号により容量値が変化する第2の微調容量とが、前記第1の直列容量電源電圧端子と前記第2の直列容量電源電圧端子との間で互いに直列に接続されてなる直列容量と
を具備してなることを特徴とする発振器。 - 請求項1において、
前記並列容量は、前記第1の容量バンクの容量値が大きくなるに従い前記第1の微調容量の容量値の前記並列容量および前記直列容量の容量値の合計である全容量に占める割合が低下し、前記第2の制御信号に対する前記全容量の変化率が減少するように構成され、 前記直列容量は、前記第2の容量バンクの容量値が大きくなるに従い前記第2の微調容量の前記全容量に占める割合が増大し、前記第2の制御信号に対する前記全容量の変化率が増大するように構成されている
ことを特徴とする発振器。 - 請求項1において、
前記第2の微調容量の容量値をCV2とし、前記第1の容量バンクの容量値をCM1としたとき、
前記並列容量と前記直列容量とを含めた全体の容量値である全容量CTOTALは、CV2+CM1で近似される
ことを特徴とする発振器。 - 請求項1において、
前記並列容量と、前記直列容量と、前記インダクタが並列に接続され、
一端が交流的に接地され、他端に交流信号が入力される端子を持つ
ことを特徴とする発振器。 - 請求項1において、
前記第3の制御信号群は、前記第1の制御信号群と同期しており、前記第1、第3の制御信号により、前記第1の容量バンクの容量値と、前記第2の容量バンクの容量値とが、同時に変化する
ことを特徴とする発振器。 - 請求項1において、
前記並列容量と、前記インダクタが並列に接続され、
一端が交流的に接地され、他端に交流信号が入力される入力端子を持ち、
前記直列容量が、前記インダクタに対して相互インダクタンスを介して磁気的に結合している第2のインダクタと直列に接続される
ことを特徴とする発振器。 - 請求項1において、
前記第1の微調容量と第2の微調容量は、半導体のpn接合容量であり、前記第2、第4の制御信号が前記pn接合容量の両端に印加される
ことを特徴とする発振器。 - 請求項1において、
前記第1の微調容量と第2の微調容量は、MOSトランジスタによるMOS容量であり、前記第2、第4の制御信号が前記MOSトランジスタのゲートとソース・ドレインとの間に印加される
ことを特徴とする発振器。 - 請求項1において、
前記第1の容量バンクと第2の容量バンクを構成する前記複数の可変容量の各々は、MOSトランジスタによるMOS容量であり、前記複数のMOS容量毎に独立して与えられる前記第1、第3の制御信号群が、前記MOSトランジスタのゲートとソース・ドレインとの間に印加される
ことを特徴とする発振器。 - 請求項1において、
前記複数の可変容量の各々は、固定容量と前記固定容量に直列に接続されたスイッチとから構成され、
前記スイッチは、前記複数の可変容量毎に独立して与えられる前記第1、第3の制御信号群によって開閉が制御され、
前記複数の可変容量の各々は、前記スイッチの開閉によって容量値が大小に変化する
ことを特徴とする発振器。 - 可変容量とインダクタを備えてなり、
前記可変容量が、
制御信号により容量値が変化する第1の容量バンクを含み、該第1の容量バンクの容量値を増大させるに従い周波数変換利得が増大する第1の可変容量と、
該第1の可変容量に並列接続され、制御信号により容量値が変化する第2の容量バンクを含み、該第2の容量バンクの容量値を増大させるに従い周波数変換利得が減少する第2の容量とを具備してなる
ことを特徴とする発振器。 - 請求項11において、
前記第1の可変容量が、前記第1の容量バンクと第1の微調容量とからなる並列容量を備えてなり、
前記第2の可変容量が、前記第2の容量バンクと第2の微調容量とからなる直列容量を備えてなり、
共振周波数の低下に伴う前記直列容量の容量値変化率が、発振周波数の低下に伴う前記並列容量の容量値変化率よりも大きくなるように構成されてなる
ことを特徴とする発振器。 - 請求項11において、
前記インダクタが、
相互インダクタンスを介して前記第1の可変容量と前記第2の可変容量とを磁気的に結合する一対のインダクタを有してなる
ことを特徴とする発振器。 - 請求項1において、
前記インダクタ、前記並列容量、および前記直列容量を含んでなる共振回路に接続され、負性コンダクタンスを発生する負性コンダクタンス発生回路を更に具備してなり、
出力する信号の周波数が前記共振回路の共振周波数に基づいて決定され、発振の安定性が前記負性コンダクタンス発生回路の発生する負性コンダクタンスに基づいて決定される
ことを特徴とする発振器。 - 請求項14において、
前記並列容量は、前記第1の容量バンクの容量値が大きくなるに従い前記第1の微調容量の容量値の前記並列容量および前記直列容量の容量値の合計である全容量に占める割合が低下し、前記第2の制御信号に対する前記全容量の変化率が減少するように構成され、
前記直列容量は、前記第2の容量バンクの容量値が大きくなるに従い前記第2の微調容量の前記全容量に占める割合が増大し、前記第2の制御信号に対する前記全容量の変化率が増大するように構成されている
ことを特徴とする発振器。 - 請求項14において、
トランジスタの第1の電極と第2の電極の間に第1の容量が接続され、前記トランジスタの第3の電極と前記第2の電極の間に第2の容量が接続され、前記第3の電極と前記第2の電極の間にインダクタが接続され、
前記負性コンダクタンス発生回路が前記第3の電極と前記第2の電極の間に形成されてなる
ことを特徴とする発振器。 - 請求項14において、
前記負性コンダクタンス発生回路は、2個のトランジスタの一方のトランジスタの入力端子と他方のトランジスタの出力端子とが相互に結合され、前記一方のトランジスタと前記他方のトランジスタの接地端子が相互に接続され、前記接地端子の接続点に定電流源が接続されてなる
ことを特徴とする発振器。 - 発振器と、
アンテナによって受信された受信信号を増幅する低雑音増幅器と、
送信するベースバンド信号を変調して互いに直交する2個の信号を出力する変調器と、
前記変調器が出力する直交する2個の信号を、前記発振器が出力する局部発振信号を用いて直交変調信号を出力する直交変調器と、
前記直交変調信号を増幅する電力増幅器と、
受信時に前記アンテナからの前記受信信号を前記低雑音増幅器に供給し、送信時に前記電力増幅器が出力する前記直交変調信号を前記アンテナに供給するスイッチとを具備してなる情報機器であって、
前記発振器は、
第1および第2の並列容量電源電圧端子と、
第1および第2の直列容量電源電圧端子と、
前記第1の並列容量電源電圧端子と前記第2の並列容量電源電圧端子との間に接続されたインダクタと、
第1の制御信号群により容量値が大小に変化する並列接続された可変容量を含んでなる第1の容量バンクと、第2の制御信号により容量値が変化する第1の微調容量とが、前記第1の並列容量電源電圧端子と前記第2の並列容量電源電圧端子との間で互いに並列に接続されてなる並列容量と、
第3の制御信号群により容量値が大小に変化する並列接続された可変容量を含んでなる第2の容量バンクと、前記第2の制御信号により容量値が変化する第2の微調容量とが、前記第1の直列容量電源電圧端子と前記第2の直列容量電源電圧端子との間で互いに直列に接続されてなる直列容量とを具備してなる
ことを特徴とする情報機器。 - 請求項18において、
前記並列容量は、前記第1の容量バンクの容量値が大きくなるに従い前記第1の微調容量の容量値の前記並列容量および前記直列容量の容量値の合計である全容量に占める割合が低下し、前記第2の制御信号に対する前記全容量の変化率が減少するように構成され、
前記直列容量は、前記第2の容量バンクの容量値が大きくなるに従い前記第2の微調容量の前記全容量に占める割合が増大し、前記第2の制御信号に対する前記全容量の変化率が増大するように構成されている
ことを特徴とする情報機器。 - 請求項18において、
前記発振器と、前記低雑音増幅器と、前記変調器と、前記直交変調器とが、共に単一の半導体素子上に形成されてなることを特徴とする情報機器。 - 発振するために必要な利得を生成する利得生成回路と、
第1の周波数制御信号群により共振周波数を変化させることができる共振回路を具備して成り、
上記利得生成回路は、
交流電圧に対する負性の電流利得である負性コンダクタンスを生成する負性コンダクタンス生成回路と、
負性コンダクタンス制御信号群により、上記生成する負性コンダクタンスを制御するためのK個(Kは正の整数)の端子を具備して成ることを特徴とする電圧制御発振器。 - 請求項21において、
上記第1の周波数制御信号群は、
上記共振回路の共振周波数を連続的に変化させるための第2の周波数制御信号群と、
上記共振回路の共振周波数を段階的に変化させるための第3の周波数制御信号群で構成されることを特徴とする電圧制御発振器。 - 請求項22において、
上記共振回路は、インダクタと容量で構成されるLC共振回路であって、
上記第2の周波数制御信号群により上記インダクタのインダクタンス、又は上記容量の容量値、又はその両方を連続的に変化させ、
上記第3の周波数制御信号群により上記インダクタのインダクタンス、又は上記容量の容量値、又はその両方を段階的に変化させることを特徴とする電圧制御発振器。 - 請求項23において、
上記負性コンダクタンス制御信号群に入力される制御信号は、
上記第3の周波数制御信号群の一部または全てが入力される信号処理回路を介した制御信号であり、
周波数の段階的な変化に応じて上記負性コンダクタンス生成回路が生成する負性コンダクタンスが制御されることを特徴とする電圧制御発振器。 - 請求項24において、
上記負性コンダクタンス生成回路は、
第1のPMOSトランジスタと第2のPMOSトランジスタで構成される第1の負性コンダクタンス生成部と、
第1のNPNトランジスタと第2のNPNトランジスタで構成される第2の負性コンダクタンス生成部と、
電流源回路を具備して成り、
上記第1のPMOSトランジスタと上記第2のPMOSトランジスタはソース電極が共通化されて第1の電圧端子に接続され、
上記第1のPMOSトランジスタのドレイン電極は上記第2のPMOSトランジスタのゲート電極に接続され、
上記第2のPMOSトランジスタのドレイン電極は上記第1のPMOSトランジスタのゲート電極に接続され、
上記第1のNPNトランジスタと上記第2のNPNトランジスタはエミッタ電極が共通化されて上記電流源回路を介して第2の電圧端子に接続され、
上記第1のNPNトランジスタのコレクタ電極は第1の容量結合用容量を介して上記第2のNPNトランジスタのベース電極に接続され、
上記第2のNPNトランジスタのコレクタ電極は第2の容量結合用容量を介して上記第1のNPNトランジスタのベース電極に接続され、
上記第1のPMOSトランジスタのドレイン電極は上記第1のNPNトランジスタのコレクタ電極に接続されるとともに、上記共振回路の第1の電極に接続され、
上記第2のPMOSトランジスタのドレイン電極は上記第2のNPNトランジスタのコレクタ電極に接続されるとともに、上記共振回路の第2の電極に接続され、
上記負性コンダクタンス制御信号群に入力される制御信号により、上記第1の負性コンダクタンス生成部の生成する負性コンダクタンスが制御されることを特徴とする電圧制御発振器。 - 請求項25において、
上記第1の負性コンダクタンス生成部は、
上記第1のPMOSトランジスタのドレイン電極とソース電極との間に第1のK個(Kは正の整数)の負性コンダクタンス制御用PMOSトランジスタが接続され、
上記第1のK個の負性コンダクタンス制御用PMOSトランジスタのゲート電極とドレイン電極の間に第1のスイッチが接続され、ゲート電極とソース電極の間に第2のスイッチが接続され、
上記第2のPMOSトランジスタのドレイン電極とソース電極との間に第2のK個(Kは正の整数)の負性コンダクタンス制御用PMOSトランジスタが接続され、
上記第2のK個の負性コンダクタンス制御用PMOSトランジスタのゲート電極とドレイン電極の間に第3のスイッチが接続され、ゲート電極とソース電極の間に第4のスイッチが接続され、
上記負性コンダクタンス制御信号群により上記第1から第4のスイッチが開閉されることを特徴とする電圧制御発振器。 - 請求項26において、
上記第1から第4のスイッチは、PMOSトランジスタで構成されることを特徴とする電圧制御発振器。 - 請求項25において、
上記第1の負性コンダクタンス生成部は、
上記第1のPMOSトランジスタのドレイン電極とソース電極との間に第1の負性コンダクタンス制御用ダイオードと第5のスイッチの直列回路が並列にK個(Kは正の整数)接続され、
上記第2のPMOSトランジスタのドレイン電極とソース電極との間に第2の負性コンダクタンス制御用ダイオードと第6のスイッチの直列回路が並列にK個(Kは正の整数)接続され、
上記負性コンダクタンス制御信号群により上記第5から第6のスイッチが開閉されることを特徴とする電圧制御発振器。 - 請求項25において、
上記第1の負性コンダクタンス生成部は、
上記第1のPMOSトランジスタのドレイン電極とソース電極との間に第1の負性コンダクタンス制御用抵抗器と第7のスイッチの直列回路が並列にK個(Kは正の整数)接続され、
上記第2のPMOSトランジスタのドレイン電極とソース電極との間に第2の負性コンダクタンス制御用抵抗器と第8のスイッチの直列回路が並列にK個(Kは正の整数)接続され、
上記負性コンダクタンス制御信号群により上記第7から第8のスイッチが開閉されることを特徴とする電圧制御発振器。 - 発振するために必要な利得を生成する利得生成回路と、
第4の周波数制御信号群により共振周波数を変化させることができる共振回路と、
インピーダンス制御端子群を備え、出力端子が上記共振回路に接続されるインピーダンス制御回路を具備して成り、
上記インピーダンス制御端子群に入力されるインピーダンス制御信号群より上記共振回路のインピーダンスが制御されることを特徴とする電圧制御発振器。 - 請求項30において、
上記第4の周波数制御信号群は、
上記共振回路の共振周波数を連続的に変化させるための第5の周波数制御信号群と、
上記共振回路の共振周波数を段階的に変化させるための第6の周波数制御信号群で構成されることを特徴とする電圧制御発振器。 - 請求項31において、
上記共振回路は、インダクタと容量で構成されるLC共振回路であって、
上記第5の周波数制御信号群により上記インダクタのインダクタンス、又は上記容量の容量値、又はその両方を連続的に変化させ、
上記第6の周波数制御信号群により上記インダクタのインダクタンス、又は上記容量の容量値、又はその両方を段階的に変化させることを特徴とする電圧制御発振器。 - 請求項31において、
上記インピーダンス制御信号群は、
上記第6の周波数制御信号群の一部または全てが入力される信号処理回路を介した制御信号であり、
周波数の段階的な変化に応じて上記共振回路のインピーダンスが制御されることを特徴とする電圧制御発振器。 - 請求項32において、
上記負性コンダクタンス生成回路は、
第3のPMOSトランジスタと第4のPMOSトランジスタで構成される第3の負性コンダクタンス生成部と、
第3のNPNトランジスタと第4のNPNトランジスタで構成される第4の負性コンダクタンス生成部と、
電流源回路を具備して成り、
上記第3のPMOSトランジスタと上記第4のPMOSトランジスタはソース電極が共通化されて第1の電圧端子に接続され、
上記第3のPMOSトランジスタのドレイン電極は上記第4のPMOSトランジスタのゲート電極に接続され、
上記第4のPMOSトランジスタのドレイン電極は上記第3のPMOSトランジスタのゲート電極に接続され、
上記第3のNPNトランジスタと上記第4のNPNトランジスタはエミッタ電極が共通化されて上記電流源回路を介して第2の電圧端子に接続され、
上記第3のNPNトランジスタのコレクタ電極は第3の容量結合用容量を介して上記第4のNPNトランジスタのベース電極に接続され、
上記第4のNPNトランジスタのコレクタ電極は第4の容量結合用容量を介して上記第3のNPNトランジスタのベース電極に接続され、
上記第3のPMOSトランジスタのドレイン電極は上記第3のNPNトランジスタのコレクタ電極に接続されるとともに、上記共振回路の第3の電極に接続され、
上記第4のPMOSトランジスタのドレイン電極は上記第4のNPNトランジスタのコレクタ電極に接続されるとともに、上記共振回路の第4の電極に接続されることを特徴とする電圧制御発振器。 - 請求項34において、
上記インピーダンス制御回路は、
ソース電極が共通化されて第1の電圧端子に接続され、ドレイン電極が共通化されて上記共振回路の第5の電極に接続されたK個(Kは正の整数)のインピーダンス制御用PMOSトランジスタを具備して成り、
上記K個のインピーダンス制御用PMOSトランジスタのそれぞれのゲート電極とドレイン電極の間に第9のスイッチが接続され、
上記K個のインピーダンス制御用PMOSトランジスタのそれぞれのゲート電極とソース電極の間に第10のスイッチが接続され、
上記インピーダンス制御信号群により上記第9から第10のスイッチが開閉されることを特徴とする電圧制御発振器。 - 請求項35において、
上記第9から第10のスイッチは、PMOSトランジスタで構成されることを特徴とする電圧制御発振器。 - 請求項34において、
上記インピーダンス制御回路は、
第1のインピーダンス制御用ダイオードと第11のスイッチの直列回路が並列にK個(Kは正の整数)接続され、
上記インピーダンス制御信号群により上記第11のスイッチが開閉されることを特徴とする電圧制御発振器。 - 請求項34において、
上記インピーダンス制御回路は、
第1のインピーダンス制御用抵抗器と第12のスイッチの直列回路が並列にK個(Kは正の整数)接続され、
上記インピーダンス制御信号群により上記第12のスイッチが開閉されることを特徴とする電圧制御発振器。 - アンテナによって受信された受信信号を増幅する低雑音増幅器と、
上記低雑音増幅器の出力信号の周波数を変換するミキサと、
周波数変換のための局部発振信号を生成して上記ミキサに出力する発振器と、
上記ミキサの出力信号から受信のベースバンド信号を取り出す復調回路と、
送信するベースバンド信号を変調して互いに直交する2個の信号を出力する変調回路と、
上記変調回路が出力する直交する2個の信号を上記発振器が出力する上記局部発振信号を用いて直交変調信号を出力する直交変調器と、
上記直交変調信号を増幅する電力増幅器と、
受信時に上記アンテナからの上記受信信号を上記低雑音増幅器に供給し、送信時に上記電力増幅器が出力する上記直交変調信号を上記アンテナに供給するスイッチを具備して成り、
上記発振器は、
発振するために必要な利得を生成する利得生成回路と、
周波数制御信号群により共振周波数を変化させることができる共振回路と、
インピーダンス制御端子群を備え、出力端子が上記共振回路に接続されるインピーダンス制御回路を具備して成り、
上記インピーダンス制御端子群に入力されるインピーダンス制御信号群より上記共振回路のインピーダンスが制御されることを特徴とする情報機器。 - 請求項39において、
上記低雑音増幅器と、上記ミキサと、上記発振器と、上記復調回路と、上記変調回路と、上記直交変調器とを具備して成る送受信回路は、半導体装置として構成されていることを特徴とする情報機器。
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