JPS63164352A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPS63164352A JPS63164352A JP30963786A JP30963786A JPS63164352A JP S63164352 A JPS63164352 A JP S63164352A JP 30963786 A JP30963786 A JP 30963786A JP 30963786 A JP30963786 A JP 30963786A JP S63164352 A JPS63164352 A JP S63164352A
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- Japan
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- capacitance
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- integrated circuit
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 11
- 229910052782 aluminium Inorganic materials 0.000 abstract description 7
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 abstract description 7
- 239000003990 capacitor Substances 0.000 abstract description 6
- 239000000758 substrate Substances 0.000 abstract description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract 4
- 229910052681 coesite Inorganic materials 0.000 abstract 2
- 229910052906 cristobalite Inorganic materials 0.000 abstract 2
- 238000001704 evaporation Methods 0.000 abstract 2
- 239000000377 silicon dioxide Substances 0.000 abstract 2
- 235000012239 silicon dioxide Nutrition 0.000 abstract 2
- 229910052682 stishovite Inorganic materials 0.000 abstract 2
- 229910052905 tridymite Inorganic materials 0.000 abstract 2
- 238000005229 chemical vapour deposition Methods 0.000 abstract 1
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000000276 sedentary effect Effects 0.000 description 1
- 230000005236 sound signal Effects 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔座業上の利用分野〕
不発明はデジタル信号により容量１１！Ｌを制御する。
可変容量ダイオードにおいて、それを構成する容量素子
の容量の電圧特性に関するものである。
の容量の電圧特性に関するものである。
デジタル信号により容量値を制御する可変容量ダイオー
ドすなわちデジタルバラクタ−として、本発明者は第２
因に示す＃成を提案した。すなわち信号入力端子２１よ
り入り几デ“ジタル信号をデコーダ２２で処理し、コン
トローラ２３＆−介してスイッチ２４を制御して、複数
個ある例えばＭＯＳコンデンサからなる容量素子２５を
所望の容量値となる様に接続するものである。この場合
、端子１７及び１８を二端子素子として見た場合、端子
１１に容量値を規定する為のコード信ｇｋ入力すること
により等動的な可変容量ダイオード、すなわちバラクタ
−ダイオード機能を有することになる。
ドすなわちデジタルバラクタ−として、本発明者は第２
因に示す＃成を提案した。すなわち信号入力端子２１よ
り入り几デ“ジタル信号をデコーダ２２で処理し、コン
トローラ２３＆−介してスイッチ２４を制御して、複数
個ある例えばＭＯＳコンデンサからなる容量素子２５を
所望の容量値となる様に接続するものである。この場合
、端子１７及び１８を二端子素子として見た場合、端子
１１に容量値を規定する為のコード信ｇｋ入力すること
により等動的な可変容量ダイオード、すなわちバラクタ
−ダイオード機能を有することになる。
さらにま友、端子１８を熾子１１に接続し共通端子１１
として扱えば２端子素子とすることができる。
として扱えば２端子素子とすることができる。
上述した発明の２端子としての例でに、この半導体集積
回路にさらに小型化ができるという利点がある０反面防
ｖＩ信号や雑音の問題を生じる。すなわち同調回路にチ
ェーニングバラクターダイオードとして用いた場合、目
的の周波数に・同調をとる為の容量１龜を規定する。デ
ジタル信号が印加されているときは、同調回路としては
１ＩＩｖＩＩＡ状態にあるとは云え、容量値ｔ−ｍ定す
るデジタル信号の電圧によりＭ ＯＳコンデンサである
容量素子の容量が変化し、これによＶ高周波信号が変調
される。
回路にさらに小型化ができるという利点がある０反面防
ｖＩ信号や雑音の問題を生じる。すなわち同調回路にチ
ェーニングバラクターダイオードとして用いた場合、目
的の周波数に・同調をとる為の容量１龜を規定する。デ
ジタル信号が印加されているときは、同調回路としては
１ＩＩｖＩＩＡ状態にあるとは云え、容量値ｔ−ｍ定す
るデジタル信号の電圧によりＭ ＯＳコンデンサである
容量素子の容量が変化し、これによＶ高周波信号が変調
される。
これにより容量値を規定するデジタル信号が高周波信号
に対して防薔信号あるいは、雑音として作用することに
なる。周波数変調されたＦＭ放送等の高周波信号ではも
ともと峻ｐ４時に検波後ノイズが発生する為、これ金お
さえる目的でミ為−ティング回路を付加したものが多い
、しかし、振幅変調されたＡＭ放送の場合は特に離調時
に検波後のノイズが発生することもないので、この場合
デジタル信号により高周波信号が変調され、検波後の音
声信号にノイズとなって現われＳ場合によっては耳ざわ
りになる。この原因に前述し九如く、容を値を規定する
デジタル信号の電圧により容量素子の容量値が変化し、
これが非線形素子として動作する為、目的とする高周波
信号が変調されるためである。
に対して防薔信号あるいは、雑音として作用することに
なる。周波数変調されたＦＭ放送等の高周波信号ではも
ともと峻ｐ４時に検波後ノイズが発生する為、これ金お
さえる目的でミ為−ティング回路を付加したものが多い
、しかし、振幅変調されたＡＭ放送の場合は特に離調時
に検波後のノイズが発生することもないので、この場合
デジタル信号により高周波信号が変調され、検波後の音
声信号にノイズとなって現われＳ場合によっては耳ざわ
りになる。この原因に前述し九如く、容を値を規定する
デジタル信号の電圧により容量素子の容量値が変化し、
これが非線形素子として動作する為、目的とする高周波
信号が変調されるためである。
不発８Ａは上述の容量１［を規定するデジタル信号によ
り目的とする高周波信号が変調されることを防止する手
段を提供するものであり、本発明にかかわる半導体集積
回路を構成する容量素子の容量値が可変容量素子として
の全体の′４を値を規定するデジタル信号の電圧によＶ
、変化しない素子を用いることｔ−特徴としている。
り目的とする高周波信号が変調されることを防止する手
段を提供するものであり、本発明にかかわる半導体集積
回路を構成する容量素子の容量値が可変容量素子として
の全体の′４を値を規定するデジタル信号の電圧によＶ
、変化しない素子を用いることｔ−特徴としている。
［実施例］
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例金示す＃成因である。
１１は容量値を規定する為のコード信号を受ける入力端
子、１２はそのコードを解読するデコーダ１３は解読さ
れた情報をもとに複数のスイッチ１４を制御するコント
ローラである。容量素子として容量値が電圧依存性をも
たないコンデンサ１５が複数個並列ｆｔｃ続される様に
なっており、どの容量素子を選択するかの切換をスイッ
チ１４で行う。
子、１２はそのコードを解読するデコーダ１３は解読さ
れた情報をもとに複数のスイッチ１４を制御するコント
ローラである。容量素子として容量値が電圧依存性をも
たないコンデンサ１５が複数個並列ｆｔｃ続される様に
なっており、どの容量素子を選択するかの切換をスイッ
チ１４で行う。
並列接続された容量素子の一端を共通にしてカソード端
子１７とし、他端をアノード端子１８とするが、これａ
コード信号を受ける入力端子１】に接続され、外部端子
はこの１１と１７である。ここで、それぞれの容量素子
はその容量値が電圧依存性をもたない構造のものを用い
る０本実施例では第３図に示す断面構造の容量素子を用
いる。半導体基板３１上のＳ ｉ Ｏｘ膜３２上に蒸差
法により厚さ１５μｍのアルミニウム層３３を設け、そ
の上ＫｃＶＬ）法に！り厚ｉ５３００ＯＡ（Ｄ Ｓ ｌ
（ｈ １１４３４を被層する。さらに又、蒸着法によ
り厚さＬ５μｍのアルミニウム＊３５ｔ−形成し、第１
のアルミニウム層を端子３７、第２のアルミニウム層を
端子３８とし、それぞれカソード、アノードとみなして
、第１図の端子１７．スイッチ１４へ接続される。この
構造はメタル−３ｌＯ！−メタル構造の容量素子となり
、容量値が電圧依存性をもつことはない。本発明による
１ロＩ変谷蓋ダイオ一ド機能を有する半導体集積回路を
チューニングバラクタ−ダイオードとして使用する場合
はチューニングを必要とする目的の高尚波信号に、同調
容量を規定するデジタル信号を重畳して端子１７．１８
に印加する。同調回路としては、端子１７．１８を通常
の可変容量ダイオードとみなして用いればよい。
子１７とし、他端をアノード端子１８とするが、これａ
コード信号を受ける入力端子１】に接続され、外部端子
はこの１１と１７である。ここで、それぞれの容量素子
はその容量値が電圧依存性をもたない構造のものを用い
る０本実施例では第３図に示す断面構造の容量素子を用
いる。半導体基板３１上のＳ ｉ Ｏｘ膜３２上に蒸差
法により厚さ１５μｍのアルミニウム層３３を設け、そ
の上ＫｃＶＬ）法に！り厚ｉ５３００ＯＡ（Ｄ Ｓ ｌ
（ｈ １１４３４を被層する。さらに又、蒸着法によ
り厚さＬ５μｍのアルミニウム＊３５ｔ−形成し、第１
のアルミニウム層を端子３７、第２のアルミニウム層を
端子３８とし、それぞれカソード、アノードとみなして
、第１図の端子１７．スイッチ１４へ接続される。この
構造はメタル−３ｌＯ！−メタル構造の容量素子となり
、容量値が電圧依存性をもつことはない。本発明による
１ロＩ変谷蓋ダイオ一ド機能を有する半導体集積回路を
チューニングバラクタ−ダイオードとして使用する場合
はチューニングを必要とする目的の高尚波信号に、同調
容量を規定するデジタル信号を重畳して端子１７．１８
に印加する。同調回路としては、端子１７．１８を通常
の可変容量ダイオードとみなして用いればよい。
目的の周波数に同調させる為の容量ｇｉｔ−規定するデ
ジタル信号が印加されているときは、この同調回路とし
ては離調状態にある。容量１１を規定するデジタル信号
が容量素子の両端に印加されても容量素子自体は第３図
に示す断面構造のメタル−８ｔｏｗ−メタル構造である
為、容量値に電圧依存性はないので高周阪信号が変調さ
れることはない。
ジタル信号が印加されているときは、この同調回路とし
ては離調状態にある。容量１１を規定するデジタル信号
が容量素子の両端に印加されても容量素子自体は第３図
に示す断面構造のメタル−８ｔｏｗ−メタル構造である
為、容量値に電圧依存性はないので高周阪信号が変調さ
れることはない。
〔発明の効果〕
以上説明し次様に本発明に工れば容量値を規定するデジ
タル信号により高周波信号が変調さｎることがなく、変
調後のノイズの発生とはならない。
タル信号により高周波信号が変調さｎることがなく、変
調後のノイズの発生とはならない。
第１図は本発明の一笑施例を示す構５５を図で、１１に
信号入力端子と可変容量素子としてのアノードを兼ね、
１２はデコーダ、１３はコントローラ。 １４はスイッチ、１５はメタル−３ｉ０１−メタルより
なる容量値が電圧依存性をもたない容量素子。 １７はカソード、１８はアノードであるが端子１１に接
続されている。８ｇ２図は従来の技術を説明する構成図
である。第３図は本発明に用い比容量素子の構造断面図
で、３１は半導体基板、３２及び３４Ｈ８ｉＯ，，３３
及び３５はアルミニウムである。 ３７にカソード、３８はアノード端子である。 ６′ ％、ｆ１図
信号入力端子と可変容量素子としてのアノードを兼ね、
１２はデコーダ、１３はコントローラ。 １４はスイッチ、１５はメタル−３ｉ０１−メタルより
なる容量値が電圧依存性をもたない容量素子。 １７はカソード、１８はアノードであるが端子１１に接
続されている。８ｇ２図は従来の技術を説明する構成図
である。第３図は本発明に用い比容量素子の構造断面図
で、３１は半導体基板、３２及び３４Ｈ８ｉＯ，，３３
及び３５はアルミニウムである。 ３７にカソード、３８はアノード端子である。 ６′ ％、ｆ１図
Claims (1)
- 容量値を規定する為のコード信号を受け、該コードを解
読するデコーダと、該情報をもとに複数の容量素子の接
続を制御するコントローラ及びスイッチ機能部を具備し
た可変容量ダイオードの、該可変容量を示す２つの端子
のいずれか一方の端子と容量値を規定する為のコード信
号を受ける端子とを共通にし、外部端子としては完全に
２端子とした半導体集積回路において、前記複数の容量
素子の容量値が電圧依存性をもたない素子であることを
特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30963786A JPS63164352A (ja) | 1986-12-26 | 1986-12-26 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30963786A JPS63164352A (ja) | 1986-12-26 | 1986-12-26 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63164352A true JPS63164352A (ja) | 1988-07-07 |
| JPH0556865B2 JPH0556865B2 (ja) | 1993-08-20 |
Family
ID=17995434
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30963786A Granted JPS63164352A (ja) | 1986-12-26 | 1986-12-26 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63164352A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011515832A (ja) * | 2008-02-28 | 2011-05-19 | ペレグリン セミコンダクター コーポレーション | 集積回路素子内でキャパシタをデジタル処理で同調するときに用いられる方法及び装置 |
| US9948281B2 (en) | 2016-09-02 | 2018-04-17 | Peregrine Semiconductor Corporation | Positive logic digitally tunable capacitor |
| US10236872B1 (en) | 2018-03-28 | 2019-03-19 | Psemi Corporation | AC coupling modules for bias ladders |
| US10505530B2 (en) | 2018-03-28 | 2019-12-10 | Psemi Corporation | Positive logic switch with selectable DC blocking circuit |
| US10886911B2 (en) | 2018-03-28 | 2021-01-05 | Psemi Corporation | Stacked FET switch bias ladders |
| US11476849B2 (en) | 2020-01-06 | 2022-10-18 | Psemi Corporation | High power positive logic switch |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60206161A (ja) * | 1984-03-30 | 1985-10-17 | Toshiba Corp | 半導体集積回路 |
-
1986
- 1986-12-26 JP JP30963786A patent/JPS63164352A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60206161A (ja) * | 1984-03-30 | 1985-10-17 | Toshiba Corp | 半導体集積回路 |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011515832A (ja) * | 2008-02-28 | 2011-05-19 | ペレグリン セミコンダクター コーポレーション | 集積回路素子内でキャパシタをデジタル処理で同調するときに用いられる方法及び装置 |
| US8638159B2 (en) | 2008-02-28 | 2014-01-28 | Peregrine Semiconductor Corporation | Devices and methods for improving voltage handling and/or bi-directionality of stacks of elements when connected between terminals |
| US9496849B2 (en) | 2008-02-28 | 2016-11-15 | Peregrine Semiconductor Corporation | Devices and methods for improving voltage handling and/or bi-directionality of stacks of elements when connected between terminals |
| US11258440B2 (en) | 2008-02-28 | 2022-02-22 | Psemi Corporation | Method and apparatus for use in digitally tuning a capacitor in an integrated circuit device |
| US9948281B2 (en) | 2016-09-02 | 2018-04-17 | Peregrine Semiconductor Corporation | Positive logic digitally tunable capacitor |
| US10236872B1 (en) | 2018-03-28 | 2019-03-19 | Psemi Corporation | AC coupling modules for bias ladders |
| US10505530B2 (en) | 2018-03-28 | 2019-12-10 | Psemi Corporation | Positive logic switch with selectable DC blocking circuit |
| US10862473B2 (en) | 2018-03-28 | 2020-12-08 | Psemi Corporation | Positive logic switch with selectable DC blocking circuit |
| US10886911B2 (en) | 2018-03-28 | 2021-01-05 | Psemi Corporation | Stacked FET switch bias ladders |
| US11018662B2 (en) | 2018-03-28 | 2021-05-25 | Psemi Corporation | AC coupling modules for bias ladders |
| US11476849B2 (en) | 2020-01-06 | 2022-10-18 | Psemi Corporation | High power positive logic switch |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0556865B2 (ja) | 1993-08-20 |
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