KR20070009750A - 직렬 샘플링 커패시터 및 이를 이용한 아날로그 디지털컨버터 - Google Patents

직렬 샘플링 커패시터 및 이를 이용한 아날로그 디지털컨버터 Download PDF

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Abstract

본 발명은 직렬로 연결된 커패시터의 임피던스를 낮추고 아날로그/디지털 컨버터의 오동작을 방지하기 위한 직렬 샘플링 커패시터 구조 및 이를 이용한 아날로그/디지털 컨버터에 관한 것이다.
본 발명에 의한 직렬 샘플링 커패시터 구조는 아날로그 디지털 컨버터를 설계하기 위하여 사용되는 직렬 샘플링 커패시터 구조에 있어서, 두 개의 직렬 커패시터(C1,C2); 및 상기 두 개의 직렬 커패시터(C1, C2) 사이의 중간 노드(X)와 공통 모드 전압(common mode voltage) 사이에 위치하고 스위치 역할을 하는 트랜지스터(M1);를 포함하고, 상기 두 개의 직렬 커패시터(C1,C2)들이 샘플링 하기 직전에 리셋 클럭(reset clock)을 동작시켜 중간 노드(X)의 전압을 공통 모드 전압(common mode voltage)에 리셋(reset)하도록 하는 것을 특징으로 한다.
본 발명에 의하면, 직렬 샘플링 커패시터의 임피던스를 낮춤으로써 아날로그 디지털 컨버터의 오동작을 방지할 수 있다.

Description

직렬 샘플링 커패시터 및 이를 이용한 아날로그 디지털 컨버터{Serial sampling capacitor and analog to digital converter using it}
도 1은 두 개의 커패시터들을 일반적인 공통 중심(common centroid) 방식으로 구현한 것이다.
도 2a는 단위 커패시터 C1~C4를 병렬로 연결한 경우를 도시한 것이고, 도 2b는 단위 커패시터 C1~C4를 직렬로 연결한 경우를 도시한 것이다.
도 3은 2V/V의 이득을 가지는 MDAC 회로에서 샘플링 커패시터를 단위 커패시터 2개를 직렬 연결하여 구성한 회로이다.
도 4는 본 발명에 의한 직렬 샘플링 커패시터의 구현 예를 도시한 것이다.
도 5는 도 4와 같은 구성에서 중간 노드에서의 전압 변화를 시뮬레이션한 것이다.
도 6은 직렬 샘플링 커패시터를 이용한 아날로그 디지털 컨버터의 일실시예를 도시한 것이다.
도 7은 ADC에서 출력된 디지털 신호등을 FFT(Fast-Fourier Transform)하여 도시한 것이다.
본 발명은 아날로그/디지털 컨버터에 관한 것으로, 특히 ADC의 샘플링 커패시터 구조 및 이를 이용한 아날로그/디지털 컨버터에 관한 것이다.
아날로그/디지털 컨버터(Analog to Digital Converter: 이하 ADC)는 입력되는 아날로그 신호를 디지털 신호로 변환하여 전달하는 회로로서 각종 데이터 통신(data communication)과 신호 처리(signal processing) 시스템에서 필수적이다.
ADC에 요구되는 사양들은 응용되는 시스템에 따라 다양한데, 근래에 이동 통신(wireless communication)과 휴대 장비(portable equipment)들이 발달함에 따라 시스템의 신호 성능을 만족함과 더불어 소비 전력을 최소화하는 것이 무엇보다 중요한 핵심 사항이 되었다.
일반적으로 ADC에서 소비 전력을 가장 많이 소모하는 부분은 각종 샘플링에 관련된 연산증폭기(op-amp)들로서, 예를 들어 높은 샘플링 비(high sampling rate)를 구현하기에 적절한 파이프라인(pipelined) 아날로그 디지털 변환기(ADC)의 경우, MDAC(Multiplying Digital-to-Analog Converter)에 있는 연산증폭기(op-amp)들이 이에 해당된다.
MDAC과 같은 회로의 전력 소모를 줄이기 위해서 기존에 제안된 방법은 필요한 연산증폭기들을 클럭(clock)에 따라 공유하던지 필요한 단(stage)의 수와 각 단에 요구되는 분해능(resolution)을 최적화하는 등, 연산증폭기 자체의 전력을 줄이는 방식이 아니라 전체 ADC에서 필요한 연산증폭기의 수를 줄여 소비 전력을 감소시키고 있다.
각 연산증폭기(op-amp)의 소모 전력은 연산증폭기가 포함된 MDAC 등이 요구하는 성 능에 좌우되는데, 이 성능을 구현하는데 결정적인 요소들 중 하나가 바로 샘플링 커패시터(sampling capacitor)이다.
ADC에서 샘플링 커패시터(sampling capacitor)의 값은 각 커패시터들 간의 불일치(mismatch), kT/C 잡음, 전하 유출(charge leakage) 그리고 선형성(linearity)등에 의해 좌우되는데, 이들 중 중요한 것은 불일치(mismatch)와 kT/C 잡음이다.
표준적인 디지털 CMOS공정에서 10비트(bits) 근처의 높은 분해능(resolution)을 요구하는 ADC를 구현할 경우, 불일치(mismatch)에 의한 성능 저하를 막기 위해서는 특정한 크기 이상의 커패시터를 구현해야 하며 이는 결국 연산증폭기(op-amp)의 전력 소모로 이어지게 된다. 특히 이 때 요구되는 커패시터 값은 kT/C 잡음을 만족시킬 커패시터의 크기보다 큰 값인 경우가 많다.
예를 들어 통상의 공정에서 커패시터 불일치(mismatch)는 면적의 함수로서
Figure 112005038071705-PAT00001
(W는 커패시터의 면적, a는 공정에 좌우되는 상수이다.)로 나타낼 수 있다.
여기서, 각 단(stage)당 1.5bit으로 구성된 10bit 파이프라인(pipeline) ADC를 구현할 경우, 첫 번째 단에서 커패시터 불일치(mismatch)의 3σ는 2-10보다 낮아야 한다.
이 경우
Figure 112005038071705-PAT00002
인 공정에서 커패시터의 크기는
Figure 112005038071705-PAT00003
이고, 커패시터 밀도(density)가
Figure 112005038071705-PAT00004
라면, 이는 3.6pF의 커패시턴스(capacitance)를 나타내게 되어, kT/C 잡음에 의해 요구되는 1pF의 커패시턴스(capacitance)보다 훨씬 큰 값을 가지게 된다.
따라서 연산증폭기(op-amp)의 전력 소모가 커패시턴스(capacitance) 값에 비례해 증가한다면, 커패시터 불일치(mismatch)에 의해 전력 소모는 70% 이상 증가하게 된다.
커패시터 불일치(mismatch)를 줄이기 위해 많이 이용하는 레이아웃(layout) 방법 중 하나는 커패시터들을 단위 커패시터들로 나누어 교차로 배치한 공통 중심(common centroid) 방식이다.
도 1은 두 개의 커패시터들을 일반적인 공통 중심(common centroid)방식으로 구현한 것이다.
단위 커패시터 C1과 C4가 하나의 커패시터를 C2와 C3이 또 하나의 커패시터를 이루도록 구성해 1차의 공정 기울기(gradient)로부터 오는 두 커패시터들 간의 불일치(mismatch)를 최소화하였다. 이 경우 C1과 C4, C2와 C3은 병렬로 연결하는 것이 일반이다.
도 2a는 단위 커패시터 C1~C4를 병렬로 연결한 경우를 도시한 것이고, 도 2b는 단위 커패시터 C1~C4를 직렬로 연결한 경우를 도시한 것이다.
도 2a와 도 2b를 비교해 보면, 동일한 단위 커패시터를 이용해 레이아웃(layout)을 함으로 불일치(mismatch)에 의한 영향은 동일한 반면, 직렬로 연결한 CsA와 CsB의 커패시턴스는 병렬로 연결한 CpA와 CpB의 커패시턴스의 1/4이 된다.
이와 같은 결과는 동일한 단위 커패시터들을 직렬과 병렬 방식으로 연결한 것에서 오는 차이임으로 직관적으로 이해가 가능하다. 그러나 이는 다음과 같은 수학적 모델을 통해서도 확인할 수 있다.
각 단위 커패시터 C1~C4의 커패시턴스를
Figure 112005038071705-PAT00005
라고 표현할 수 있다. 이 때
Figure 112005038071705-PAT00006
는 랜덤 에러(random error)로서 0의 평균과
Figure 112005038071705-PAT00007
의 표준 변차(standard deviation)를 가지는 표준정규분포(standard normal distribution)를 따른다고 하자(
Figure 112005038071705-PAT00008
). 이 때 병렬 연결에 의한 커패시터 CpA와 CpB의 커패시턴스 불일치(mismatch)와 직렬 연결에 의한 커패시터 CsA와 CsB의 커패시턴스 불일치(mismatch)는 다음과 같이 나타낼 수 있다.
Figure 112005038071705-PAT00009
Figure 112005038071705-PAT00010
여기서
Figure 112005038071705-PAT00011
와
Figure 112005038071705-PAT00012
는 동일하게
Figure 112005038071705-PAT00013
분포를 따르므로 결국 두 커패시터들은 커패시턴스는 4배의 차이를 가지면서 동일한 정합(matching) 특성을 보임을 확인할 수 있다.
이제 실제회로에서 위와 같이 2개의 단위 커패시터들을 직렬 연결하여 샘플링 커패시터를 구성할 경우와 하나의 커패시터를 이용한 경우와 어떤 차이가 있는지 살펴보자.
도 3은 2V/V의 이득을 가지는 MDAC 회로에서 샘플링 커패시터를 단위 커패시터 2개를 직렬 연결하여 구성한 회로이다.
앞서 언급한 방식으로 랜덤 에러가 있을 시 MDAC의 전압 전달 함수(Voltage transfer function)는 다음과 같이 구현될 수 있다.
Figure 112005038071705-PAT00014
한 개의 샘플링 커패시터를 가지는 MDAC회로와 위의 MDAC회로가 동일한 신호 특성을 가지기 위해서는 두 경우의 샘플링 커패시터의 값이 일치해야 하며, 이 경우 직렬 샘플링 커패시터에서 이용하는 단위 커패시터는 일반의 샘플링 커패시터에 비해 2배나 크게 된다
Figure 112005038071705-PAT00015
.
따라서 직렬 샘플링 커패시터에서의 불일치(mismatch)는 통상의 경우에 비해
Figure 112005038071705-PAT00016
배 줄어들게 되며, 만일 n개의 단위 커패시터들을 직렬 연결하여 똑같은 샘플링 커패시터를 구성할 시에는
Figure 112005038071705-PAT00017
배 줄어들게 된다. 그리고 MDAC과 같은 회로에 직렬 샘플링 커패시터를 적절히 이용할 경우, 커패시터 불일치(mismatch)에 의해 요구되 는 커패시턴스 보다 매우 낮은 샘플링 커패시턴스를 구현할 수 있게 되어(kT/C 잡음이 요구하는 샘플링 커패시턴스보다도 낮게 구현이 가능하다) 저전력 ADC 설계를 용이하게 한다.
실제 회로에서 직렬 샘플링 커패시터를 구현하는 데에는 몇 가지 어려움이 있는데, 가장 중요한 것은 단위 커패시터들을 직렬로 연결할 경우 단위 커패시터끼리 연결된 중간 노드들이 높은 임피던스(high impedance)를 가진다는 점이다. 더욱이 실제 공정에서는 안테나 규칙(antenna rule)을 적용해 커패시터 양단에 역방향의 다이오드가 연결되어 있는 경우가 많다. 따라서 MDAC 동작 시 단위 커패시터의 중간 노드들은 높은 임피던스로 인해 전압이 부트스트랩(bootstrap)될 수 있으며, 이는 역방향 다이오드를 ON시키기도 하는 등 ADC를 오동작 시키게 된다.
본 발명이 이루고자 하는 기술적 과제는 직렬로 연결된 커패시터의 임피던스를 낮추고 아날로그/디지털 컨버터의 오동작을 방지하기 위한 직렬 샘플링 커패시터 구조 및 이를 이용한 아날로그/디지털 컨버터를 제공하는 것이다.
상기 기술적 과제를 해결하기 위한 본 발명에 의한 직렬 샘플링 커패시터 구조는 아날로그 디지털 컨버터를 설계하기 위하여 사용되는 직렬 샘플링 커패시터 구조에 있어서, 두 개의 직렬 커패시터(C1,C2); 및 상기 두 개의 직렬 커패시터(C1, C2) 사이의 중간 노드(X)와 공통 모드 전압(common mode voltage) 사이에 위치하고 스위치 역할을 하는 트랜지스터(M1);를 포함하고, 상기 두 개의 직렬 커패시터(C1,C2)들이 샘플링 하기 직전에 리셋 클럭(reset clock)을 동작시켜 중간 노드(X)의 전압을 공통 모드 전압(common mode voltage)에 리셋(reset)하도록 하는 것을 특징으로 한다.
상기 기술적 과제를 해결하기 위한 본 발명에 의한 직렬 샘플링 커패시터를 이용한 아날로그/디지털 컨버터는 샘플 & 홀드 회로; 두 개의 직렬 커패시터(C1, C2) 사이의 중간 노드(X)와 공통 모드 전압(common mode voltage) 사이에 위치하고 스위치 역할을 하는 트랜지스터(M1)로 구성되고, 상기 두 개의 직렬 커패시터(C1,C2)들이 샘플링 하기 직전에 리셋 클럭(reset clock)을 동작시켜 중간 노드(X)의 전압을 공통 모드 전압(common mode voltage)에 리셋(reset)하는 기능을 갖는 직렬 샘플링 커패시터가 구비된 복수의 스테이지; 플래쉬 ADC; 및 상기 복수의 스테이지와 플래쉬 ADC의 에러를 보정하는 디지털 에러 보정회로;를 포함함을 특징으로 한다.
이하 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 4는 본 발명에 의한 직렬 샘플링 커패시터의 구현 예를 도시한 것이다.
두 개의 직렬 커패시터(C1,C2)들의 중간 노드 X와 공통 모드 전압(common mode voltage) VCM 사이에 트랜지스터 M1을 이용한 스위치를 연결하였으며, 샘플링 커패시터들이 샘플링 하기 직전에 리셋 클럭(reset clock)을 동작시켜 중간 노드의 전압을 공통 모드 전압(common mode voltage)에 리셋(reset)하도록 하였다.
실제로 리셋 클럭은 도 4의 오른쪽에 도시하였듯이 샘플링 클럭과 약간 겹쳐지게 구성할 수도 있다. 그러나 샘플링 커패시터의 입력 전압의 고정시간(settling time)은 연산증폭기(op-amp)의 고정시간(settling time)에 좌우되기 때문에 이와 같은 클럭 구성이 ADC 전체 성능을 감쇠시키지는 않는다.
도 5는 도 4와 같은 구성에서 중간 노드에서의 전압 변화를 시뮬레이션한 것이다.
도 5가 나타내듯 짧은 시간이 지나면 중간 노드 전압은 원하는 공통 모드 전압으로 도달하게 된다.
도 6은 직렬 샘플링 커패시터를 이용한 아날로그 디지털 컨버터의 일실시예를 도시한 것으로, 샘플 & 홀드 회로(610), 복수의 스테이지(620), 플래쉬 ADC(630) 및 디지털 에러 보정회로(640)로 이루어진다.
0.18㎛ CMOS공정을 이용해 100MHz 10bit 파이프라인 ADC를 디자인 한 것으로, 7개의 1.5비트/스테이지(620) 와 3비트로 구성된 플래쉬 ADC(630)와 S/H(Sample & Hold:) 회로(610), 디지털 에러 보정(Digital Error Correction) 회로(640)로 구성된다.
샘플 & 홀드 회로(610)는 입력되는 아날로그 신호를 클럭(clock) 주파수에 따라 샘플링한 다음 클럭이 인가될 때까지 신호를 홀드(hold)해 준다.
복수의 스테이지(620)는 파이프라인 ADC에서는 요구되는 사양에 따라 스테이지의 수와 각 스테이지가 처리해야 하는 비트(bit)수가 달라진다.
상기 각 스테이지(620)들에는 파이프라인방식이라고 불리는 클럭 전송방식에 의해 동작되며, 직렬 셈플링 커패시터들로 구성된 MDAC가 포함되어 있다.
플래쉬 ADC(630)는 빠른 속도로 적은 비트(bit)를 처리하기 적합한 ADC이다. 파이프라인 ADC의 경우 최종적으로 처리해야 할 몇 비트의 신호들을 처리한다.
디지털 에러 보정회로(640)는 상기 복수의 스테이지(620)와 플래쉬 ADC(630)를 통해 받은 각각의 디지털신호들을 합산하여 최종적으로 디지털 신호를 완성할 때 각 단에서 발생할 수 있는 오차를 보정한다.
도 7은 ADC에서 출력된 디지털 신호등을 FFT(Fast-Fourier Transform)하여 도시한 것이다.
시뮬레이션 결과는 100MHz에서 9.5비트의 ENOB(Effective Number of Bits)을 가지면서 60dB의 SNDR(Signal to Noise and Distortion Ratio)과 67dB의 SFDR(Spurious Free Dynamic Range)라는 우수한 신호 특성을 보여주고 있다. 더불어 소비전력은 1.8V 전압에 26㎃만을 소모해 같은 사양을 가지는 다른 ADC들에 비해 낮은 전력을 소비함을 확인할 수 있다.
이상으로, 본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명에 의하면, 직렬 샘플링 커패시터의 임피던스를 낮춤으로써 아날로그 디지털 컨버터의 오동작을 방지할 수 있다.

Claims (3)

  1. 아날로그 디지털 컨버터를 설계하기 위하여 사용되는 직렬 샘플링 커패시터 구조에 있어서,
    두 개의 직렬 커패시터(C1,C2); 및
    상기 두 개의 직렬 커패시터(C1, C2) 사이의 중간 노드(X)와 공통 모드 전압(common mode voltage) 사이에 위치하고 스위치 역할을 하는 트랜지스터(M1);를 포함하고,
    상기 두 개의 직렬 커패시터(C1,C2)들이 샘플링 하기 직전에 리셋 클럭(reset clock)을 동작시켜 중간 노드(X)의 전압을 공통 모드 전압(common mode voltage)에 리셋(reset)하도록 하는 것을 특징으로 하는 직렬 샘플링 커패시터 구조.
  2. 제1항에 있어서, 상기 리셋 클럭은
    샘플링 클럭과 소정부분이 겹쳐지게 구성함을 특징으로 하는 직렬 샘플링 커패시터 구조.
  3. 아날로그 디지털 컨버터에 있어서,
    입력되는 아날로그 신호를 클럭(clock) 주파수에 따라 샘플링한 다음 클럭이 인가될 때까지 신호를 홀드(hold)하는 샘플/홀드 회로;
    두 개의 직렬 커패시터(C1, C2) 사이의 중간 노드(X)와 공통 모드 전압(common mode voltage) 사이에 위치하고 스위치 역할을 하는 트랜지스터(M1)로 구성되고, 상기 두 개의 직렬 커패시터(C1,C2)들이 샘플링 하기 직전에 리셋 클럭(reset clock)을 동작시켜 중간 노드(X)의 전압을 공통 모드 전압(common mode voltage)에 리셋(reset)하는 기능을 갖는 직렬 샘플링 커패시터 구조로 이루어진 복수의 스테이지;
    상기 복수의 스테이지의 마지막 스테이지와 연결되어 최종적으로 처리해야 할 몇 비트의 신호들을 처리하는 플래쉬 ADC; 및
    상기 복수의 스테이지와 플래쉬 ADC의 에러를 보정하는 디지털 에러 보정회로;를 포함함을 특징으로 하는 직렬 샘플링 커패시터를 이용한 아날로그 디지털 컨버터.
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