JP2009524966A - Rc拡散補償用のコンデンサ及び/または抵抗器のディジタル自己較正手段を有する連続時間シグマ−デルタ・アナログ−ディジタル変換器 - Google Patents
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Abstract
連続時間シグマ−デルタ・アナログ−ディジタル変換器が、i)信号経路(SP)及びii)フィードバック経路(FP)を具え、信号経路(SP)は、変換すべきアナログ信号をフィードバック・アナログ信号と結合させる少なくとも1つの結合器(C1)と、結合されたアナログ信号を積分する直列に実装された少なくとも2つの積分器(H1,H5)と、積分した信号をディジタル信号に変換する量子化器(Q)と、ディジタル信号をフィルタ処理するデシメーションフィルタ(DF)とを具え、フィードバック経路(FP)は、量子化器(Q)が出力するディジタル信号を、結合器(C1)用に意図されたフィードバック・アナログ信号に変換する少なくとも1つのディジタル−アナログ変換器(DAC)を具えている。各積分器(H1,H5)は、ディジタルワードの値によって規定される選定した状態に設定されて、選定した容量を示すように構成された可変容量手段を具えている。変換器(CV)は自己較正制御手段(CCM)も具え、自己較正制御手段(CCM)は、a)選定した第1の値のディジタルワードを生成し、b)フィルタ処理したディジタル信号から帯域内雑音(IBN(n))を推定して、このIBN(n)を前の値IBN(n-1)と比較し、c)IBN(n)がIBN(n-1)より小さい際に、ディジタルワードを変更して、各積分器の容量を選定した減少分だけ減少させ、d)IBN(n)がIBN(n-1)より大きくなるまで、ステップb)及びc)を反復して、IBN(n-1)に対応する値を較正ディジタルワード値として選定して、可変容量手段の較正状態を設定する。
Description
(発明の分野)
本発明は無線信号処理の領域に関するものであり、より詳細には、アナログ無線信号を変換するために使用される連続時間(CT:Continuous-Time)シグマ−デルタ(ΣΔ)アナログ−ディジタル変換器(ADC:Analog-to-Digital Converter)に関するものである。
本発明は無線信号処理の領域に関するものであり、より詳細には、アナログ無線信号を変換するために使用される連続時間(CT:Continuous-Time)シグマ−デルタ(ΣΔ)アナログ−ディジタル変換器(ADC:Analog-to-Digital Converter)に関するものである。
(発明の背景)
当業者に知られているように、CTΣΔADCは、選択したアナログ無線信号を復調する前にディジタル信号に変換する必要のある多数の領域、特に、携帯電話機のような無線通信装置内で使用される無線受信機(またはトランシーバ)において頻繁に使用されている。
当業者に知られているように、CTΣΔADCは、選択したアナログ無線信号を復調する前にディジタル信号に変換する必要のある多数の領域、特に、携帯電話機のような無線通信装置内で使用される無線受信機(またはトランシーバ)において頻繁に使用されている。
K. Philips et al.: "A 2mW 89dB DR Continuous-Time ΣΔ ADC with Increased Immunity to Wide-Band Interferes", ICCC Dig. Tech. Papers, pp.86-87, 2004年2月
国際公開第01/03312号パンフレット
こうした変換器は特に、K. Philips et al.による文献: “A 2mW 89dB DR Continuous-Time ΣΔ ADC with Increased Immunity to Wide-Band Interferes”, ICCC Dig. Tech. Papers, pp.86-87, 2004年2月、及び国際公開第01/03312号パンフレットに記載されている。
これらの変換器は、離散時間(DT:Discrete-Time)の実現に対するいくつかの有意味な利点を提供し、これらの利点は特に、暗黙的なアンチエリアシング・フィルタ、フロントエンド・サンプル/ホールド(S/H)がないこと(S/Hは存在するが、ループフィルタの後段に配置され、従って離散時間ではなく連続時間であり、ΣΔADCループ内でアンチエリアシング特性を形成する)、kT/C雑音(ノイズ)が存在しないこと、及び速度の利点であり、これらのすべてがより低い電力消費をもたらす。
それにもかかわらず、(半導体)ベースラインの深サブミクロンCMOS技術(例えば、CMOS90LPにおける1.2Vの低電圧電源)では、CTΣΔADCの連続時間ループフィルタがRC積分器で形成され、RC積分器は、そのアナログ構成部品のプロセス変動及び温度拡散に非常に敏感である。
実際に、これらのRC積分器の時定数、従って単一ゲイン周波数はそのRCの積に依存し、従ってその抵抗器及びコンデンサの種類(例えば、CMOS技術の場合にはP+ポリまたはN+ポリ抵抗及びフリンジコンデンサ)に依存し、これらはプロセス変動及び温度拡散に非常に敏感である。CMOS技術では、技術がスケールダウン(微細化)すると共にプロセス拡散が増加する。例えば、RC積についての最悪の場合の拡散は、90nmCMOS技術では約+/-25%であり、65nmCMOS技術では約+/-40%である。
フルスケール入力信号の存在下では、RC時定数の変動はCTΣΔADCの出力スペクトルを2つの異なる様式で変化させる。第1に、積分器のRC時定数が大き過ぎる際には、量子化雑音が帯域幅内にシフトし、信号対雑音比(SNR:Signal-to-Noise Ratio)性能を低下させる。第2に、積分器のRC時定数が小さ過ぎる際には、雑音伝達関数が「悪性」になるので、ループフィルタが不安定になる。両方の状況において、帯域内雑音(IBN:In-Band Noise)が増加し、その結果、信号対雑音比が低下する。
例えば、288MHzでクロック動作し、4MHzにおいて70dBのSNRを有する1ビット単ループ・フィードフォワード型CTΣΔADCが、高度にディジタル化されたZIF DVB H受信機に適している。この場合には、シミュレーション計算した信号対量子化雑音比(SQNR:Signal-to-Quantization Noise Ratio)は、RC時定数が公称値である際に80dBに等しく、回路雑音(熱雑音、1/f雑音、及びクロックジッタ)を考慮に入れれば、公称SNRは72dBに等しい。従って、RC時定数について+/-10%の拡散しか許容することができない。90nmCMOS技術では、RC積の拡散は+/-25%であり、このことは、RC時定数を較正する必要があることを意味する。
J.H.Shim et al.: "A Hybrid Delta-Sigma Modulator with Adaptive Calibration", proc. IEEE ISCAS, 2003年5月, pp.1025-1028
文献:J.H.Shim et al.: “A Hybrid Delta-Sigma Modulator with Adaptive Calibration”, proc. IEEE ISCAS, 2003年5月, pp.1025-1028には、アナログ及びディジタル積分器を使用すること、及びディジタル積分器をアナログ積分器に整合するように較正すること、そして良好なSNR性能を保つことが提案されている。より詳細には、デシメーション(間引き)フィルタの出力を監視してディジタル積分器を制御し、これにより、デシメーションされた出力のSNRが最大化される。
較正中のSNR測定を簡略化するためには、特別な入力パターンを使用しなければならない。この入力パターンはインパルス列であり、その基本周波数は帯域外にある。この特定の入力パターンにより、デシメーションされた出力は信号内容を含まず、このためIBNは、出力スペクトルの分散を計算することによって推定しなければならない(最も急勾配の下降アルゴリズムは、ディジタル積分器のディジタル係数を、この分散を最小化するように更新する)。較正値に収束するために約400回の反復が必要であり、この反復は過大な時間を要し(例えば、288MHzの216個のサンプルでは400回の反復に91msを要し(400×216/(288×106)=91ms))、CTΣΔADCの各回の使用前の較正を妨げる。
(発明の概要)
従って、本発明の目的は、こうした状況を少なくとも部分的に改善することにあり、特に、容量及び/または抵抗値のディジタル自己較正手段を有するCTΣΔADCを提供することにある。
従って、本発明の目的は、こうした状況を少なくとも部分的に改善することにあり、特に、容量及び/または抵抗値のディジタル自己較正手段を有するCTΣΔADCを提供することにある。
この目的のために、本発明は、アナログ信号をディジタル信号に変換する連続時間シグマ−デルタ・アナログ−ディジタル変換器(CTΣΔADC)を提供し、このCTΣΔADCは:
i)変換すべきアナログ信号をフィードバック・アナログ信号と結合させる少なくとも1つの結合器と、直列に実装され、結合されたアナログ信号を積分するように構成された少なくとも2つの積分器と、積分された信号をディジタル信号に変換する量子化器と、非常に大きな帯域外量子化雑音をフィルタ処理で除去してビットストリームのデータレートを低減するデシメーションフィルタとを具えた(主)信号経路と;
ii)上記量子化器によって出力されるディジタル信号を、上記結合器用に意図されたフィードバック・アナログ信号に変換するディジタル−アナログ変換器(DAC:Digital-to-Analog Converter)とを具えている。
i)変換すべきアナログ信号をフィードバック・アナログ信号と結合させる少なくとも1つの結合器と、直列に実装され、結合されたアナログ信号を積分するように構成された少なくとも2つの積分器と、積分された信号をディジタル信号に変換する量子化器と、非常に大きな帯域外量子化雑音をフィルタ処理で除去してビットストリームのデータレートを低減するデシメーションフィルタとを具えた(主)信号経路と;
ii)上記量子化器によって出力されるディジタル信号を、上記結合器用に意図されたフィードバック・アナログ信号に変換するディジタル−アナログ変換器(DAC:Digital-to-Analog Converter)とを具えている。
この変換器(CTΣΔADC)は、次のことを特徴とする:
上記積分器の少なくとも1つが、ディジタルワードの値に応じて、選定した状態に設定され、選定した容量及び/または選定した抵抗値を示すように構成された可変容量手段及び/または可変抵抗手段を具え;
自己較正制御手段も具え、この自己較正制御手段は:
a)選定した第1の値を有するディジタルワードを生成し;
b)上記フィルタ処理したディジタル信号から帯域内雑音IBN(n)を推定し、この帯域内雑音IBN(n)を前の帯域内雑音IBN(n−1)と比較し;
c)IBN(n)がIBN(n−1)より小さい際に、上記ディジタルワードの値を変更して、関係する各積分器の容量及び/または抵抗値を選定した減少分だけ減少させ、
d)IBN(n)がIBN(n−1)以上になるまで、ステップb)及びc)を反復し、前の帯域内雑音IBN(n−1)に対応する値を較正ディジタルワード値として選定して、上記可変容量手段及び/または可変抵抗手段の較正状態を設定するように構成されている。
上記積分器の少なくとも1つが、ディジタルワードの値に応じて、選定した状態に設定され、選定した容量及び/または選定した抵抗値を示すように構成された可変容量手段及び/または可変抵抗手段を具え;
自己較正制御手段も具え、この自己較正制御手段は:
a)選定した第1の値を有するディジタルワードを生成し;
b)上記フィルタ処理したディジタル信号から帯域内雑音IBN(n)を推定し、この帯域内雑音IBN(n)を前の帯域内雑音IBN(n−1)と比較し;
c)IBN(n)がIBN(n−1)より小さい際に、上記ディジタルワードの値を変更して、関係する各積分器の容量及び/または抵抗値を選定した減少分だけ減少させ、
d)IBN(n)がIBN(n−1)以上になるまで、ステップb)及びc)を反復し、前の帯域内雑音IBN(n−1)に対応する値を較正ディジタルワード値として選定して、上記可変容量手段及び/または可変抵抗手段の較正状態を設定するように構成されている。
本発明による変換器(CTΣΔADC)は、別個または組合せで考えられる追加的特徴を含むことができ、特に:
各可変容量手段は、前提した数の、選定した容量を有するコンデンサのバンクを具えることができ、これらのコンデンサは、上記ディジタルワードの1つのビット値によって制御される二状態スイッチ(S)と直列に実装され、
ステップa)では、上記自己較正制御手段は、次のように、選定した開始容量に等しい第1容量に対応する第1の値を有するディジタルワードを生成することができ、この開始容量は選定した(容量の)増加ステップを伴う:
上記開始容量は、積分器のRC積の所定の拡散に対応させることができる;
上記選定した増加ステップは、例えば上記開始容量の33%にすることができる;
上記減少分は、上記開始容量の選定した割合にすることができ、プロセス変動値、温度拡散、及び最終目標の精度に依存する;
コンデンサの数は例えば9にすることができる。この場合には、これら9個のコンデンサが一緒になって上記開始容量の4/3に等しい最大値を与え、これら9個のコンデンサの第1のものは開始容量の2/3に等しく、他の8個のコンデンサの各々は開始容量の1/12に等しく、上記減少分は上記開始容量の1/12に等しい。
各可変抵抗手段は、選定した数の抵抗器及び同数の二状態スイッチを具えることができ、これらの抵抗器は直列に接続され、選定したそれぞれの抵抗値を有し、上記二状態スイッチの各々は、上記ディジタルワードの1つのビット値によって制御され、それぞれのスイッチがそれぞれの抵抗器へのアクセスを制御し、
ステップa)では、上記自己較正制御手段は、次のように、選定した開始抵抗値に等しい第1抵抗値に対応する第1の値を有するディジタルワードを生成することができ、この開始抵抗値は選定した(抵抗値の)増加ステップを伴う:
上記開始抵抗値は、積分器のRC積の拡散の選定した値に対応させることができる;
上記選定した増加ステップは、例えば上記開始抵抗値の33%にすることができる;
上記減少分は、上記開始抵抗値の選定した割合にすることができる;
抵抗器の数は例えば9にすることができる。この場合には、これら9個の抵抗器が一緒になって上記開始抵抗値の4/3に等しい最大値を与え、これら9個の抵抗器の第1のものは開始抵抗値の2/3に等しく、他の8個の抵抗器の各々は開始抵抗値の1/12に等しく、上記減少分は上記開始抵抗値の1/12に等しい。
上記変換器(CTΣΔADC)は差動モードで動作するように構成することができる。この場合には、この変換器は、変換すべき差動アナログ信号を供給されるように構成された2つの差動入力ノードを具え、これら2つの差動入力ノードは、較正ステップa)〜d)中に短絡させることができる。
上記変換器の信号経路は、直列に実装された3つ、4つまたは5つ(あるいは、6つ以上)の積分器を具えることができる。
CTΣΔADCのフィルタループは、単一のフィルタループ、あるいは、いくつかのCTΣΔADC段をカスケード接続して構成されたカスケード型フィルタループ(MASH(Multi-Stage Noise Shaping:多段ノイズ整形)とも称する)とすることができ、各段は1次CTΣΔADCまたは2次CTΣΔADCのいずれかである。
上記変換器は、高周波安定化手段(フィードフォワードまたはフィードバック型、あるいはフィードフォワード及びフィードバック係数の混合)を具えている。
上記DAC及び上記量子化器は、シングル(単)ビット型またはマルチ(多)ビット型とすることができる。
各可変容量手段は、前提した数の、選定した容量を有するコンデンサのバンクを具えることができ、これらのコンデンサは、上記ディジタルワードの1つのビット値によって制御される二状態スイッチ(S)と直列に実装され、
ステップa)では、上記自己較正制御手段は、次のように、選定した開始容量に等しい第1容量に対応する第1の値を有するディジタルワードを生成することができ、この開始容量は選定した(容量の)増加ステップを伴う:
上記開始容量は、積分器のRC積の所定の拡散に対応させることができる;
上記選定した増加ステップは、例えば上記開始容量の33%にすることができる;
上記減少分は、上記開始容量の選定した割合にすることができ、プロセス変動値、温度拡散、及び最終目標の精度に依存する;
コンデンサの数は例えば9にすることができる。この場合には、これら9個のコンデンサが一緒になって上記開始容量の4/3に等しい最大値を与え、これら9個のコンデンサの第1のものは開始容量の2/3に等しく、他の8個のコンデンサの各々は開始容量の1/12に等しく、上記減少分は上記開始容量の1/12に等しい。
各可変抵抗手段は、選定した数の抵抗器及び同数の二状態スイッチを具えることができ、これらの抵抗器は直列に接続され、選定したそれぞれの抵抗値を有し、上記二状態スイッチの各々は、上記ディジタルワードの1つのビット値によって制御され、それぞれのスイッチがそれぞれの抵抗器へのアクセスを制御し、
ステップa)では、上記自己較正制御手段は、次のように、選定した開始抵抗値に等しい第1抵抗値に対応する第1の値を有するディジタルワードを生成することができ、この開始抵抗値は選定した(抵抗値の)増加ステップを伴う:
上記開始抵抗値は、積分器のRC積の拡散の選定した値に対応させることができる;
上記選定した増加ステップは、例えば上記開始抵抗値の33%にすることができる;
上記減少分は、上記開始抵抗値の選定した割合にすることができる;
抵抗器の数は例えば9にすることができる。この場合には、これら9個の抵抗器が一緒になって上記開始抵抗値の4/3に等しい最大値を与え、これら9個の抵抗器の第1のものは開始抵抗値の2/3に等しく、他の8個の抵抗器の各々は開始抵抗値の1/12に等しく、上記減少分は上記開始抵抗値の1/12に等しい。
上記変換器(CTΣΔADC)は差動モードで動作するように構成することができる。この場合には、この変換器は、変換すべき差動アナログ信号を供給されるように構成された2つの差動入力ノードを具え、これら2つの差動入力ノードは、較正ステップa)〜d)中に短絡させることができる。
上記変換器の信号経路は、直列に実装された3つ、4つまたは5つ(あるいは、6つ以上)の積分器を具えることができる。
CTΣΔADCのフィルタループは、単一のフィルタループ、あるいは、いくつかのCTΣΔADC段をカスケード接続して構成されたカスケード型フィルタループ(MASH(Multi-Stage Noise Shaping:多段ノイズ整形)とも称する)とすることができ、各段は1次CTΣΔADCまたは2次CTΣΔADCのいずれかである。
上記変換器は、高周波安定化手段(フィードフォワードまたはフィードバック型、あるいはフィードフォワード及びフィードバック係数の混合)を具えている。
上記DAC及び上記量子化器は、シングル(単)ビット型またはマルチ(多)ビット型とすることができる。
本発明は、以上に記載したもののような変換器を具えた集積回路、できればベースバンド集積回路を提供することもできる。こうした(ベースバンド)集積回路は、受信装置またはトランシーバ装置の一部とすることができる。
本発明は、以上に記載したもののような変換器、(ベースバンド)集積回路、受信装置、またはトランシーバ装置を具えた移動無線通信装置も提供する。
本発明の他の特徴及び利点は、以下の図面を参照した詳細な説明を検討すれば明らかになる。
各図面は、本発明を完全にするだけでなく、必要ならばその定義にも寄与し得る。
各図面は、本発明を完全にするだけでなく、必要ならばその定義にも寄与し得る。
(好適な実施例の詳細な説明)
最初に図1を参照して、本発明を適用することのできる受信装置Rの例を説明する。なお重要なこととして、本発明は受信装置に限定されない。実際に、本発明はトランシーバ装置にも適用され、より一般的には、ディジタル信号に変換すべきアナログ無線信号を受信するように構成されたあらゆる種類の装置に適用される。
最初に図1を参照して、本発明を適用することのできる受信装置Rの例を説明する。なお重要なこととして、本発明は受信装置に限定されない。実際に、本発明はトランシーバ装置にも適用され、より一般的には、ディジタル信号に変換すべきアナログ無線信号を受信するように構成されたあらゆる種類の装置に適用される。
以下の説明では、受信(またはトランシーバ)装置Rは、携帯電話機のような移動通信装置、例えばGSM、GPRS/EDGE、またはUMTS携帯電話機、あるいはブルートゥース(登録商標)またはWLAN(無線ローカルエリア・ネットワーク)用を意図している。しかし、重要なこととして、本発明はこの種の無線通信装置に限定されない。例えば、本発明は、移動アプリケーション(応用製品)上のテレビジョン(DVB−H)用、及びすべてのDVB規格(例えばDVB−S、DVB−T、またはDVB−C)用にも利用することができる。これらの応用の例は排他的ではなく、他のいくつかの規格も本発明の利益を得る。
図1に概略的に示すように、本発明による受信機(受信装置)Rは特に、アナログ変調信号を受信するように構成されたアンテナAN、及び受信したアナログ信号を供給される処理モジュールPMを具えている。
処理モジュールPMは、アンテナANによって受信されたアナログ信号を増幅してミキサMXに供給するように構成された低雑音増幅器(ローノイズアンプ)LNAを具え、ミキサMXは、本発明による連続時間シグマ−デルタ・アナログ−ディジタル変換器またはCTΣΔADC(以下、「変換器」と称する)CVに信号を供給し、変換器CVは、増幅されたアナログ信号をディジタル信号に変換しフィルタ処理してモジュールM1に供給するように構成され、モジュールM1は、チャンネル・フィルタリング及びノイズ整形(ノイズ・シェーピング)のディジタルフィルタ処理、及びディジタル復調器DDへの信号供給専用であり、ディジタル復調器DDは、フィルタ処理されたディジタル信号を復調するように構成されている。
ここで図2を参照して、本発明による変換器の例を説明する。
図に示すように、変換器CVは少なくとも信号経路SPを具え、信号経路SPは、変換すべき増幅されたアナログ信号をフィードバック・アナログ信号と結合する少なくとも1つの結合器C1と、結合器C1が出力する結合されたアナログ信号を積分する直列に実装された少なくとも2つの積分器H1及びH2と、積分器H1及びH2が出力する積分された信号をディジタル信号Yに変換する量子化器Qと、高周波量子化雑音をフィルタ処理してビットストリームのデータレートを低減し、フィルタ処理したディジタル信号Ydを出力するデシメーションフィルタDFとを具えている。
図2に示す例では、変換器CVは、信号経路SP内に直列に実装された5つの積分器H1〜H5を具えている。しかし、積分器の数(従って、フィルタの次数)はこの例に限定されない。この数は、信号経路SP内に少なくとも2次のフィルタを規定するための2より大きい任意の値とすることができる。
各積分器 Hj(j=1〜5)は、OTA−RC(Operational Transconductance Amplifier-RC:演算トランスコンダクタンス増幅器−RC)のようなアクティブ(能動型)RCフィルタであり、優れた線形性(直線性、リニアリティ)性能を達成する。
変換器CVはさらにフィードバック経路FPを具え、フィードバック経路FPは、少なくとも、量子化器Qが出力するディジタル信号Yを、(少なくとも)結合器C1用に意図されたフィードバック・アナログ信号に変換するように構成された少なくとも1つのDACを具えている。
図2には示していないが、フィードバック経路FPには、少なくとも1つのアナログ重み付け手段を設けることができ、このアナログ重み付け手段は、選定した重み付け係数を上記DACが出力するフィードバック・アナログ信号に適用して、これらのアナログ信号を、結合器C1用に意図された重み付けフィードバック・アナログ信号に変換するように構成されている。実際に、フィードバック経路FPには、積分器Hj(j=1〜5)と同数のアナログ重み付け手段(異なる重み付け係数を適用する)を設けることができる。このアナログ重み付け手段は、例えばトランスコンダクタンスまたは電圧減衰器(アテネータ)とすることができる。これらの重み付け手段はADCループを安定化させるために使用される。この場合には、信号経路SPは、受信したアナログ信号と重み付きフィードバック・アナログ信号とを結合した信号を各積分器に供給するために、各積分器の前段に1つの結合器を具えていなければならない。従って各結合器は、関連するアナログ重み付け手段から受信した重み付きフィードバック・アナログ信号を、ミキサMXまたは前段の積分器Hj-1のいずれかから受信したアナログ信号から減算するように構成されている。
高周波フィルタ処理を提供するために、変換器CVはフィードバック及び/またはフィードフォワード技術を有することができる。
図2には、必須ではないが、1ビット、単ループのフィードバック・トポロジを示す。より詳細には、この実施例では、変換器CVは、単一経路SPに並列に実装された2つの局部共振器フィードバック手段b1及びb2を具えている。これらの局部共振器フィードバック手段は、例えばトランスコンダクタンスまたは電圧減衰器とすることができる。これらは、雑音伝達関数(NTF:Noise Transfer Function)におけるノッチを生成して、帯域内の信号対量子化雑音比(SQNR)を最適化するために使用される。
各局部共振器フィードバック手段b1またはb2は、選定した係数を有する選定した積分器H3またはH5が出力する積分されたアナログ信号に重み付けして、結合器C2またはC4に重み付きアナログ信号を供給するように構成され、この結合器は、信号経路SP内の積分器H2またはH4の前段に配置され、積分器H2またはH4自体は、上記選定した積分器H3またはH5の前段に配置されている。
この場合には、各結合器(ここではC2及びC4)は、前段の積分器(H1またはH3)が出力する積分されたアナログ信号を、局部共振器フィードバック手段b1またはb2が出力する重み付きアナログ信号と結合する(できれば、上記アナログ重み付け手段が出力する重み付きフィードバック・アナログ信号と結合する)ための追加的な加算入力端子を有する。
変換器CVは、積分器Hjの数(またはフィルタの次数)が4以上である際に、1つだけの局部共振器フィードバック手段(例えばb1またはb2)、あるいは3つ以上の局部共振器を具えることができる。
図2に示す非限定的な実施例では、変換器CVはさらに、信号経路SPと並列に実装された4つの重み付けフィードフォワード総和経路a1〜a4、及び信号経路SPと直列に実装された他の重み付けフィードフォワード総和経路a5を具え、重み付けフィードフォワード総和経路a1〜a4はそれぞれ、第1積分器H1、第2積分器H2、第3積分器H3、及び第4積分器H4と、第4結合器C4との間にあり、重み付けフィードフォワード総和経路a5は、第5積分器H5の出力端子と第4結合器C4との間に実装されている。
各重み付けフィードフォワード総和経路または手段ajは、前段の積分器(ここではHj)が出力する積分されたアナログ信号に選定した係数の重み付けをして、重み付きアナログ信号を第4結合器C4に供給する。この目的のために、第4結合器C4は、重み付けフィードフォワード総和経路と同数(ここでは5つ)の加算入力端子または手段ajを有して、積分器H1〜H5が出力する重み付け積分されたアナログ信号のすべての総和を量子化器Qに供給する。
重み付けフィードフォワード総和経路または手段ajは、ADCループを安定化させるためにも使用される。従って、これらをアナログ重み付け手段djと混合して、2つの技術の利点を最大化し欠点を最小化することができる。しかし、重み付けフィードフォワード総計経路または手段aj、及びアナログ重み付け手段の累計数は、フィルタ次数(L)に等しくなければならない。
本発明は、ディジタル自己較正手段を変換器CV内に統合して、少なくとも1つのRC積分器Hjのアナログコンデンサ及び/または抵抗器の較正を可能にして、プロセス変動及び温度拡散を補償する。
本発明によれば、変換器CVの少なくとも1つの積分器Hjが、可変容量手段Cj及び/または可変抵抗手段Rjを具えている。図3〜6に示す例では、積分器H1及びH5(図2の積分器H2〜H4の場合にも当てはまる)のみが、ディジタルワードの値に応じて、選定した状態に設定されるように構成された可変容量手段Cjを具えている。従って、各積分器Hjの各可変容量手段Cjの特定容量値が各ディジタルワード値に対応する。
実際には、すべてのコンデンサが同じ種類(例えばフリンジコンデンサまたはゲート酸化物コンデンサ)のものであり、従って、各可変コンデンサに同じ変更を適用する(以下で図11を参照して説明するアルゴリズムの例に記載する)。
図3では、フィードフォワード係数Ajを抵抗器で実現しているが、これらの係数はコンデンサでも実現することができる。
図3及び5では、第1積分器H1及び最終積分器H5を差動動作モードで示している。従って、各積分器Hjは、差動入力及び差動出力を有するトランスコンダクタンスTjで構成される。
各差動入力は、変換器CVの差動入力ノードN1及びN2のいずれかから来る(H1の場合)、あるいは前段の積分器Hj-1から来る(H2〜H5の場合)差動アナログ信号を、(ディジタルワードによってアドレス指定可能な)抵抗器Rjを通して受信する。二状態制御スイッチSWは、第1作動ノードN1と第2差動ノードN2との間に設けることができる。
図4及び図6では、第1積分器H1及び最終積分器H5をシングルエンド動作モードで示している。従って、各積分器Hjは、アナログ信号を供給されるシングルエンド入力端子及びシングルエンド出力端子を有するトランスコンダクタンスで構成される。
図7に、可変容量手段Cjの非限定的な具体例を示す。この例では、可変容量手段Cjは、並列接続された9対から成り、各対が、選定した容量を有する1つのコンデンサ及びこのコンデンサに直列に実装された二状態スイッチSを具えている。各二状態スイッチSは、自己較正制御モジュールCCMが生成するディジタルワードの1つのビット値によって制御され、CCMについては以下で説明する。
例えば、図7に示すように、対の数は9にすることができる。この場合には、並列に実装された9個のコンデンサが一緒になって、開始容量Ciの4/3に等しい最大容量値(4Ci/3)を与える。
例えば、これら9個のコンデンサの第1のものは、開始容量Ciの2/3に等しい値(2Ci/3)を有し、他の8個のコンデンサの1つは、開始容量Ciの1/12に等しい値(Ci/12)を有する。
図に示すように、(2Ci/3の容量値を有する)1番目のコンデンサに接続されたスイッチSは、最も大きな重みを有する(最上位)ビット(MSB)によって制御されることが好ましく、(Ci/12の容量値を有する)最終(または9番目の)コンデンサに接続されたスイッチSは、最下位ビット(LSB)であるビットによって制御されることが好ましい。
こうした構成により、可変容量手段Cj内に第1部分及び第2部分を規定することができる。第1部分は、1番目〜5番目の対で構成され、開始容量Ciに等しい最大容量値を与え、第2部分は6番目〜9番目の対で構成され、開始容量の1/3に等しい値(Ci/3)を与える。
さらに、この構成は、開始容量Ciの1/12に等しい減少分(または増分)(Ci/12)だけ、各可変容量手段Cjの容量値を変化させることを可能にする。
図8に、可変抵抗手段Rj(以下に説明するように、j≠1)の非限定的な具体例を示す。この例では、可変抵抗手段Rjは、選定したそれぞれの抵抗値を有する直列に接続された9個の抵抗器、及び最終の抵抗器と2つの連続する抵抗器のそれぞれとの間に並列接続された二状態スイッチから成る。
各二状態スイッチSは、自己較正モジュールCCMが生成したディジタルワードの1つのビット値によって制御される。
例えば、図7に示すように、対の数は9にすることができる。この場合には、直列に実装された9個の抵抗器が一緒になって、開始抵抗値Riの4/3に等しい最大抵抗値(4Ri/3)を与える。
例えば、これら9個の抵抗器の1番目のものは、開始抵抗値Riの2/3に等しい値(2Ri/3)を有し、他の8個の抵抗器の各々は、開始抵抗値Riの1/12に等しい値(Ri/12)を有する。
図に示すように、1番目の抵抗器の右側に接続された(4Ri/3に等しい累計抵抗値を与えるための)スイッチSは、ディジタルワードの最上位ビット(MSB)によって制御されることが好ましく、最終(または9番目)の抵抗器の左側に接続された(2Ri/3に等しい累計抵抗値を与えるための)スイッチSは、ディジタルワードの最下位ビット(LSB)によって制御されることが好ましい。この構成では、1つのスイッチのみが「オン」状態であり、他のすべてのスイッチは「オフ」状態である。
こうした構成により、可変抵抗手段Rj内に第1部分及び第2部分を規定することができる。第1部分は1番目〜5番目の抵抗器から成り、開始抵抗値Riに等しい最大抵抗値を与え、第2部分は6番目〜9番目の抵抗器から成り、開始抵抗値の1/3に等しい抵抗値(Ri/3)を与える。
さらに、この構成は、各可変抵抗手段Rj(j≠1)を開始抵抗値Riの1/12に等しい減少分(または増分)だけ変化させることを可能にする。
差動動作モード(図3及び図5)では、フィードバック経路FPのディジタル−アナログ変換器DACは、信号経路SPに接続されてディジタル信号Yを供給される1つの入力端子、及び第1積分器H1の差動入力端子に接続された差動出力端子を有する。こうしたDACは、例えばスイッチトキャパシタDACとすることができる。
シングルエンド動作モード(図4及び図6)では、フィードバック経路FPのディジタル−アナログ変換器DACは、信号経路SPに接続されてディジタル信号Yを供給される1つの入力端子、及び第1積分器H1のシングルエンド入力端子に接続された1つの出力端子を有する。
さらに、差動動作モードでは、各積分器Hjが可変コンデンサCjの2つのバンクを具え、それぞれのコンデンサは抵抗器rj(可変ではなく、各抵抗器rjはOTA−RC構造を安定化させる手助けをし、積分器Hj毎に異なる値を有することが好ましい)に直列接続されて差動フィードバック経路をなす。シングルエンド動作モードでは、各積分器Hjは可変コンデンサCjの1つのバンクを具え、このコンデンサは、シングルエンド経路内の抵抗器rjに直列接続されている。
さらに、差動動作モードでは、随意的な重み付けフィードフォワード総和経路または手段a1〜a5だけでなく、随意的な局部共振器フィードバック手段b1及びb2も差動型である。
図2〜6に示すように、本発明による変換器CVは自己較正制御モジュールCCMも具え、自己較正制御モジュールCCMは、デシメーションフィルタDFの後段の単一経路SPに接続され、フィルタ処理されたディジタル信号Ydを供給される入力端子、及び各可変容量手段Cj及び/または各可変抵抗手段Rjに結合され、これらの可変容量手段または可変抵抗手段に選定したディジタルワードを供給してこれらの容量及び/または抵抗値を制御する出力端子を有する。
自己較正制御モジュールCCMは、次の4つの主要ステップを具えた較正アルゴリズムを実現するように構成されている。
最初の主要ステップa)では、自己較正制御モジュールCCMは、選定した第1の値を有するディジタルワードを生成する。この値は、各可変抵抗手段Cj及び/または各可変抵抗手段Rj(ここにj≠1、即ちR2〜R5)の選定した第1容量値及び/または第1抵抗値に対応する。
例えば、変換器CVが図3に示すもののような積分器Hjを具えている場合には、ディジタルワードの第1の値は、選定した開始容量Ciに等しい各可変容量手段Cjの第1容量に対応し、開始容量Ciは選定した(容量の)増加ステップを伴う。
この開始容量Ciは、積分器のRC積(または時定数)の選定した拡散に対応することが好ましい。アナログ集積回路(IC)の設計では、構成部品の公称値(例えばRopt及びCopt)、並びに、プロセス変動及び温度拡散によるこの公称値からの標準偏差は周知の入力値であり、構成部品のモデル化に含まれる。これらの入力値を用いて、開始容量Ciを設定する。プロセス変動及び温度拡散がなければ、Ci=Coptである。
例えば、帯域内ノイズ(INB)(dB)の進展の例をRC拡散(%)の関数として図10に示す例では、実効容量Ciは、-20%の容量拡散に相当するCi=0.8Copt、あるいは、+20%の容量拡散に相当するCi=1.2Copt、とすることができる。しかし、容量(増加)ステップは、容量変動を補償するだけでなく、抵抗変動及び温度拡散も補償しなければならない。プロセス変動及び温度拡散は技術に依存する(例えば、90nmのCMOSと65nmのCMOSとで異なる)。従って、Ciの値は、設計に用いるCMOS技術に応じて選定しなければならない。
開始容量Ciの選定した増加ステップは、この開始容量Ciの33%(1/3)に等しく、例えばCi/3にすることができる。従って、この場合には、ディジタルワードの第1の値は、各可変容量手段Cjの第1容量(4Ci/3(Ci+Ci/3)に等しい)に対応する。選定した増加ステップ(+33%)のこの例は、図7及び図8を参照して上述した可変容量手段Cj及び可変抵抗手段Rjに良好に適合する。図7及び図8に示す可変容量手段Cj及び可変抵抗手段Rjのこれらの具体例は、[-25%〜+33%]の範囲内に含まれるRC拡散に対応する容量をカバーすることを可能にする。
33%の増加ステップは、アルゴリズム及び較正時間を簡略化する。実際に、誰も、局所的最適値を有するリスクを伴って最適化問題(即ち、IBNを最適化すること)を解決しようとせず、単にIBNを最小化するに過ぎない。こうしたものとして、とるべき方向は既知であるので、即ち、容量及び/または抵抗値を常に減少させるので、現在技術におけるように勾配を探索する必要はない。
他のCMOS技術を設計に用いる場合、及び/または、+/-10%より良好な精度を必要とする場合には、開始容量Ciの他の増加ステップの値を選択することができる。
第2主要ステップb)では、自己較正制御モジュールCCMは、帯域内雑音IBN(n)(ここにn=1)を、デシメーションフィルタDFが現在出力中のフィルタ処理されたディジタル信号Ydから推定し、ディジタル信号Ydは、生成されたディジタルワードによって規定される可変容量手段Cjまたは可変抵抗手段Rjの新たな値に対応する。
図10に示すように、RC拡散によるIBNの変動は単調ではない。IBNの最小値は公称のRCの値(拡散なし)に相当する。さらに、IBNの絶対値は回路雑音に依存する。回路雑音は温度依存であるので、IBNの絶対値は、較正プロセス中のダイ温度に依存して変化する。従って、一定の回路雑音下でRCの積を較正することが望ましい。
各積分器Hjの抵抗値Rjをトリガすることによって較正を達成する場合には、積分器の雑音も変化する、というのは、電力消費について設計を最適化する際には、第1積分器H1の抵抗器R1は通常、主な雑音寄与源であるからである。従って、抵抗器R1の抵抗値を増加させてその熱雑音の寄与分を増加させることは、総帯域内雑音(IBN)を増加させ信号対雑音比(SNR)を低下させるので望ましくない。この状況は、積分器Hjの単一ゲインの周波数が過度に高くなり次第(即ち、RCの積が公称値より小さくなると)生じる。
従って、各積分器HjのコンデンサCjの値を変化させることによってRCの値を較正することが好ましい。しかし、ループフィルタ・トポロジは、第1積分器H1の単一ゲインの変動に不感応であるが、第2〜第5積分器の単一ゲイン周波数に対して非常に敏感であり、第1積分器H1を除いた各積分器Hjの抵抗器Rjの較正を実行することができる。第1積分器H1を除いた各積分器HjのコンデンサCjの容量値及び抵抗器Rjの抵抗値を較正することも可能である。
こうした分散の計算を達成するために、自己較正制御モジュールCCMは、図9の例に示すもののような推定モジュールを具えることができる。
この実施例では、上部の分岐(サブモジュールSM1〜SM4)は、上記の関係式(PQ)の右辺の第1項を決定し、下部の分岐(サブモジュールSM5〜SM8)は、上記の関係式の右辺の第2項を決定し、結合器SM9は、第2分岐のサブモジュールSM5〜SM8が供給する値を、第1分岐のサブモジュールSM1〜SM4が供給する値から減算する。
帯域内雑音IBN(n)を推定すると、自己較正制御モジュールCCMはこの推定値をレジスタAに記憶して、レジスタBに記憶されている前に推定した帯域内雑音IBN(n−1)と比較する。n=1である際には、IBN(1)が最初の推定値である。従って、任意のIBN(n−1)=IBN(0)を0に設定することができる。
次の第3主要ステップc)では、IBN(n)がIBN(n−1)より小さい際に、自己較正制御モジュールCCMは、最後に生成されたディジタルワードの値を変更して、各積分器Hjの各可変容量手段Cjの現在の容量値Ciを選定した減少分Cstepだけ減少させ、かつ/あるいは、第1積分器H1以外の各積分器Hjの各可変抵抗手段Rjの抵抗値を減少させる。
減少分Cstep(またはRstep)は、開始容量Ci(または開始抵抗値Ri)の選定した割合に等しくすることができる。その値は最終的な精度に依存する。
例えば、RC拡散について+/-10%の精度を達成しなければならない際には、減少分Cstep(またはRstep)はCi/12(またはRi/12)に等しくすることができる。なお注目すべきこととして、IBNはより低い精度で予測しなければならず、このことはIBNの推定に必要なサンプル数NSを固定する。この減少分の例は、図7及び図8を参照して上述した可変容量手段Cj及び可変抵抗手段Rjの例に良好に適合する。図7及び図8に示すこれらの可変容量手段Cj及び可変抵抗手段Rjの具体例は、33%に等しい初期容量(または抵抗)増分ステップについて、精度が[5%〜10%]の範囲内にある際に、[Copt/15〜Copt/10](または[Ropt/15〜Ropt/10])の範囲内にある減少分Cstep(またはRstep)を選定することを可能にする。従って、減少分の値は必要とする減少分の値に依存する。
次の第4主要ステップd)では、自己較正制御モジュールCCMは、現在推定したIBN(n)が前に推定したIBN(n−1)以上になるまで、主要ステップb)及びc)を反復する。ディジタルワードの最終較正値に収束するまでに最大9回の反復が必要である。従って、周波数fS=288MHzにおけるサンプル数NS=216に基づく最大較正時間tcalは、関係式tcal=9×(NS/fS)≒2msで与えられる。
IBN(n)がIBN(n−1)以上である際に、自己較正制御モジュールCCMは、ディジタルワードの最終較正値として、IBN(n−1)に対応する値を選定する。そして自己較正制御モジュールCCMは、この最終較正値を生成して、各可変容量手段Cj及び/または各可変抵抗手段Rjの較正状態を設定する。
図10には2つの較正の例を示す。
第1の例は、-25%のRC拡散(Ci=0.8Coptに対応する)に相当する。較正は、開始容量Ciの33%の増加で始まり、Ciの値を減少分Cstep=6.66%Copt(Coptの6.66%)だけ減少させることに相当する1回目の反復が続き、Ciの値を増分Cstep=6.66%Coptだけ増加させることによって終了する。この場合には、NS=216及びfS=288MHzである際には、較正時間は約455μsである。
第1の例は、-25%のRC拡散(Ci=0.8Coptに対応する)に相当する。較正は、開始容量Ciの33%の増加で始まり、Ciの値を減少分Cstep=6.66%Copt(Coptの6.66%)だけ減少させることに相当する1回目の反復が続き、Ciの値を増分Cstep=6.66%Coptだけ増加させることによって終了する。この場合には、NS=216及びfS=288MHzである際には、較正時間は約455μsである。
第2の例は、+25%のRC拡散(Ci=1.2Coptに対応する)に相当する。較正は、開始容量Ciの33%の増加で始まり、各々がCiの値を減少分Cstep=10%Coptだけ減少させることに相当する8回の反復が続き、Ciの値を増分Cstep=10%Coptだけ増加させることによって終了する。
ここで、可変容量手段Cjに特化した較正アルゴリズムのより詳細な例を、図11を参照して説明する。
予備的な開始ステップ10では、自己較正制御モジュールCCMにおいて、IBNを推定するために使用するサンプル数NS、及びそれぞれが現在のIBN推定値(IBN(n))及び前のIBN推定値(IBN(n−1))を記憶することを意図した2つのレジスタA及びBの長さを指定する。
ステップ20では、自己較正制御モジュールCCMは、較正を開始しなければならないか否かを判定するテストを実行する。
較正を開始する必要がない場合には、ステップ30で較正アルゴリズムを終了し、自己較正制御モジュールCCMは、例えば変換器CVの差動入力ノードN1及びN2を短絡させないことを決定する。
較正を開始しなければならない場合には、ステップ40において、自己較正制御モジュールCCMは、変換器CVの差動入力ノードN1及びN2を図3に示すスイッチSWにより短絡させることによって始動することができる。変換器CVはフィードバック・メカニズムによって自己バイアスされているので、この短絡動作は必須ではない。しかし、このことは、IBNの推定に悪影響を与え得る歪み効果を回避するために好適である。
そして、自己較正制御モジュールCCMは、レジスタA及びBの値、及びカウンタの値をリセットし(Count=0)、選定した第1の値を有するディジタルワードを生成する。例えば、この第1の値は、各積分器Hjの各可変容量手段Cjの開始容量Ciの33%の増加に相当する。従って、ディジタルワードの第1の値は、各可変容量手段Cjの容量値を4Ci/3(Ci+Ci/3)に設定する。
ステップ50では、自己較正制御モジュールCCMは、レジスタAの値をレジスタBに記憶し、カウンタの値を1だけ増加させる(Count=Count+1)。
ステップ60では、自己較正制御モジュールCCMは、フィルタ処理したディジタル信号Ydから帯域内雑音IBN(n)(ここではn=1)を推定する。
ステップ70では、自己較正制御モジュールCCMは、推定したIBNの値(IBN(1))をレジスタAに記憶する。
ステップ80では、自己較正制御モジュールCCMは、カウンタの値が1より大きい(Count>1)か否かを判定するテストを実行する。
カウンタの値が1より小さい(Count<1)場合には、自己較正制御モジュールCCMはステップ50に戻る。
カウンタの値が1より大きい場合には(Count>1)、自己較正制御モジュールCCMはステップ90において、レジスタAに記憶された値がレジスタBに記憶された値より小さいか否かを判定する他のテストを実行する。
レジスタAの値がレジスタBの値より小さい場合には(A<B、即ちIBN(n)<IBN(n−1))、このことは、最終的な較正値がまだ見つかっていないことを意味する。そして、自己較正制御モジュールCCMはステップ100を実行し、ステップ100では、最後に生成したディジタルワードの値を変更して、各積分器Hjの各可変容量手段Cjの現在の容量値Ciを、選定した減少分Cstepだけ減少させる。従って、新たな各容量値CiはCi−Cstepに等しくなる(Ci=Ci−Cstep)。
レジスタAの値がレジスタBの値より大きい場合には(A>B、即ちIBN(n)>IBN(n−1))、このことは較正値を通り過ぎたばかりであることを意味する。そして、自己較正制御モジュールCCMはステップ110を実行し、ステップ110では、較正制御モジュールCCMは、レジスタBに記憶されているIBN(n−1)に対応する値を、ディジタルワードの最終較正値として選定する。従って、較正制御モジュールCCMはこの最終較正値を生成して、各可変容量手段Cjの較正状態を設定する。そして、較正アルゴリズムはステップ120で終了する。
なお重要なこととして、図2〜図6に示すディジタル−アナログ変換器DAC及び量子化器Qはシングル(単)ビット型のものである。しかし本発明は、マルチ(多)ビット型のディジタル−アナログ変換器DAC及び量子化器Qにも適用される。
変換器CVは集積回路、できればベースバンド集積回路であることが好ましい。こうした集積回路は、CMOS技術、またはチップ製造において現在利用されているあらゆる技術、特にGaAsまたはBi-CMOS技術で実現することができる。
本発明による変換器CVはいくつかの利点、特に次の利点を提供する:
較正専用の特別な入力パターンを必要としない。
プロセス及び/または温度変動を較正するために使用することができる。
非常に速い収束(最大でも9回の反復)により、使用する必要がある都度(例えばバースト毎、あるいはタイムスロット毎)の較正を可能にする。
フィードフォワード・トポロジだけでなく、任意のトポロジにより構成することができる。
較正専用の特別な入力パターンを必要としない。
プロセス及び/または温度変動を較正するために使用することができる。
非常に速い収束(最大でも9回の反復)により、使用する必要がある都度(例えばバースト毎、あるいはタイムスロット毎)の較正を可能にする。
フィードフォワード・トポロジだけでなく、任意のトポロジにより構成することができる。
本発明は、例示目的のみで以上で説明した連続時間シグマ−デルタ・アナログ−ディジタル変換器、(ベースバンド)集積回路、受信装置、トランシーバ装置、及び無線通信装置の実施例に限定されず、当業者が請求項の範囲内であるものと考えることのできるすべての代案実施例を含む。
Claims (25)
- 信号経路とフィードバック経路とを具えた、アナログ信号をディジタル信号に変換する連続時間シグマ−デルタ・アナログ−ディジタル変換器であって、
前記信号経路が、
前記アナログ信号をフィードバック・アナログ信号と結合するように構成された少なくとも1つの結合器と;
直列に実装され、前記結合したアナログ信号を積分するように構成された少なくとも2つの積分器と;
前記積分したアナログ信号をディジタル信号に変換する量子化器と;
前記ディジタル信号をフィルタ処理するデシメーションフィルタとを具え、
前記フィードバック経路が、
前記量子化器が出力する前記ディジタル信号を、前記結合器用の前記フィードバック・アナログ信号に変換するように構成された少なくとも1つのディジタル−アナログ変換器を具えている連続時間シグマ−デルタ・アナログ−ディジタル変換器において、
前記積分器の少なくとも1つが、ディジタルワードの値に応じて、選定した状態に設定され、選定した容量及び/または選定した抵抗値を示すように構成された可変容量手段及び/または可変抵抗手段を具え、
前記連続時間シグマ−デルタ・アナログ−ディジタル変換器が、自己較正制御手段も具え、
前記自己較正制御手段は、
a)選定した第1の値を有するディジタルワードを生成するステップと;
b)前記フィルタ処理したディジタル信号から帯域内雑音を推定して、前記帯域内雑音を前の帯域内雑音と比較するステップと;
c)前記帯域内雑音が前記前の帯域内雑音より小さい際に、前記ディジタルワードの値を変更して、関係する前記積分器の各々の前記容量及び/または前記抵抗値を、選定した減少分だけ減少させるステップと;
d)前記帯域内雑音が前記前の帯域内雑音以上になるまで、ステップb)及びc)を反復して、前記前の帯域内雑音に対応する値を較正ディジタルワード値として選定するステップと
を実行するように構成されていることを特徴とする連続時間シグマ−デルタ・アナログ−ディジタル変換器。 - 前記可変容量手段の各々が、選定した数のコンデンサのバンクを具え、前記コンデンサは、選定した容量を有し、前記ディジタルワードの1つのビット値によって制御される二状態スイッチと直列に実装されていることを特徴とする請求項1に記載の変換器。
- ステップa)において、前記自己較正制御手段が、選定した開始容量に等しい第1容量に対応する第1の値を有するディジタルワードを生成するように構成され、前記開始容量は、選定した増加ステップを伴うことを特徴とする請求項2に記載の変換器。
- 前記開始容量が、前記積分器の抵抗値と容量値の積の所定の拡散に対応することを特徴とする請求項3に記載の変換器。
- 前記選定した増加ステップが、前記開始容量の33%に等しいことを特徴とする請求項3または4に記載の変換器。
- 前記減少分が、前記開始容量の選定した割合に等しく、プロセス変動、温度拡散、及び最終目標精度に依存することを特徴とする請求項3〜5のいずれかに記載の変換器。
- 前記コンデンサの数が9であり、前記9個のコンデンサが一緒になって前記開始容量の4/3に等しい最大容量値を与え、前記9個のコンデンサの第1のコンデンサは、前記開始容量の2/3の容量値を有し、前記9個のコンデンサの他の8個のコンデンサの各々は、前記開始容量の1/12に等しい容量値を有し、前記減少分は前記開始容量の1/12であることを特徴とする請求項5または6に記載の変換器。
- 前記可変抵抗手段が、それぞれの抵抗値を有する選定した数の抵抗器と、前記抵抗器と同数の二状態スイッチとを具え、前記抵抗器は直列接続され、前記二状態スイッチの各々が、前記ディジタルワードの1つのビット値によって制御され、前記抵抗器のそれぞれへのアクセスを制御することを特徴とする請求項1〜7のいずれかに記載の変換器。
- ステップa)において、前記自己較正制御手段が、選定した開始抵抗値に等しい第1抵抗値に対応する第1の値を有するディジタルワードを生成するように構成され、前記開始抵抗値は、選定した増加ステップを伴うことを特徴とする請求項8に記載の変換器。
- 前記開始抵抗値が、前記積分器の抵抗値と容量値の積の拡散の選定した値に対応することを特徴とする請求項9に記載の変換器。
- 前記選定した増加ステップが、前記開始抵抗値の33%に等しいことを特徴とする請求項9または10に記載の変換器。
- 前記減少分が、前記開始抵抗値の選定した割合に等しいことを特徴とする請求項9〜11のいずれかに記載の変換器。
- 前記抵抗器の数が9であり、前記9個の抵抗器が一緒になって前記開始抵抗値の4/3に等しい最大抵抗値を与え、前記9個の抵抗器の第1の抵抗器は、前記開始抵抗値の2/3の抵抗値を有し、前記9個の抵抗器の他の8個の抵抗器の各々は、前記開始抵抗値の1/12に等しい抵抗値を有し、前記減少分は前記開始抵抗値の1/12であることを特徴とする請求項11または12に記載の変換器。
- 差動モードで動作し、変換すべき差動アナログ信号を供給されるように構成された2つの差動入力ノードを具えていることを特徴とする請求項1〜13のいずれかに記載の変換器。
- ステップa)〜d)中に、前記2つの差動入力ノードが短絡されることを特徴とする請求項14に記載の変換器。
- 前記信号経路が、直列に実装された5つの異なる積分器を具えていることを特徴とする請求項1〜15のいずれかに記載の変換器。
- 前記ディジタル−アナログ変換器及び前記量子化器が、シングルビット型またはマルチビット型であることを特徴とする請求項1〜16のいずれかに記載の変換器。
- 単一のフィルタループの形に構成されていることを特徴とする請求項1〜17のいずれかに記載の変換器。
- カスケード接続された複数の連続時間シグマ−デルタ・アナログ−ディジタル変換器段によって構成され、前記連続時間シグマ−デルタ・アナログ−ディジタル変換器段の各々が、1次の連続時間シグマ−デルタ・アナログ−ディジタル変換器または二次の連続時間シグマ−デルタ・アナログ−ディジタル変換器のいずれかであることを特徴とする請求項1〜17のいずれかに記載の変換器。
- 高周波安定化手段を具えていることを特徴とする請求項1〜19のいずれかに記載の変換器。
- 請求項1〜20のいずれかに記載の変換器を具えていることを特徴とする集積回路。
- ベースバンド集積回路を規定することを特徴とする請求項21に記載の集積回路。
- 請求項21または22に記載の集積回路を具えていることを特徴とする受信装置。
- 請求項1〜20のいずれかに記載の変換器を具えていることを特徴とするトランシーバ装置。
- 請求項1〜24のいずれかに記載の変換器、集積回路、受信装置、またはトランシーバ装置を具えていることを特徴とする移動無線通信装置。
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