JP2011129896A - 不揮発性のラッチ回路及び論理回路並びにそれを用いた半導体装置 - Google Patents
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- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
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Abstract
【解決手段】第1の素子の出力が第2の素子の入力に電気的に接続され、第2の素子の出力が第1の素子の入力に電気的に接続されるループ構造を有するラッチ部と、ラッチ部のデータを保持するデータ保持部とを有し、このラッチ部とデータ保持部とにより不揮発性のラッチ回路が構成される。データ保持部は、チャネル形成領域を構成する半導体材料として酸化物半導体を用いたトランジスタをスイッチング素子として用いている。またこのトランジスタのソース電極又はドレイン電極に電気的に接続されたインバータを有している。上記トランジスタを用いて、ラッチ部に保持されているデータをインバータのゲート容量あるいは別に用意した容量に書き込むことができる。
【選択図】図1
Description
本実施の形態は、開示する発明の一態様である不揮発性のラッチ回路の構成、動作、不揮発性のラッチ回路が有する素子の作製方法等について、図1、図2、図3乃至図6、図7乃至図17を参照して説明する。
図1(A)は、ラッチ部411と、ラッチ部のデータを保持するデータ保持部401とを有する不揮発性のラッチ回路400の構成を示している。図1(B)は、データ保持部401の構成を示している。
図3は、上記不揮発性のラッチ回路が有するトランジスタ402と、トランジスタ402以外の素子の構成の一例である。ここではトランジスタ402以外の素子として、データ保持部401のインバータ403が有するトランジスタ421を例に説明する。トランジスタ402以外のその他の素子は、トランジスタ421と同一又は類似の構成とすることができる。容量404などの素子は、トランジスタ402又はトランジスタ402以外の素子を構成する膜を利用して形成することができる。図3(A)には断面を、図3(B)には平面をそれぞれ示す。ここで、図3(A)は、図3(B)の線A1−A2および線B1−B2における断面に相当する。図3(A)および図3(B)に示すように、下部に酸化物半導体以外の材料を用いたトランジスタ421が設けられ、上部に酸化物半導体を用いたトランジスタ402が設けられている。
次に、上記不揮発性のラッチ回路が有する素子の作製方法の一例について説明する。以下では、はじめに下部のトランジスタ421の作製方法について図4を参照して説明し、その後、上部のトランジスタ402の作製方法について図5および図6を参照して説明する。
まず、半導体材料を含む基板100を用意する(図4(A)参照)。半導体材料を含む基板100としては、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、SOI基板などを適用することができる。ここでは、半導体材料を含む基板100として、単結晶シリコン基板を用いる場合の一例について示すものとする。なお、一般に「SOI基板」は、絶縁表面上にシリコン半導体層が設けられた構成の基板をいうが、本明細書等においては、絶縁表面上にシリコン以外の材料からなる半導体層が設けられた構成の基板をも含む概念として用いる。つまり、「SOI基板」が有する半導体層は、シリコン半導体層に限定されない。また、SOI基板には、ガラス基板などの絶縁基板上に絶縁層を介して半導体層が設けられた構成のものも含まれるものとする。
次に、図5および図6を用いて、層間絶縁層128上にトランジスタ402を作製する工程について説明する。なお、図5および図6は、層間絶縁層128上の各種電極や、トランジスタ402などの作製工程を示すものであるから、トランジスタ402の下部に存在するトランジスタ421等については省略している。
ここで、酸化物半導体を用いたトランジスタの電導機構につき、図7乃至図10を用いて説明する。なお、以下の説明では、理解の容易のため理想的な状況を仮定しており、そのすべてが現実の様子を反映しているとは限らない。また、以下の説明はあくまでも一考察に過ぎず、発明の有効性に影響を与えるものではないことを付記する。
次に、酸化物半導体を用いたトランジスタのホットキャリア劣化耐性につき、図11乃至図13を用いて説明する。なお、以下の説明では、理解の容易のため理想的な状況を仮定しており、そのすべてが現実の様子を反映しているとは限らない。また、以下の説明はあくまでも一考察に過ぎないことを付記する。
次に、酸化物半導体を用いたトランジスタにおける短チャネル効果に関し、図14及び図15を用いて説明する。なお、以下の説明では、理解の容易のため理想的な状況を仮定しており、そのすべてが現実の様子を反映しているとは限らない。また、以下の説明はあくまでも一考察に過ぎないことを付記する。
開示する発明に係る技術思想は、酸化物半導体層におけるキャリア濃度を十分に低くし、できるだけ真性(i型)に近づけようとするものである。以下、キャリア濃度の求め方、および、実際に測定したキャリア濃度に関し、図16および図17を参照して説明する。
本実施の形態は、開示する発明の一態様である不揮発性のラッチ回路の構成について、図1とは異なる例を図18を参照して説明する。図18(A)は、ラッチ部411と、ラッチ部のデータを保持するデータ保持部401とを有する不揮発性のラッチ回路400の構成を示している。図18(B)は、データ保持部401の構成を示している。
本実施の形態は、開示する発明の一態様である不揮発性のラッチ回路の構成、動作について、図19、図1を参照して説明する。
本実施の形態は、開示する発明の一態様である不揮発性のラッチ回路の構成、動作について、図19とは異なる例を図20、図18を参照して説明する。図20(A)は、ラッチ部411と、ラッチ部のデータを保持するデータ保持部401とを有する不揮発性のラッチ回路400の構成を示している。図20(B)は、不揮発性のラッチ回路400のタイミングチャートの例を示している。
本実施の形態は、開示する発明の一態様である不揮発性のラッチ回路の構成、動作について、図19とは異なる例を図21を参照して説明する。図21(A)は、不揮発性のラッチ回路400の構成を示している。不揮発性のラッチ回路400の構成は、図19(A)と同様である。図21(B)は、不揮発性のラッチ回路400のタイミングチャートの例を示している。
本実施の形態は、開示する発明の一態様である不揮発性のラッチ回路を複数有する論理回路の構成について、図22を参照して説明する。
本実施の形態では、先の実施の形態で得られる不揮発性のラッチ回路を用いた半導体装置を搭載した電子機器の例について図23を用いて説明する。先の実施の形態で得られる不揮発性のラッチ回路を用いた半導体装置を搭載した電子機器は、従来にない優れた特性を有するものである。このため、当該不揮発性のラッチ回路を用いた半導体装置を用いて新たな構成の電子機器を提供することが可能である。なお、先の実施の形態に係る不揮発性のラッチ回路を用いた半導体装置は、集積化されて回路基板などに実装され、各電子機器の内部に搭載されることになる。
102 保護層
104 半導体領域
106 素子分離絶縁層
108a ゲート絶縁層
110a ゲート電極
112 絶縁層
114 不純物領域
116 チャネル形成領域
118 サイドウォール絶縁層
120 高濃度不純物領域
122 金属層
124 金属化合物領域
126 層間絶縁層
128 層間絶縁層
130a ドレイン電極
130b ドレイン電極
130c 電極
132 絶縁層
134 導電層
136a 電極
136b 電極
136c 電極
136d ゲート電極
138 ゲート絶縁層
140 酸化物半導体層
142a ドレイン電極
142b ドレイン電極
144 保護絶縁層
146 層間絶縁層
148 導電層
150a 電極
150b 電極
150c 電極
150d 電極
150e 電極
152 絶縁層
154a 電極
154b 電極
154c 電極
154d 電極
301 本体
302 筐体
303 表示部
304 キーボード
311 本体
312 スタイラス
313 表示部
314 操作ボタン
315 外部インターフェイス
320 電子書籍
321 筐体
323 筐体
325 表示部
327 表示部
331 電源
333 操作キー
335 スピーカー
337 軸部
340 筐体
341 筐体
342 表示パネル
343 スピーカー
344 マイクロフォン
345 操作キー
346 ポインティングデバイス
347 カメラ用レンズ
348 外部接続端子
349 太陽電池セル
350 外部メモリスロット
361 本体
363 接眼部
364 操作スイッチ
365 表示部(B)
366 バッテリー
367 表示部(A)
370 テレビジョン装置
371 筐体
373 表示部
375 スタンド
377 表示部
379 操作キー
380 リモコン操作機
400 ラッチ回路
400a ラッチ回路
400b ラッチ回路
401 データ保持部
402 トランジスタ
403 インバータ
404 容量
405 スイッチ
411 ラッチ部
412 第1の素子
413 第2の素子
414 配線
415 配線
420 トランジスタ
421 トランジスタ
431 スイッチ
432 スイッチ
501 Nチャネル型トランジスタ
502 Nチャネル型トランジスタ
503 Pチャネル型トランジスタ
504 Pチャネル型トランジスタ
505 Pチャネル型トランジスタ
506 Pチャネル型トランジスタ
Claims (19)
- ラッチ部と、前記ラッチ部のデータを保持するデータ保持部とを有し、
前記データ保持部は、
トランジスタと、インバータとを有し、
前記トランジスタのチャネル形成領域は、酸化物半導体層を有し、
前記トランジスタのソース電極及びドレイン電極の一方は、出力信号が与えられる配線に電気的に接続され、前記トランジスタのソース電極及びドレイン電極の他方は、前記インバータの入力に電気的に接続され、前記インバータの出力は、入力信号が与えられる配線に電気的に接続されている
ことを特徴とする不揮発性のラッチ回路。 - ラッチ部と、前記ラッチ部のデータを保持するデータ保持部とを有し、
前記データ保持部は、
トランジスタと、容量と、インバータとを有し、
前記トランジスタのチャネル形成領域は、酸化物半導体層を有し、
前記トランジスタのソース電極及びドレイン電極の一方は、出力信号が与えられる配線に電気的に接続され、前記トランジスタのソース電極及びドレイン電極の他方は、前記容量の一方の電極及び前記インバータの入力に電気的に接続され、前記インバータの出力は、入力信号が与えられる配線に電気的に接続されている
ことを特徴とする不揮発性のラッチ回路。 - ラッチ部と、ラッチ部のデータを保持するデータ保持部とを有し、
前記ラッチ部は、
第1の素子と、第2の素子とを有し、
前記第1の素子の出力は前記第2の素子の入力に電気的に接続され、前記第2の素子の出力は前記第1の素子の入力に電気的に接続され、
前記第1の素子の入力は、入力信号が与えられる配線に電気的に接続され、前記第1の素子の出力は、出力信号が与えられる配線に電気的に接続され、
前記データ保持部は、
トランジスタと、インバータとを有し、
前記トランジスタのチャネル形成領域は、酸化物半導体層を有し、
前記トランジスタのソース電極及びドレイン電極の一方は、前記出力信号が与えられる配線に電気的に接続され、前記トランジスタのソース電極及びドレイン電極の他方は、前記インバータの入力に電気的に接続され、前記インバータの出力は、前記入力信号が与えられる配線に電気的に接続されている
ことを特徴とする不揮発性のラッチ回路。 - ラッチ部と、ラッチ部のデータを保持するデータ保持部とを有し、
前記ラッチ部は、
第1の素子と、第2の素子とを有し、
前記第1の素子の出力は前記第2の素子の入力に電気的に接続され、前記第2の素子の出力は前記第1の素子の入力に電気的に接続され、
前記第1の素子の入力は、入力信号が与えられる配線に電気的に接続され、前記第1の素子の出力は、出力信号が与えられる配線に電気的に接続され、
前記データ保持部は、
トランジスタと、容量と、インバータとを有し、
前記トランジスタのチャネル形成領域は、酸化物半導体層を有し、
前記トランジスタのソース電極及びドレイン電極の一方は、前記出力信号が与えられる配線に電気的に接続され、前記トランジスタのソース電極及びドレイン電極の他方は、前記容量の一方の電極及び前記インバータの入力に電気的に接続され、前記インバータの出力は、前記入力信号が与えられる配線に電気的に接続されている
ことを特徴とする不揮発性のラッチ回路。 - ラッチ部と、ラッチ部のデータを保持するデータ保持部とを有し、
前記ラッチ部は、
第1のインバータと、第2のインバータとを有し、
前記第1のインバータの出力は前記第2のインバータの入力に電気的に接続され、前記第2のインバータの出力は前記第1のインバータの入力に電気的に接続され、
前記第1のインバータの入力は、入力信号が与えられる配線に電気的に接続され、前記第1のインバータの出力は、出力信号が与えられる配線に電気的に接続され、
前記データ保持部は、
トランジスタと、第3のインバータとを有し、
前記トランジスタのチャネル形成領域は、酸化物半導体層を有し、
前記トランジスタのソース電極及びドレイン電極の一方は、前記出力信号が与えられる配線に電気的に接続され、前記トランジスタのソース電極及びドレイン電極の他方は、前記第3のインバータの入力に電気的に接続され、前記第3のインバータの出力は、前記入力信号が与えられる配線に電気的に接続されている
ことを特徴とする不揮発性のラッチ回路。 - ラッチ部と、ラッチ部のデータを保持するデータ保持部とを有し、
前記ラッチ部は、
第1のインバータと、第2のインバータとを有し、
前記第1のインバータの出力は前記第2のインバータの入力に電気的に接続され、前記第2のインバータの出力は前記第1のインバータの入力に電気的に接続され、
前記第1のインバータの入力は、入力信号が与えられる配線に電気的に接続され、前記第1のインバータの出力は、出力信号が与えられる配線に電気的に接続され、
前記データ保持部は、
トランジスタと、容量と、第3のインバータとを有し、
前記トランジスタのチャネル形成領域は、酸化物半導体層を有し、
前記トランジスタのソース電極及びドレイン電極の一方は、前記出力信号が与えられる配線に電気的に接続され、前記トランジスタのソース電極及びドレイン電極の他方は、前記容量の一方の電極及び前記第3のインバータの入力に電気的に接続され、前記第3のインバータの出力は、前記入力信号が与えられる配線に電気的に接続されている
ことを特徴とする不揮発性のラッチ回路。 - ラッチ部と、ラッチ部のデータを保持するデータ保持部とを有し、
前記ラッチ部は、
第1のインバータと、第2のインバータと、第1のスイッチと、第2のスイッチとを有し、
前記第1のインバータの出力は前記第2のインバータの入力に電気的に接続され、前記第2のインバータの出力は、前記第2のスイッチを介して前記第1のインバータの入力に電気的に接続され、
前記第1のインバータの入力は、前記第1のスイッチを介して入力信号が与えられる配線に電気的に接続され、前記第1のインバータの出力は、出力信号が与えられる配線に電気的に接続され、
前記データ保持部は、
トランジスタと、第3のインバータと、第3のスイッチとを有し、
前記トランジスタのチャネル形成領域は、酸化物半導体層を有し、
前記トランジスタのソース電極及びドレイン電極の一方は、前記出力信号が与えられる配線に電気的に接続され、前記トランジスタのソース電極及びドレイン電極の他方は、前記第3のインバータの入力に電気的に接続され、前記第3のインバータの出力は、前記第3のスイッチを介して前記入力信号が与えられる配線に電気的に接続されている
ことを特徴とする不揮発性のラッチ回路。 - ラッチ部と、ラッチ部のデータを保持するデータ保持部とを有し、
前記ラッチ部は、
第1のインバータと、第2のインバータと、第1のスイッチと、第2のスイッチとを有し、
前記第1のインバータの出力は前記第2のインバータの入力に電気的に接続され、前記第2のインバータの出力は、前記第2のスイッチを介して前記第1のインバータの入力に電気的に接続され、
前記第1のインバータの入力は、前記第1のスイッチを介して入力信号が与えられる配線に電気的に接続され、前記第1のインバータの出力は、出力信号が与えられる配線に電気的に接続され、
前記データ保持部は、
トランジスタと、容量と、第3のインバータと、第3のスイッチとを有し、
前記トランジスタのチャネル形成領域は、酸化物半導体層を有し、
前記トランジスタのソース電極及びドレイン電極の一方は、前記出力信号が与えられる配線に電気的に接続され、前記トランジスタのソース電極及びドレイン電極の他方は、前記容量の一方の電極及び前記第3のインバータの入力に電気的に接続され、前記第3のインバータの出力は、前記第3のスイッチを介して前記入力信号が与えられる配線に電気的に接続されている
ことを特徴とする不揮発性のラッチ回路。 - ラッチ部と、ラッチ部のデータを保持するデータ保持部とを有し、
前記ラッチ部は、
第1の素子と、第2の素子とを有し、
前記第1の素子の出力は前記第2の素子の入力に電気的に接続され、前記第2の素子の出力は前記第1の素子の入力に電気的に接続され、
前記第1の素子の入力は、入力信号が与えられる配線に電気的に接続され、前記第1の素子の出力は、出力信号が与えられる配線に電気的に接続され、
前記データ保持部は、
トランジスタと、インバータとを有し、
前記トランジスタのチャネル形成領域は、酸化物半導体層を有し、
前記トランジスタのソース電極及びドレイン電極の一方は、前記出力信号が与えられる配線に電気的に接続され、前記トランジスタのソース電極及びドレイン電極の他方は、前記インバータの入力に電気的に接続され、前記インバータの出力は、前記入力信号が与えられる配線に電気的に接続され、
前記第1の素子はNANDであり、前記第2の素子はクロックドインバータである
ことを特徴とする不揮発性のラッチ回路。 - ラッチ部と、ラッチ部のデータを保持するデータ保持部とを有し、
前記ラッチ部は、
第1の素子と、第2の素子とを有し、
前記第1の素子の出力は前記第2の素子の入力に電気的に接続され、前記第2の素子の出力は前記第1の素子の入力に電気的に接続され、
前記第1の素子の入力は、入力信号が与えられる配線に電気的に接続され、前記第1の素子の出力は、出力信号が与えられる配線に電気的に接続され、
前記データ保持部は、
トランジスタと、容量と、インバータとを有し、
前記トランジスタのチャネル形成領域は、酸化物半導体層を有し、
前記トランジスタのソース電極及びドレイン電極の一方は、前記出力信号が与えられる配線に電気的に接続され、前記トランジスタのソース電極及びドレイン電極の他方は、前記容量の一方の電極及び前記インバータの入力に電気的に接続され、前記インバータの出力は、前記入力信号が与えられる配線に電気的に接続され、
前記第1の素子はNANDであり、前記第2の素子はクロックドインバータである
ことを特徴とする不揮発性のラッチ回路。 - 請求項1乃至10のいずれか一において、前記酸化物半導体層は、インジウム、ガリウム、及び亜鉛を含むことを特徴とする不揮発性のラッチ回路。
- 請求項1乃至4、9及び10のいずれか一において、前記トランジスタは、前記インバータのゲート容量へのデータの書き込みを制御することを特徴とする不揮発性のラッチ回路。
- 請求項1乃至4、9及び10のいずれか一において、前記トランジスタは、前記インバータのゲート容量にデータを保持させる機能を有することを特徴とする不揮発性のラッチ回路。
- 請求項5乃至8のいずれか一において、前記トランジスタは、前記第3のインバータのゲート容量へのデータの書き込みを制御することを特徴とする不揮発性のラッチ回路。
- 請求項5乃至8のいずれか一において、前記トランジスタは、前記第3のインバータのゲート容量にデータを保持させる機能を有することを特徴とする不揮発性のラッチ回路。
- 請求項2、4、6、8及び10のいずれか一において、前記トランジスタは、前記容量へのデータの書き込みを制御することを特徴とする不揮発性のラッチ回路。
- 請求項2、4、6、8及び10のいずれか一において、前記トランジスタは、前記容量にデータを保持させる機能を有することを特徴とする不揮発性のラッチ回路。
- 請求項1乃至17のいずれか一における不揮発性のラッチ回路を複数有することを特徴とする不揮発性の論理回路。
- 請求項1乃至17のいずれか一における不揮発性のラッチ回路を有する論理回路を用いたことを特徴とする半導体装置。
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