JP2015207997A - 保持回路、保持回路の駆動方法、および保持回路を有する半導体装置 - Google Patents

Abstract

【課題】新規な保持回路を提供する。
【解決手段】保持回路は、第１乃至第３入力端子、第１出力端子、第１乃至第３スイッチ、容量素子、および第１ノードを有する。第１スイッチは第１ノードと第１入力端子間の導通状態を制御し、第２スイッチは第１ノードと第１出力端子間の導通状態を制御し、第３スイッチは第２入力端子と第１出力端子間の導通状態を制御する。容量素子の第１端子は第１ノードと電気的に接続され、容量素子の第２端子は第３入力端子と電気的に接続されている。第１乃至第３スイッチは半導体領域が酸化物半導体層で形成されているトランジスタである。これにより電気的に浮遊状態となった第１ノードの電位の変動を抑えることができるため、保持回路は状態を長期間保持することが可能である。保持回路は、例えば、順序回路のバックアップ用記憶回路として用いることができる。
【選択図】図１

Description

本発明の一形態は、状態あるいはデータを保持することが可能な保持回路、または順序回路やその他の半導体装置、そのための駆動方法、およびそのための作製方法等に関する。

本発明の一形態は、上記の技術分野に限定されない。本出願の明細書、図面、及び特許請求の範囲（以下、本明細書等と呼ぶ。）で開示する発明の一形態の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一形態は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。本明細書等で開示する本発明の一形態の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、照明装置、蓄電装置、記憶装置、処理装置、またはそれらの駆動方法、または、それらの作製方法を一例として挙げることができる。

半導体装置の消費電力削減のため、パワーゲーティングやクロックゲーティングにより、必要のない回路を停止させることが行われている。フリップフロップ回路（ＦＦ）は、半導体装置に多く含まれる順序回路（状態を保持する記憶回路）の１つである。よって、ＦＦの消費電力の削減は、ＦＦを組み込んだ半導体装置全体の消費電力の削減につながる。一般的なＦＦは、単に電源を遮断すると保持している状態（データ）が失われてしまう。

また、半導体領域が酸化物半導体層で形成されているトランジスタ（以下、ＯＳトランジスタと呼ぶ場合がある）のオフ電流が極めて小さいという特性を利用して、電源遮断時でも状態（データ）を保持することが可能な保持回路が提案されている。例えば、特許文献１−３には、ＯＳトランジスタが適用された保持回路をＦＦに組み込むことで、ＦＦのパワーゲーティングを可能にすることが記載されている。

特開２０１２−２５７１９２号公報 特開２０１３−９２９７号公報 特開２０１３−１７５７０８号公報

本発明の一形態は、新規な保持回路、新規な順序回路やその他の新規な半導体装置を提供すること、または、これらの新規な駆動方法、または、これらの新規な作製方法を提供することを課題の一とする。例えば、一形態の課題は、消費電力を低減することが可能な半導体装置を提供すること、または、オーバーヘッドの増加を抑えることが可能な半導体装置を提供することである。

本明細書等の記載から、列記された課題以外の課題も自ずと明らかとなるものであり、また、本発明の各形態について、これら以外の課題を抽出することが可能である。複数の課題の記載は、互いの課題の存在を妨げるものではなく、また、本発明の一形態は、これらの課題の全てを解決する必要はない。

本発明の一形態は、第１乃至第３入力端子、第１出力端子、第１乃至第３スイッチ、容量素子、および第１ノードを有し、第１スイッチは第１ノードと第１入力端子間の導通状態を制御し、第２スイッチは第１ノードと第１出力端子間の導通状態を制御し、第３スイッチは第２入力端子と第１出力端子間の導通状態を制御し、容量素子の第１端子は第１ノードと電気的に接続され、容量素子の第２端子は第３入力端子と電気的に接続され、第１および第２スイッチは半導体領域が酸化物半導体層で形成されているトランジスタである保持回路である。

上記の一形態において、第３スイッチを半導体領域が酸化物半導体層で形成されているトランジスタとしてもよい。この場合、酸化物半導体層はｃ軸に配向している結晶部を有することが好ましい。

本明細書等にて用いる「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付す場合があり、その場合は、数的に限定するものではない。

本明細書等において、半導体装置とは、半導体特性を利用した装置であり、半導体素子（トランジスタ、ダイオード等）を含む回路、同回路を有する装置等をいう。また、半導体特性を利用することで機能しうる装置全般をいう。例えば、集積回路、集積回路を備えたチップは、半導体装置の一例である。また、記憶装置、表示装置、発光装置、照明装置及び電子機器等は、それ自体が半導体装置であり、また半導体装置を有している場合がある。

トランジスタは、ゲート、ソース、およびドレインと呼ばれる３つの端子を有する。ゲートは、トランジスタの導通状態を制御する制御端子として機能する。ゲート以外の一対の端子はトランジスタの入出力端子として機能し、トランジスタの導電型及びトランジスタの３つの端子に与えられる電位によって、一方がソースとなり他方がドレインとなる。一般的に、ｎ型トランジスタでは、低い電位が与えられる端子がソースと呼ばれ、高い電位が与えられる端子がドレインと呼ばれる。逆に、ｐ型トランジスタでは、低い電位が与えられる端子がドレインと呼ばれ、高い電位が与えられる端子がソースと呼ばれる。よって、ゲートを除く２つの端子は、トランジスタの３つの端子に入力される電位によりその機能が入れ替わる場合がある。したがって、本明細書等において、トランジスタのソースまたはドレインとして機能する２つの端子を、一方を第１端子と、他方を第２端子と呼ぶ場合がある。

本明細書では、回路構成やその動作の理解を容易にするため、トランジスタの２つの入出力端子の一方をソースに、他方をドレインに限定して説明する場合がある。もちろん、駆動方法によっては、トランジスタの３つの端子に印加される電位の大小関係が変化し、ソースとドレインが入れ替わる場合がある。したがって、本発明の一形態において、トランジスタのソースとドレインの区別は、明細書および図面での記載に限定されるものではない。

本発明の一形態により、新規な保持回路、新規な順序回路やその他の新規な半導体装置を提供すること、または、これらの新規な駆動方法、または、これらの新規な作製方法を提供することが可能になる。例えば、半導体装置の消費電力を低減することが可能になる。または、パワーゲーティング中にデータを保持する機能を追加することで生じる面積および性能のオーバーヘッドを抑えることが可能である。例えば、面積オーバーヘッドをゼロにすることも可能であり、また性能オーバーヘッドをゼロにすることも可能である。

これらの効果の記載は、他の効果の存在を妨げるものではない。また、本発明の一形態は、必ずしも、これらの効果の全てを有する必要はない。また、本発明の一形態はこれらの効果によって限定されるものではない。例えば、場合によって、または、状況に応じて、本発明の一形態はこれらの効果以外の効果を有する場合もあり、あるいは、これらの効果を有さない場合もある。本発明の一形態について、上記以外の課題、効果、および新規な構成については、本明細書等の記載から自ずと明らかになるものである。

半導体装置の構成の一例を示すブロック図。 半導体装置の構成の一例を示す回路図。 半導体装置の駆動方法の一例を示すタイミングチャート。 半導体装置の駆動方法の一例を示すタイミングチャート。 半導体装置の構成の一例を示すブロック図。 Ａ、Ｂ：半導体装置の構成の一例を示すブロック図。 半導体装置の構成の一例を示すブロック図。 ＯＳトランジスタの構成の一例を示す図。Ａ：上面図。Ｂ：ｙ１−ｙ２線断面図。Ｃ：ｘ１−ｘ２線断面図。Ｄ：ｘ３−ｘ４線断面図。 ＯＳトランジスタの構成の一例を示す図。Ａ：上面図。Ｂ：ｙ１−ｙ２線断面図。Ｃ：ｘ１−ｘ２線断面図。Ｄ：ｘ３−ｘ４線断面図。 Ａ：図８Ｂの部分拡大図。Ｂ：ＯＳトランジスタのエネルギーバンド図。 半導体装置の構成の一例を示す断面図。 プロセッシングユニット（ＣＰＵ）の一例を示すブロック図。 Ａ：電子部品の作製方法の一例を示すフローチャート。Ｂ：電子部品の構成の一例を示す図。 Ａ−Ｆ：電子機器の一例を説明する図。

図面を用いて、本発明の実施の形態について詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。

また、発明の実施の形態の説明に用いられる図面において、同一部分または同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する場合がある。

本明細書において、例えば、クロック信号ＣＬＫを、単に信号ＣＬＫ、ＣＬＫ等と省略して記載する場合がある。これは、他の構成要素（例えば、信号、電圧、電位、回路、素子、電極、配線等）についても同様である。

以下に、いくつかの実施の形態を示す。各実施の形態に記載された構成は他の実施の形態と適宜組み合わせることが可能である。また、１つの実施の形態にいくつかの構成例が示される場合は、互いの構成例を適宜組み合わせることが可能である。

（実施の形態１）
＜＜半導体装置の構成例１＞＞
図１は、半導体装置の構成の一例を示すブロック図である。半導体装置１００は、入力端子ＩＮａ、入力端子ＩＮｂ、出力端子ＯＵＴａ、回路１０、および回路ＲＣ１を有する。端子ＩＮａ、端子ＩＮｂは、半導体装置１００が処理するデータ信号を入力することが可能な端子である。端子ＯＵＴａは、半導体装置１００（回路１０）で処理されたデータ信号を出力する端子である。

＜回路１０＞
回路１０は回路２０および回路３０を有する。回路１０は論理回路として機能することが可能な半導体装置である。回路１０には、クロック信号ＣＬＫ等の制御信号、高電源電位ＶＤＤ、および低電源電位ＶＳＳが入力される。回路１０は、クロックゲーティングおよびパワーゲーティングが可能な回路ブロックであり、半導体装置１００が組み込まれている半導体装置のクロックゲーティング回路によりクロック信号ＣＬＫの供給が制御され、同半導体装置のパワーゲーティング回路により電源電位ＶＤＤの供給が制御される。

回路２０は選択回路として機能することが可能であり、入力端子ａ２０の入力信号、および入力端子ａ２１の入力信号の何れか一方を選択し、出力端子ｂ２０から出力する機能を有する。端子ａ２０は端子ＩＮａと電気的に接続され、端子ａ２１は回路ＲＣ１の出力端子ｂ１と電気的に接続され、端子ｂ２０は回路３０の入力端子ａ３０と電気的に接続されている。回路３０の出力端子ｂ３０は端子ＯＵＴａと電気的に接続されている。

回路３０はデータ（状態）を保持することが可能な回路とすることができる。代表的には、回路３０は順序回路とすればよい。この場合、端子ａ３０に入力されているデータ信号により、または同データ信号および回路３０内部で保持しているデータ（状態）により、端子ｂ３０から出力されるデータ信号の論理レベルが決定される。例えば、回路３０は、ラッチ回路、フリップフロップ回路、シフトレジスタ、カウンタ回路、分周回路などの順序回路で構成することができる。

＜回路ＲＣ１＞
回路ＲＣ１は、データ（状態）を保持することが可能な保持回路として機能する。回路ＲＣ１は、ノードＦＮ１、入力端子ａ１、入力端子ａ２、入力端子ｃ１、出力端子ｂ１、スイッチＳＷ１、スイッチＳＷ２、スイッチＳＷ３および容量素子ＣＰ１を有する。

ノードＦＮ１は電気的に浮遊状態となることが可能なように設けられており、回路ＲＣ１のデータ（状態）保持部として機能するノードである。端子ａ１は端子ＩＮａと電気的に接続され、端子ａ２は端子ＩＮｂと電気的に接続されている。

スイッチＳＷ１はノードＦＮ１と端子ａ１間の導通状態を制御することが可能である。スイッチＳＷ２はノードＦＮ１と端子ｂ１と間の導通状態を制御することが可能である。スイッチＳＷ３は端子ａ２と端子ｂ１と間の導通状態を制御することが可能である。容量素子ＣＰ１の第１端子はノードＦＮ１と電気的に接続され、その第２端子は端子ｃ１と電気的に接続されている。容量素子ＣＰ１により、ノードＦＮ１と端子ｃ１間は容量結合されている。そのため、端子ｃ１の電位によってノードＦＮ１の電位を制御することが可能である。例えば、ノードＦＮ１が電気的に浮遊状態であるとき、端子ｃ１の電位を上昇させることで、ノードＦＮ１の電位を昇圧することができる。

回路ＲＣ１は、端子ａ１から入力されるデータ、または端子ａ２から入力されるデータの何れか一方を選択し、選択されたデータをノードＦＮ１で保持する機能と、ノードＦＮ１で保持しているデータを端子ｂ１から出力する機能とを有する。端子ａ１から入力されるデータを書き込む場合、スイッチＳＷ１を導通状態にし、スイッチＳＷ２およびスイッチＳＷ３を非導通状態にする。端子ａ２から入力されるデータを書き込む場合、スイッチＳＷ２およびスイッチＳＷ３を導通状態にし、スイッチＳＷ１を非導通状態にする。データを読み出す場合は、スイッチＳＷ２を導通状態にし、スイッチＳＷ１およびスイッチＳＷ３を非導通状態にする。データ保持状態にするには、スイッチＳＷ１およびスイッチＳＷ２を非導通状態にして、ノードＦＮ１を電気的に浮遊状態にする。

容量素子ＣＰ１の静電容量は、ＲＣ１で保持しているデータを書き込むノード（図１の例では、端子ａ３０に相当するノード）の負荷を考慮して設定すればよい。

回路ＲＣ１は、回路１０で保持しているデータのバックアップ用の記憶回路として機能させることができる。そのため、回路ＲＣ１は、電源が遮断されている期間、退避したデータを保持することができるリテンション特性を備えている。ＲＣ１でデータを長時間保持させるには、電気的に浮遊状態のノードＦＮ１の電位の変動（特に、電位の降下）を可能な限り抑えることが好ましい。このための手段の１つとして、スイッチＳＷ１、ＳＷ２は、非導通状態でのドレイン電流（オフ電流）が非常に小さいトランジスタで構成することが挙げられる。

トランジスタのオフ電流を下げるには、例えば、半導体領域をエネルギーキャップが広い半導体で形成すればよい。この場合、半導体のエネルギーギャップは、２．５ｅＶ以上、または２．７ｅＶ以上、または３ｅＶ以上であることが好ましい。このような半導体として酸化物半導体が挙げられる。例えば、スイッチＳＷ１、ＳＷ２は、半導体領域が酸化物半導体層で形成されているトランジスタ（ＯＳトランジスタ）とすればよい。例えば、チャネル幅で規格化したＯＳトランジスタのリーク電流は、ソースードレイン間電圧が１０Ｖ、室温（２５℃程度）の状態で１０×１０^−２１Ａ／μｍ（１０ゼプトＡ／μｍ）以下とすることが可能である。スイッチＳＷ１およびスイッチＳＷ２に適用されるＯＳトランジスタのリーク電流は、室温（２５℃程度）にて１×１０^−１８Ａ以下、または、１×１０^−２１Ａ以下、または１×１０^−２４Ａ以下が好ましい。または、リーク電流は８５℃にて１×１０^−１５Ａ以下、または１×１０^−１８Ａ以下、または１×１０^−２１Ａ以下であることが好ましい。

酸化物半導体はエネルギーギャップが大きく、電子が励起されにくく、ホールの有効質量が大きい半導体であるため、ＯＳトランジスタは、シリコン等を用いた一般的なトランジスタと比較して、アバランシェ崩壊等が生じにくい場合がある。アバランシェ崩壊に起因するホットキャリア劣化等が抑制されることで、ＯＳトランジスタは高いドレイン耐圧を有することとなり、高いドレイン電圧で駆動することが可能である。よって、回路ＲＣ１にＯＳトランジスタを適用することで、信号の電位レベルや入力タイミング等の駆動条件の余裕度（マージン）を高くすることができる。例えば、データ保持状態にノードＦＮ１の電位が高くなるような駆動も可能になる。

また、ＯＳトランジスタは、ゲート絶縁層を酸化膜換算膜厚で１１ｎｍ程度まで厚くし、チャネル長を５０ｎｍ程度まで短くしても、非常に良好なオフ電流特性およびサブスレッショルド特性を有することが可能である。よって、ＯＳトランジスタは、論理回路を構成する一般的なＳｉトランジスタよりも厚いゲート絶縁層を用いることができるため、ゲート絶縁層を介したリーク電流が低減され、ゲート絶縁層の膜厚のばらつきによる電気特性のばらつきも抑えることができる。ＯＳトランジスタの詳細については、実施の形態２で説明する。

スイッチＳＷ３、及び回路１０を構成するトランジスタに特段の制約はなく、論理回路に適用される一般的なトランジスタを用いることができ、例えば、半導体領域が第４族元素（Ｓｉ、Ｇｅ、Ｃ）で形成されているトランジスタとすることができる。回路１０のトランジスタの代表例は、シリコンで半導体領域が形成されているトランジスタ（Ｓｉトランジスタ）である。また、Ｓｉトランジスタの移動度を向上させる目的等のため、Ｓｉトランジスタの半導体領域にＧｅを添加した歪みトランジスタを用いてもよい。

スイッチＳＷ３は、スイッチＳＷ１およびスイッチＳＷ２と同様にＯＳトランジスタで構成してもよいし、アナログスイッチ等のスイッチ回路で構成してもよい。スイッチＳＷ３をＯＳトランジスタとすることで、下記に述べるように、回路ＲＣ１の追加による半導体装置１００の面積オーバーヘッドをゼロにすることが可能である。また、スイッチＳＷ３をアナログスイッチとする場合、ｐ型トランジスタはＳｉトランジスタで形成し、ｎ型トランジスタはＯＳトランジスタとし、かつｐ型トランジスタ上に積層することで、スイッチＳＷ３をＳｉトランジスタだけで構成する場合よりも、半導体装置１００の面積を縮小することができる。

半導体装置１００において、回路ＲＣ１を設けたことによる回路２０および回路３０の回路構成の変更は不要であり、回路２０には、セレクタあるいはマルチプレクサと呼ばれるような一般的な選択回路も適用することができ、回路３０には、ラッチ回路やフリップフロップ回路のような一般的な順序回路も適用することができる。回路２０および回路３０上に回路ＲＣ１を積層することが可能であるため、回路２０および回路３０のレイアウト変更を殆どせずに、回路ＲＣ１を設けることが可能である。つまり、本実施の形態により、選択回路および順序回路で構成される回路ブロックの上にＯＳトランジスタを含む回路ブロックを積層することで、ＯＳトランジスタを含む回路ブロックの追加による面積オーバーヘッドをゼロにすること、および、選択回路および順序回路を通常動作させるときの性能ペナルティーもゼロにすることが可能となる。

以下、半導体装置１００のより具体的な回路構成例および駆動方法例について説明する。

＜＜半導体装置の構成例２＞＞
図２は、半導体装置の構成例を示す回路図であり、図３および図４は図２に示す半導体装置の駆動方法例を示すタイミングチャートである。図２の回路図は、図１に示す半導体装置１００の具体例の１つである。図２に示す半導体装置１０１は回路１１および回路ＲＣ２を有する。

回路１１は図１の回路１０に対応する回路ブロックであり、回路ＳＥＬＣ１およびフリップフロップ回路（ＦＦ）３１を有する。

ＳＥＬＣ１は選択回路として機能することが可能であり、１つのインバータ（ＮＯＴゲート）回路、および２つのアナログスイッチ回路を有する。ＳＥＬＣ１には、制御信号として信号ＳＥＬが入力され、電源電位ＶＤＤ、ＶＳＳが入力される。

ＦＦ３１には、制御信号としてクロック信号ＣＬＫおよびリセット信号ＲＥＳＥＴが入力され、電源電位としてＶＤＤおよびＶＳＳが入力される。ＣＬＫＢはＣＬＫの反転信号であり、回路１１に設けられたインバータ回路等により、ＣＬＫから生成される。図２の例では、ＦＦ３１はマスタースレーブ型のＦＦであり、２つのラッチ回路（ＬＡＴａ、ＬＡＴｂ）で構成されている。ＬＡＴａは１つのアナログスイッチ、１つのＮＡＮＤゲート回路、および１つのクロックドインバータ回路を有する。ＬＡＴｂは１つのアナログスイッチ、１つのインバータ回路および１つのクロックドＮＡＮＤゲート回路を有する。ＦＦ３１において、クロックドインバータ回路の代わりに、１つのアナログスイッチと１つのインバータ回路を設けてもよいし、クロックドＮＡＮＤゲート回路の代わりに、１つのアナログスイッチとＮＡＮＤゲート回路を設けてもよい。

回路ＲＣ２は図１の回路ＲＣ１に対応する回路である。トランジスタＭｏｓ１、トランジスタＭｏｓ２およびＭｏｓ３はｎ型トランジスタであり、ＯＳトランジスタであり、それぞれ、ＳＷ１、ＳＷ２、ＳＷ３として機能する。信号ＯＧ１−ＯＧ３は、トランジスタＭｏｓ１−Ｍｏｓ３の導通状態を制御する制御信号である。容量素子ＣＰ１の第２端子には信号ＣＳＢが入力される。

図２に示す半導体装置１０１は、例えば、スキャンフリップフロップ回路として機能させることが可能であり、複数の半導体装置１０１でスキャンチェーンを構成することができる。端子ＩＮａを通常動作時のデータ入力端子とし、端子ＩＮｂをスキャンチェーンの入力部として機能させればよい。スキャンチェーンを構成するには、隣接する２つの半導体装置１０１の一方の入力端子ＩＮｂを他方の出力端子ＯＵＴａに電気的に接続する。複数の半導体装置１０１の各入力端子ＩＮａは組み合わせ回路の出力端子を接続すればよい。

例えば、半導体装置１０１は、ＦＰＧＡなどのＰＬＤ（プログラム可能な論理デバイス）のロジックエレメントに適用することが可能である。ロジックエレメントを構成するレジスタおよびレジスタの入力信号を選択する選択回路を有する回路ブロックを回路１１で構成すればよい。この場合、複数の半導体装置１０１により、バックアップ機能を有するレジスタチェーンを構成することができる。

半導体装置１０１は、クロックゲーティングおよびパワーゲーティングが可能な半導体装置であり、それが組み込まれている半導体装置の動作に必要がない期間、回路１１のＣＬＫおよびＶＤＤの供給を遮断することが可能である。これにより、半導体装置１０１の動的消費電力を削減することができる。以下、図３、図４を参照して、半導体装置１０１の駆動方法例を説明する。

図３および図４には、制御信号（ＯＧ１−ＯＧ３、ＣＳＢ、ＣＬＫ、ＲＥＳＥＴ、ＳＥＬ）、入力信号（Ｄ０、ＳＣ）、出力信号Ｑ０の波形、ノードＦＮ１の電位の変化、および回路１１の電源電位ＶＤＤの入力端子の電位の変化を示す。図３、図４の例では、半導体装置１０１に入力される信号（ＯＧ１−ＯＧ３、ＣＳＢ、ＣＬＫ、ＲＥＳＥＴ、ＳＥＬ、Ｄ０、ＳＣ）は、高（Ｈ）レベルの電位がＶＤＤであり、低（Ｌ）レベルの電位はＶＳＳである。

＜＜半導体装置の駆動方法例１＞＞
図３に、クロックゲーティングおよびパワーゲーティングの制御方法の一例を示す。

＜期間Ｔ１＞
期間Ｔ１では、通常動作モードで半導体装置１０１が動作している。通常動作とは、半導体装置１０１（回路１１）がフリップフロップ回路として動作していることをいう。図３の例では、通常動作ではＦＦ３１が信号Ｄ０の状態を保持するように駆動されている。

回路１１にはＶＤＤおよびＣＬＫが供給されている。信号ＳＥＬの電位はＬレベルであるため、ＳＥＬＣ１によりＦＦ３１の入力端子ａ３０と端子ＩＮａ間が導通状態となっている。ＦＦ３１の状態（出力信号Ｑ０）は信号ＣＬＫおよび端子ａ３０から入力される信号Ｄ０に応じて変化する。

通常動作時では、ノードＦＮ１の電位は論理レベルがＬとなる電位に維持される。ここでは、端子ＩＮｂから入力される信号ＳＣを利用して、ノードＦＮ１の論理レベルをＬに維持している。具体的には、ＳＣの電位をＬレベル（ＶＳＳ）にし、トランジスタＭｏｓ２およびトランジスタＭｏｓ３を導通状態にする。これにより、ノードＦＮ１の電位はＶＳＳとなる。つまり通常動作時では、ノードＦＮ１は信号ＳＣによりプリチャージされていることになる。なお、ＳＣのＬレベルの電位はＶＳＳに限定されることはないが、ＳＣのＬレベルの電位をＶＳＳとすることで、使用する電源電位の数を増やすことなく、信号ＳＣを生成することが可能である。

＜期間Ｔ２＞
期間Ｔ２では、ＶＤＤの供給は継続しているが、ＣＬＫの供給が停止されるため、半導体装置１０１は待機状態となる。ＲＣ２はＦＦ３１の状態をバックアップする。具体的には、ＦＦ３１に入力されるデータ信号Ｄ０の論理レベルがＲＣ２に書き込まれる。

まず、トランジスタＭｏｓ２およびトランジスタＭｏｓ３を非導通状態にすることでノードＦＮ１を電気的に浮遊状態にし、かつ信号ＣＳＢをＨレベルにして、ノードＦＮ１の電位を論理レベルがＨとなるような電位に昇圧する。そして、トランジスタＭｏｓ１を導通状態にすることで、信号Ｄ０をノードＦＮ１に入力する。信号Ｄ０の論理レベルがＬであれば、ノードＦＮ１の電荷が端子ＩＮａに引き抜かれるため、ノードＦＮ１の電位は降下し、その論理レベルがＬとなる。信号Ｄ０の論理レベルがＨであれば、ノードＦＮ１の電荷は保存され、ノードＦＮ１の論理レベルはＨが維持される。

このように、ノードＦＮ１の論理レベルをＬにするプリチャージ動作、および容量結合によるノードＦＮ１の昇圧動作により、ＲＣ２のバックアップ動作でノードＦＮ１の電荷の移動が伴うのは、Ｌのデータを書き込む場合のみである。そのため、バックアップ動作を高速に行うことができるため、ＣＬＫを遮断してから短期間でＶＤＤを遮断することができる。また、Ｈのデータを書き込む場合でもトランジスタＭｏｓ１のしきい値電圧によるノードＦＮ１の電圧降下は生じない。よって、トランジスタＭｏｓ１の制御信号ＯＧ１のＨレベルの電位をＶＤＤよりも高い電位に設定しなくてもよい。

一定期間トランジスタＭｏｓ１を導通状態にした後、トランジスタＭｏｓ１を非導通状態にして、ノードＦＮ１を電気的に浮遊状態する。これでＦＦ３１のバックアップが完了する。

図３の例では、ＣＳＢをＨレベルにしてから、ＯＧ１をＨレベルにしている。例えば、ＣＳＢとＯＧ１を同時にＨレベルに遷移させてもよい。これにより、バックアップ動作の時間を短縮することができる。

＜期間Ｔ３＞
期間Ｔ３は、ＶＤＤが遮断され、半導体装置１０１が停止状態である。ＯＧ１およびＲＥＳＥＴをＬレベルにした後、ＶＤＤを遮断する。

＜期間Ｔ４＞
半導体装置１０１を通常動作に復帰させるため、まずＶＤＤの供給を再開する。ＶＤＤの供給が再開すると、ＳＥＬＣ１により、端子ａ２０と端子ａ３０間が導通状態となる。

＜期間Ｔ５＞
ＦＦ３１をＣＬＫ遮断前の状態に復帰する。具体的には、ＲＣ２で保持しているデータをＦＦ３１に書き込む。まず、ＳＥＬおよびＯＧ３をＨレベルにして、端子ＩＮｂとＦＦ３１の入力端子ａ３０間を導通状態にし、信号ＳＣをＨレベルにする。これにより、端子ａ３０の論理レベルがＨになる。次に、トランジスタＭｏｓ２を導通状態にして、ノードＦＮ１と端子ａ３０間を導通状態にする。ノードＦＮ１の論理レベルがＬであれば、端子ａ３０の電位はＬレベルとなるので、端子ａ３０の論理レベルはＬになる。ノードＦＮ１の論理レベルがＨであれば、端子ａ３０の電位はほとんど変化しないため、端子ａ３０は論理レベルがＨの状態が維持される。以上により、ＦＦ３１の状態をノードＦＮ１で保持していた状態にすることができる。つまり、ＦＦ３１をＣＬＫ遮断直前の状態に復帰することができる。

このようにＲＣ２の復帰動作では、端子ａ３０の論理レベルをＨにしてから、ＲＣ２で保持していたデータをＦＦ３１に書き込むため、ノードＦＮ１の電荷の移動が伴うのは、ＬのデータをＦＦ３１に書き込む場合のみである。よって、復帰動作を高速に行うことができるため、ＶＤＤの供給を再開してから、短期間で半導体装置１０１を通常動作させることが可能である。また、Ｈのデータを書き込む場合にトランジスタＭｏｓ２のしきい値電圧による端子ａ３０の電圧降下は生じないので、トランジスタＭｏｓ２の制御信号ＯＧ２のＨレベルの電位をＶＤＤよりも高い電位にする必要がない。

また、端子ａ３０の論理レベルをＨにする動作は、ＦＦ３１の回路構成や、電源遮断時の状態に影響されない。これは、回路１１に様々な順序回路を適用できることを示している。このように、本実施の形態の保持回路は汎用性が高く、様々な順序回路にパワーゲーティングのためのデータ保持機能を追加することが可能である。

＜期間Ｔ６＞
ＣＬＫの供給を再開し、半導体装置１０１を通常動作させる。ＣＬＫ供給を再開する前の期間Ｔ５において、信号ＲＥＳＥＴはＨレベルにされている。期間Ｔ６の半導体装置１０１の駆動方法は、期間Ｔ１と同様であるため説明を省略する。

上述したように、ノードＦＮ１のプリチャージ動作、ＲＣ２の退避動作、およびＲＣ２の復帰動作において、トランジスタＭｏｓ１−トランジスタＭｏｓ３のしきい値電圧はＲＣ２またはＦＦ３１に書き込まれるデータの論理レベルに影響しない。そのため、トランジスタＭｏｓ１−トランジスタＭｏｓ３をＯＳトランジスタとしても、これらトランジスタの制御信号ＯＧ１−ＯＧ３のＨレベルの電位を、回路１１のＶＤＤと同じ電位とすることが可能となる。つまり、半導体装置１０１にＲＣ２を設けても、動作に必要な電位の数が増加することがない。

＜＜半導体装置の駆動方法例２＞＞
図３の駆動方法例では、ＲＣ２は端子ＩＮａに入力されるデータ信号Ｄ０をバックアップしている。ＲＣ２は端子ＩＮｂに入力される信号ＳＣをバックアップすることも可能である。そのような駆動方法例を図４に示す。図４の駆動方法例において、図３の駆動方法例と同じ動作については、説明を省略し、図３の説明を援用する。

＜期間Ｔ１１＞
期間Ｔ１１では、半導体装置１０１は通常動作モードである。図３の期間Ｔ１と異なる点は、信号Ｄ０の論理レベルがＬのままである点である。もちろん、期間Ｔ１１において、信号Ｄ０は、図３のように論理レベルが変化するようなデータ信号であってもよい。

＜期間Ｔ１２＞
端子ＩＮｂに入力されるデータ信号のバックアップが行われる。ＣＬＫを遮断した後、まず、ノードＦＮ１の論理レベルがＨになるようにその電位を昇圧する。そのため、トランジスタＭｏｓ１−Ｍｏｓ３を非導通状態にし、信号ＣＳＢをＨレベルにする。次に、トランジスタＭｏｓ２およびトランジスタＭｏｓ３を導通状態にして、ノードＦＮ１に信号ＳＣを書き込む。

＜期間Ｔ１３＞
期間Ｔ１３は、図３の期間Ｔ３と同様に半導体装置１０１を駆動する。トランジスタＭｏｓ２およびトランジスタＭｏｓ３を非導通状態にし、またＶＤＤを遮断する。ＲＣ２は期間Ｔ１２に端子ＩＮｂに入力されていたデータを保持する。

＜期間Ｔ１４、期間Ｔ１５＞
図３の期間Ｔ４、Ｔ５と同様に、半導体装置１０１が駆動される。ＶＤＤの供給を再開し、ＲＣ２が保持しているデータをＦＦ３１の入力端子ａ３０に書き込み、ＦＦ３１の状態を復帰する。そして、ＣＬＫの供給を再開し、半導体装置１０１を通常動作させる。

＜期間Ｔ１６＞
期間Ｔ１６は、半導体装置１０１が通常動作している期間である。図３の期間Ｔ６と異なるのは、トランジスタＭｏｓ３により端子ＩＮｂと端子ａ２１間を導通状態としていること、信号ＳＥＬをＨレベルにしてＳＥＬＣ１により端子ａ３０と端子ａ２１間を導通状態としていることである。そのため、端子ＩＮｂに入力されているデータ信号（ＳＣ）がＦＦ３１に入力されることとなる。

例えば、半導体装置１０１をスキャンＦＦとして動作させる場合、期間Ｔ１２において、端子ＩＮｂにテストデータを入力すればよい。例えば、期間Ｔ１２で、テストパターンを半導体装置１０１（ＲＣ１）に設定するスキャンイン動作を行い、期間Ｔ１６で、シフト動作を行えばよい。この場合、図４に示すように半導体装置１０１を駆動することで、回路１１（スキャンＦＦ）の出力信号Ｑ０の論理値から、ＲＣ２で保持されていたデータが正常であるか否かを判定することができるので、ＲＣ２の不具合の有無を判定することが可能である。

図２の回路構成例は、回路１１を選択回路とフリップフロップ回路で構成される一般的なスキャンフリップフロップ回路で構成することが可能であることを示し、図３、図４の駆動方法例は、半導体装置１０１を一般的なスキャンＦＦとして動作させることが可能であることを示している。

つまり、本実施の形態に係る半導体装置１０１は、スキャンＦＦ（回路１１）と、ＯＳトランジスタで構成される保持回路（ＯＳブロック）とを有する半導体装置とすることが可能である。スキャンＦＦは一般的に用いられている回路が適用可能であるので、ＯＳブロックを追加することによる回路構成およびレイアウトの変更が生じないようにすることができる。ＯＳブロックはＯＳトランジスタと容量素子によって構成することが可能であるため、スキャンＦＦ上に積層させることができる。半導体装置１０１のデバイス構造をスキャンＦＦ上にＯＳブロックが積層されている３次元的な構造とすることで、ＯＳブロックの追加に伴うレイアウト面積のオーバーヘッドをゼロにすることができ、通常動作時における性能ペナルティーもゼロにすることが可能である。

以上述べたように、本実施の形態に係る半導体装置は、ＯＳブロックを追加しても性能および面積オーバーヘッドをほとんど発生させることなく、パワーゲーティングにより半導体装置１０１の動的消費電力を削減することが可能である。

＜＜半導体装置の変形例＞＞
以下、半導体装置１００（図１）のいくつかの変形例を示す。

＜構成例３＞
図１には、ＲＣ１の入力端子ａ１を回路１０の入力端子ａ２０（入力端子ＩＮａ）と電気的に接続している例を示している。端子ａ１の回路１０との接続ノードは端子ａ２０に限定されない。そのような接続ノードとして、例えば、回路２０の出力端子ｂ２０、回路３０の入力端子ａ３０、出力端子ｂ３０およびその内部ノード等がある。この場合の回路３０の内部ノードとは、端子ａ３０から端子ｂ３０間のデータ信号の伝送経路にあるノードである。例えば、回路３０を図２に示すＦＦ３１で構成する場合は、この内部ノードは、ＬＡＴａのクロックドインバータ回路の出力端子、同ＮＡＮＤゲート回路の出力端子、ＬＡＴｂのインバータ回路の出力端子が該当する。

図５に示す半導体装置１１１は、端子ａ１を端子ｂ３０と電気的に接続した例である。図５に示すように、この構成例でも、回路１０の回路構成やレイアウトの変更が不要である。

＜構成例４＞
ＲＣ１の端子ａ１に入力される信号の論理レベルを補償するため、端子ａ１にバッファ部を電気的に接続してもよい。このバッファ部は、１段のバッファ回路、カスケード接続されている複数段のバッファ回路、１段のインバータ回路、およびカスケード接続されている複数段のインバータ回路等で構成することができる。図１において、回路１０の回路構成等の制約により、信号Ｄ０の論理を反転したデータをＲＣ１で保持させる必要がある場合は、バッファ部を奇数段のインバータ回路で構成すればよい。

ＲＣ１の端子ｂ１からの出力信号の論理レベルを補償するため、あるいは、出力信号の論理を反転するため、端子ｂ１にも、上記のバッファ部を電気的に接続してもよい。

図６Ａに示す半導体装置１１２は、端子ａ１に１段のバッファ回路５２を電気的に接続した例である。図６Ｂに示す半導体装置１１３は、端子ｂ１に１段のインバータ回路５３を電気的に接続した例である。

＜構成例５＞
図１に示す回路ＲＣ１は、保持できる状態は１つである。複数の状態を保持することが可能な保持回路を半導体装置に設けることもできる。図７にそのような構成例を示す。図７に示す半導体装置１１４は、状態のバックアップ用の記憶回路として、回路ＲＣ１の代わりに、回路ＲＣ１４を有する。

ＲＣ１４は、ＲＣ１に、２つの回路（ＲＣ１ｃ、ＲＣ１ｄ）を追加した回路である。よって、ＲＣ１４は３つの状態を保持することが可能である。ＲＣ１ｃとＲＣ１ｄはＲＣ１と同じ構成の回路であり、ＲＣ１と同様に動作させることができる。ＲＣ１ｃおよびＲＣ１ｄも、端子ＩＮａおよび端子ＩＮｂから入力されるデータ信号を保持することができ、保持している状態を回路１０に書き込むことができる。ノードＦＮ１ｃ、ノードＦＮ１ｄが、それぞれ、ＲＣ１ｃ、ＲＣ１ｄのデータ保持ノードである。

ＲＣ１４のスイッチ（ＳＷ１、ＳＷ１ｃ、ＳＷ１ｄ、ＳＷ２、ＳＷ２ｃ、ＳＷ２ｄ、ＳＷ３、ＳＷ３ｃ、ＳＷ３ｄ）は、独立して導通状態が制御される。スイッチ（ＳＷ１、ＳＷ１ｃ、ＳＷ１ｄ、ＳＷ２、ＳＷ２ｃ、ＳＷ２ｄ）はＯＳトランジスタで構成される。また、スイッチ（ＳＷ３ｃ、ＳＷ３ｄ）は、ＳＷ３と同様に構成することができ、ＯＳトランジスタで構成してもよいし、アナログスイッチ等のスイッチ回路で構成してもよい。

容量素子（ＣＰ１、ＣＰ１ｃ、ＣＰ１ｄ）の第２端子には、それぞれ、信号ＣＳＢが入力される。あるいは、容量素子（ＣＰ１、ＣＰ１ｃ、ＣＰ１ｄ）の第２端子に互いに異なる信号を入力できるようにして、ノード（ＦＮ１、ＦＮ１ｃ、ＦＮ１ｄ）の電位を独立して昇圧できるようにしてもよい。

半導体装置１１４を通常動作させている期間、ＲＣ１４において、ＲＣ１、ＲＣ１ｃおよびＲＣ１ｄの何れか１つの保持回路で回路３０の状態の書き込み動作を行うことが可能になる。つまり、ＲＣ１４は、通常動作している半導体装置１１４（回路３０）の任意時間の状態を最大３つ保持することが可能である。

（実施の形態２）
本実施の形態では、半導体装置の一例としてＯＳトランジスタについて説明する。

＜＜ＯＳトランジスタ構成例１＞＞
図８にＯＳトランジスタの構成の一例を示す。図８ＡはＯＳトランジスタの構成の一例を示す上面図である。図８Ｂはｙ１−ｙ２線断面図であり、図８Ｃはｘ１−ｘ２線断面図であり、図８Ｄはｘ３−ｘ４線断面図である。デバイス構造を明確にするため、図８Ａでは、一部の構成要素が省略されている。ここでは、ｙ１−ｙ２線の方向をチャネル長方向と、ｘ１−ｘ２線方向をチャネル幅方向と呼称する場合がある。よって、図８Ｂは、ＯＳトランジスタのチャネル長方向の断面構造を示す図になり、図８Ｃおよび図８Ｄは、ＯＳトランジスタのチャネル幅方向の断面構造を示す図になる。

図８に示すように、ＯＳトランジスタ６００は基板６４０上に形成されており、絶縁層６５４および絶縁層６５５に覆われている。ＯＳトランジスタは、絶縁層６５２、ゲート絶縁層６５３、酸化物半導体（ＯＳ）層６６１−６６３、電極６７１、電極６７２、及びゲート電極６７３を有する。ここでは、ＯＳ層６６１、ＯＳ層６６２およびＯＳ層６６３をまとめて、ＯＳ層６６０と呼称する。

絶縁層６５２上に、酸化物半導体（ＯＳ）層６６１、酸化物半導体（ＯＳ）層６６２の順で形成された酸化物半導体膜の積層が形成されている。電極６７１および電極６７２は該積層と電気的に接続する。電極６７１および電極６７２は、それぞれ、ＯＳトランジスタ６００のソース電極またはドレイン電極として機能することが可能な電極である。ＯＳ層６６３はＯＳ層６６１、ＯＳ層６６２、電極６７１および電極６７２を覆っている。ＯＳ層６６３上にゲート絶縁層６５３が積層されている。ゲート電極６７３は、ゲート絶縁層６５３を介してＯＳ層６６１−６６３の積層部分と重なり、ゲート絶縁層６５３およびＯＳ層６６３の積層を介して電極６７１および電極６７２と重なっている。

＜＜ＯＳトランジスタの構成例２＞＞
図９にＯＳトランジスタの構成の一例を示す。図９ＡはＯＳトランジスタの構成の一例を示す上面図である。図９Ｂはｙ１−ｙ２線断面図であり、図９Ｃはｘ１−ｘ２線断面図であり、図９Ｄはｘ３−ｘ４線断面図である。デバイス構造を明確にするため、図９Ａでは、一部の構成要素が省略されている。

図９に示すＯＳトランジスタ６０１は、ＯＳトランジスタ６００に第２のゲート電極を設けたトランジスタに対応する。絶縁層６５１を介して、基板６４０上に導電層６７４が形成されている。導電層６７４はゲート電極層としての機能する領域を有する。導電層６７４には、ゲート電極６７３と同じ電位または信号を供給できるようにしてもよいし、ゲート電極６７３とは独立してその電位を制御できるようにしてもよい。前者の場合、ゲート電極６７３と導電層６７４とを電気的に接続してもよい。

ＯＳトランジスタ６００、６０１のような立体的なデバイス構造とすることで、６０ｎｍ以下、さらには３０ｎｍ以下のテクノロジーノードのＯＳトランジスタを提供することが可能である。以下、ＯＳトランジスタ６００、６０１の構成要素について説明する。

＜＜酸化物半導体層＞＞
ＯＳ層６６１−６６３の半導体材料は、代表的に、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物、Ｉｎ−Ｍ−Ｚｎ酸化物（Ｍは、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｎｄ、ＳｎまたはＨｆ）等である。ＯＳ層６６０は、Ｉｎ−Ｍ−Ｚｎ酸化物膜であることが好ましい。もちろん、ＯＳ層６６１−６６３は、インジウムを含む酸化物膜に限定されない。ＯＳ層６６１−６６３は、例えば、Ｚｎ−Ｓｎ酸化物膜、Ｇａ−Ｓｎ膜で形成することができる。

ＯＳ層６６１−６６３が、スパッタリング法で作製されたＩｎ−Ｍ−Ｚｎ酸化物膜（Ｍは、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｎｄ、ＳｎまたはＨｆ）の場合、Ｉｎ−Ｍ−Ｚｎ酸化物膜を成膜するために用いるターゲットの金属元素の原子数比は、Ｉｎ≧Ｍ、Ｚｎ≧Ｍを満たすことが好ましい。このようなターゲットの金属元素の原子数比として、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝２：１：３が好ましい。なお、スパッタリング法で成膜される酸化物半導体膜の原子数比はそれぞれ、誤差として使用したスパッタリングターゲットに含まれる金属元素の原子数比のプラスマイナス４０％の変動を含む。

例えば、ＯＳ層６６１及びＯＳ層６６３として、スパッタリング法でＩｎ−Ｇａ−Ｚｎ酸化物膜を形成する場合、この酸化物半導体膜の成膜には、Ｉｎ−Ｇａ−Ｚｎ酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］）であるターゲットを用いることができる。成膜条件は、例えば、成膜ガスとしてアルゴンガスを３０ｓｃｃｍ、酸素ガスを１５ｓｃｃｍ用い、圧力０．４Ｐａとし、基板温度を２００℃とし、ＤＣ電力０．５ｋＷとすればよい。

ＯＳ層６６２としてスパッタリング法でＩｎ−Ｇａ−Ｚｎ酸化物膜を形成する場合、酸化物半導体膜の成膜には、Ｉｎ−Ｇａ−Ｚｎ酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］）を含む多結晶ターゲットを用いることが好ましい。このようなターゲットを用いることで、ＣＡＡＣ−ＯＳ膜を形成することができる。ＣＡＡＣ−ＯＳ膜については後述する。このターゲットを用いた成膜条件は、例えば、成膜ガスとしてアルゴンガスを３０ｓｃｃｍ、酸素ガスを１５ｓｃｃｍ用い、圧力を０．４Ｐａとし、基板の温度３００℃とし、ＤＣ電力０．５ｋＷとすることができる。また、多結晶のＩｎ−Ｇａ−Ｚｎ酸化物（Ｉｎ：Ｇａ：Ｚｎ＝２：１：３［原子数比］）をターゲットに用いてもよい。なお、ＣＡＡＣ−ＯＳ膜は、ｃ軸に配向した結晶部を有する酸化物半導体膜であり、これについては後述する。半導体領域をＣＡＡＣ−ＯＳ膜で形成することで、可視光や紫外光の照射による電気特性の変動が小さいなど、信頼性の高いＯＳトランジスタを得ることができる。

（エネルギーバンド構造）
次に、ＯＳ層６６１、ＯＳ層６６２、およびＯＳ層６６３の積層により構成されるＯＳ層６６０の機能およびその効果について、図１０Ｂに示すエネルギーバンド構造図を用いて説明する。図１０Ａは、ＯＳトランジスタ６００のチャネルを拡大した図であり、図８Ｂの部分拡大図である。図１０Ｂに、図１０Ａで点線ｚ１−ｚ２で示した部位（ＯＳトランジスタ６００のチャネル）のエネルギーバンド構造を示す。

図１０Ｂ中、Ｅｃ６５２、Ｅｃ６６１、Ｅｃ６６２、Ｅｃ６６３、Ｅｃ６５３は、それぞれ、絶縁層６５２、ＯＳ層６６１、ＯＳ層６６２、ＯＳ層６６３、ゲート絶縁層６５３の伝導帯下端のエネルギーを示している。

真空準位と伝導帯下端のエネルギーとの差（「電子親和力」ともいう。）は、真空準位と価電子帯上端のエネルギーとの差（イオン化ポテンシャルともいう。）からエネルギーギャップを引いた値となる。エネルギーギャップは、分光エリプソメータ（ＨＯＲＩＢＡ ＪＯＢＩＮ ＹＶＯＮ社 ＵＴ−３００）を用いて測定できる。また、真空準位と価電子帯上端のエネルギー差は、紫外線光電子分光分析（ＵＰＳ：Ｕｌｔｒａｖｉｏｌｅｔ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）装置（ＰＨＩ社 ＶｅｒｓａＰｒｏｂｅ）を用いて測定できる。

例えば、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：２のスパッタリングターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約３．５ｅＶ、電子親和力は約４．５ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：４のスパッタリングターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約３．４ｅＶ、電子親和力は約４．５ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：６のスパッタリングターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約３．３ｅＶ、電子親和力は約４．５ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：６：２のスパッタリングターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約３．９ｅＶ、電子親和力は約４．３ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：６：８のスパッタリングターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約３．５ｅＶ、電子親和力は約４．４ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：６：１０のスパッタリングターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約３．５ｅＶ、電子親和力は約４．５ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１のスパッタリングターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約３．２ｅＶ、電子親和力は約４．７ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝３：１：２のスパッタリングターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約２．８ｅＶ、電子親和力は約５．０ｅＶである。

絶縁層６５２とゲート絶縁層６５３は絶縁体であるため、Ｅｃ６５３とＥｃ６５２は、Ｅｃ６６１、Ｅｃ６６２、およびＥｃ６６３よりも真空準位に近い（電子親和力が小さい）。

また、Ｅｃ６６１は、Ｅｃ６６２よりも真空準位に近い。具体的には、Ｅｃ６６１は、Ｅｃ６６２よりも０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上または０．１５ｅＶ以上真空準位に近く、かつ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下または０．４ｅＶ以下真空準位に近いことが好ましい。

また、Ｅｃ６６３は、Ｅｃ６６２よりも真空準位に近い。具体的には、Ｅｃ６６３は、Ｅｃ６６２よりも０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上または０．１５ｅＶ以上真空準位に近く、かつ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下または０．４ｅＶ以下真空準位に近いことが好ましい。

また、ＯＳ層６６１とＯＳ層６６２との界面近傍、および、ＯＳ層６６２とＯＳ層６６３との界面近傍では、混合領域が形成されるため、伝導帯下端のエネルギーは連続的に変化する。即ち、これらの界面において、準位は存在しないか、ほとんどない。

従って、当該エネルギーバンド構造を有する積層構造において、電子はＯＳ層６６２を主として移動することになる。そのため、ＯＳ層６６１と絶縁層６５２との界面、または、ＯＳ層６６３とゲート絶縁層６５３との界面に準位が存在したとしても、当該準位は電子の移動にほとんど影響しない。また、ＯＳ層６６１とＯＳ層６６２との界面、およびＯＳ層６６３とＯＳ層６６２との界面に準位が存在しないか、ほとんどないため、当該領域において電子の移動を阻害することもない。従って、上記酸化物半導体の積層構造を有するＯＳトランジスタ６００は、高い電界効果移動度を実現することができる。

なお、図１０Ｂに示すように、ＯＳ層６６１と絶縁層６５２の界面、およびＯＳ層６６３とゲート絶縁層６５３の界面近傍には、不純物や欠陥に起因したトラップ準位Ｅｔ６００が形成され得るものの、ＯＳ層６６１およびＯＳ層６６３があることにより、ＯＳ層６６２と当該トラップ準位とを遠ざけることができる。

特に、本実施の形態に例示するＯＳトランジスタ６００は、チャネル幅方向において、ＯＳ層６６２の上面と側面がＯＳ層６６３と接し、ＯＳ層６６２の下面がＯＳ層６６１と接して形成されている（図８Ｃ参照）。このように、ＯＳ層６６２をＯＳ層６６１とＯＳ層６６３で覆う構成とすることで、上記トラップ準位の影響をさらに低減することができる。

ただし、Ｅｃ６６１またはＥｃ６６３と、Ｅｃ６６２とのエネルギー差が小さい場合、ＯＳ層６６２の電子が該エネルギー差を越えてトラップ準位に達することがある。トラップ準位に電子が捕獲されることで、絶縁膜の界面にマイナスの固定電荷が生じ、トランジスタのしきい値電圧はプラス方向にシフトしてしまう。従って、Ｅｃ６６１、およびＥｃ６６３と、Ｅｃ６６２とのエネルギー差を、それぞれ０．１ｅＶ以上、好ましくは０．１５ｅＶ以上とすると、トランジスタのしきい値電圧の変動が低減され、トランジスタの電気特性を良好なものとすることができるため、好ましい。

また、ＯＳ層６６１、およびＯＳ層６６３のバンドギャップは、ＯＳ層６６２のバンドギャップよりも広いほうが好ましい。

ＯＳ層６６１およびＯＳ層６６３には、例えば、Ａｌ、Ｔｉ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆをＯＳ層６６２よりも高い原子数比で含む材料を用いることができる。具体的には、当該原子数比を１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上とする。前述の元素は酸素と強く結合するため、酸素欠損が酸化物半導体に生じることを抑制する機能を有する。すなわち、ＯＳ層６６１およびＯＳ層６６３は、ＯＳ層６６２よりも酸素欠損が生じにくいということができる。

なお、ＯＳ層６６１、ＯＳ層６６２、ＯＳ層６６３が、少なくともインジウム、亜鉛およびＭ（Ａｌ、Ｔｉ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆ等の金属）を含むＩｎ−Ｍ−Ｚｎ酸化物であるとき、ＯＳ層６６１をＩｎ：Ｍ：Ｚｎ＝ｘ_１：ｙ_１：ｚ_１［原子数比］、ＯＳ層６６２をＩｎ：Ｍ：Ｚｎ＝ｘ_２：ｙ_２：ｚ_２［原子数比］、ＯＳ層６６３をＩｎ：Ｍ：Ｚｎ＝ｘ_３：ｙ_３：ｚ_３［原子数比］とすると、ｙ_１／ｘ_１およびｙ_３／ｘ_３がｙ_２／ｘ_２よりも大きくなることが好ましい。ｙ_１／ｘ_１およびｙ_３／ｘ_３はｙ_２／ｘ_２よりも１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上とする。このとき、ＯＳ層６６２において、ｙ_２がｘ_２以上であるとトランジスタの電気特性を安定させることができる。ただし、ｙ_２がｘ_２の３倍以上になると、トランジスタの電界効果移動度が低下してしまうため、ｙ_２はｘ_２の３倍未満であることが好ましい。

ＯＳ層６６１およびＯＳ層６６３のＺｎおよびＯを除いてのＩｎおよびＭの原子数比率は、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％以上、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％以上とする。また、ＯＳ層６６２のＺｎおよびＯを除いてのＩｎおよびＭの原子数比率は、好ましくはＩｎが２５ａｔｏｍｉｃ％以上、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％以上、Ｍが６６ａｔｏｍｉｃ％未満とする。

ＯＳ層６６１およびＯＳ層６６３の厚さは、３ｎｍ以上１００ｎｍ以下、好ましくは３ｎｍ以上５０ｎｍ以下とする。また、ＯＳ層６６２の厚さは、３ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１００ｎｍ以下、さらに好ましくは３ｎｍ以上５０ｎｍ以下とする。また、ＯＳ層６６２は、ＯＳ層６６１およびＯＳ層６６３より厚い方が好ましい。

なお、酸化物半導体をチャネルとするＯＳトランジスタに安定した電気特性を付与するには、酸化物半導体中の不純物濃度を低減し、酸化物半導体を真性または実質的に真性にすることが有効である。ここで、実質的に真性とは、酸化物半導体のキャリア密度が１×１０^１７／ｃｍ^３未満であること、または１×１０^１５／ｃｍ^３未満であること、または１×１０^１３／ｃｍ^３未満であることを指す。

また、酸化物半導体において、水素、窒素、炭素、シリコン、および主成分以外の金属元素は不純物となる。例えば、水素および窒素はドナー準位の形成に寄与し、キャリア密度を増大させてしまう。シリコンは酸化物半導体中で不純物準位の形成に寄与する。当該不純物準位はトラップとなり、ＯＳトランジスタの電気特性を劣化させることがある。したがって、ＯＳ層６６１、ＯＳ層６６２およびＯＳ層６６３の層中や、それぞれの界面において不純物濃度を低減させることが好ましい。

酸化物半導体を真性または実質的に真性とするためには、酸化物半導体のある深さにおいて、または、酸化物半導体のある領域において、シリコン濃度は１×１０^１９ａｔｏｍｓ／ｃｍ^３未満、または５×１０^１８ａｔｏｍｓ／ｃｍ^３未満、または１×１０^１８ａｔｏｍｓ／ｃｍ^３未満であることが好ましい。また、酸化物半導体のある深さにおいて、または、酸化物半導体のある領域において、水素濃度は２×１０^２０ａｔｏｍｓ／ｃｍ^３以下、または５×１０^１９ａｔｏｍｓ／ｃｍ^３以下、または１×１０^１９ａｔｏｍｓ／ｃｍ^３以下、または５×１０^１８ａｔｏｍｓ／ｃｍ^３以下であることが好ましい。また、酸化物半導体のある深さにおいて、または、酸化物半導体のある領域において、窒素濃度は、５×１０^１９ａｔｏｍｓ／ｃｍ^３未満、または５×１０^１８ａｔｏｍｓ／ｃｍ^３以下、または１×１０^１８ａｔｏｍｓ／ｃｍ^３以下、または５×１０^１７ａｔｏｍｓ／ｃｍ^３以下であることが好ましい。

酸化物半導体が結晶部を含む場合、シリコンや炭素が高濃度で含まれると、酸化物半導体の結晶性を低下させることがある。酸化物半導体の結晶性を低下させないためには、酸化物半導体のある深さにおいて、または、酸化物半導体のある領域において、シリコン濃度は１×１０^１９ａｔｏｍｓ／ｃｍ^３未満、または５×１０^１８ａｔｏｍｓ／ｃｍ^３未満、または１×１０^１８ａｔｏｍｓ／ｃｍ^３未満である部分を有していることが好ましい。また、酸化物半導体のある深さにおいて、または、酸化物半導体のある領域において、炭素濃度が１×１０^１９ａｔｏｍｓ／ｃｍ^３未満、または５×１０^１８ａｔｏｍｓ／ｃｍ^３未満、または１×１０^１８ａｔｏｍｓ／ｃｍ^３未満である部分を有していることが好ましい。

列記した酸素や炭素等の不純物の濃度はＳＩＭＳ（二次イオン質量分析）により得られる値である。上述のように高純度化された酸化物半導体を用いることで、ＯＳトランジスタのオフ電流を低減することができる。例えば、ソース−ドレイン間の電圧が０．１Ｖ乃至１０Ｖ程度の場合に、チャネル幅で規格化したオフ電流を数ｙＡ／μｍ乃至数ｚＡ／μｍにまで低減することが可能となる。

本実施の形態に例示するＯＳトランジスタ６００、６０１は、ＯＳ層６６０のチャネル幅方向を電気的に取り囲むようにゲート電極６７３が形成されているため、ＯＳ層６６０に対しては垂直方向からのゲート電界に加えて、側面方向からのゲート電界が印加される（図８Ｃ参照）。すなわち、酸化物半導体層の全体的にゲート電界が印加させることとなり、電流はチャネルとなるＯＳ層６６２全体に流れるようになり、さらにオン電流を高められる。以下、ＯＳトランジスタ６００、６０１の構成要素について説明する。

＜＜酸化物半導体の結晶構造＞＞
まず、ＯＳ層６６０を構成する酸化物半導体の構造について説明する。また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。

酸化物半導体は、非単結晶酸化物半導体と単結晶酸化物半導体とに大別される。非単結晶酸化物半導体とは、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、微結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ ｌｉｋｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、非晶質酸化物半導体などをいう。

非晶質構造の定義としては、一般に、準安定状態で固定化していないこと、等方的であって不均質構造を持たないことなどが知られている。また、結合角度が柔軟であり、短距離秩序性は有するが、長距離秩序性を有さない構造と言い換えることもできる。

逆の見方をすると、本質的に安定な酸化物半導体の場合、完全な非晶質（ｃｏｍｐｌｅｔｅｌｙ ａｍｏｒｐｈｏｕｓ）酸化物半導体と呼ぶことはできない。また、等方的でない（例えば、微小な領域において周期構造を有する）酸化物半導体を、完全な非晶質酸化物半導体と呼ぶことはできない。ただし、ａ−ｌｉｋｅ ＯＳは、微小な領域において周期構造を有するものの、鬆（ボイドともいう。）を有し、不安定な構造である。そのため、物性的には非晶質酸化物半導体に近いといえる。

＜ＣＡＡＣ−ＯＳ＞
ＣＡＡＣ−ＯＳは、ｃ軸配向した複数の結晶部（ペレットともいう。）を有する酸化物半導体の一つである。透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳの明視野像および回折パターンの複合解析像（高分解能ＴＥＭ像ともいう。）を観察することで複数の結晶部を確認することができる。一方、高分解能ＴＥＭ像によっても明確な結晶部同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。

試料面と概略平行な方向からＣＡＡＣ−ＯＳの断面の高分解能ＴＥＭ像を観察すると、結晶部において金属原子が層状に配列していることを確認できる。金属原子の各層はＣＡＡＣ−ＯＳの膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳの被形成面または上面と平行に配列する。

本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。

ＣＡＡＣ−ＯＳの断面の高分解能ＴＥＭ像からは、ＣＡＡＣ−ＯＳの一つの結晶部の大きさは１ｎｍ以上のものや、３ｎｍ以上のものがあり、結晶部と結晶部との傾きにより生じる隙間の大きさは０．８ｎｍ程度であることがわかる。したがって、結晶部を、ナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）と呼ぶこともできる。また、ＣＡＡＣ−ＯＳを、ＣＡＮＣ（Ｃ−Ａｘｉｓ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。

試料面と概略垂直な方向からＣＡＡＣ−ＯＳの平面の高分解能ＴＥＭ像を観察すると、結晶部において金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で金属原子の配列に規則性は見られない。

Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いてＣＡＡＣ−ＯＳの構造解析を行うと、例えばＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳのｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ_４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳの結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。

ＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳのｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ中の一部にｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳは２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。

ＣＡＡＣ−ＯＳは不純物濃度の低い酸化物半導体である。不純物は、水素、炭素、シリコン、遷移金属元素などの酸化物半導体の主成分以外の元素である。特に、シリコンなどの、酸化物半導体を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体から酸素を奪うことで酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体内部に含まれると、酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体に含まれる不純物は、キャリアトラップやキャリア発生源となる場合がある。

また、ＣＡＡＣ−ＯＳは、欠陥準位密度の低い酸化物半導体である。例えば、酸化物半導体中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリア発生源となることがある。

不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体は、キャリア発生源が少ないため、キャリア密度を低くすることができる。したがって、当該酸化物半導体を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体は、キャリアトラップが少ない。そのため、当該酸化物半導体を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。なお、酸化物半導体のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体を用いたトランジスタは、電気特性が不安定となる場合がある。

＜微結晶酸化物半導体、ｎｃ−ＯＳ＞
ｎｃ−ＯＳは、高分解能ＴＥＭ像において、結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。ｎｃ−ＯＳに含まれる結晶部は、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の大きさであることが多い。なお、結晶部の大きさが１０ｎｍより大きく１００ｎｍ以下である酸化物半導体を微結晶酸化物半導体と呼ぶことがある。ｎｃ−ＯＳは、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。なお、ナノ結晶は、ＣＡＡＣ−ＯＳにおけるペレットと起源を同じくする可能性がある。そのため、以下ではｎｃ−ＯＳの結晶部をペレットと呼ぶ場合がある。

ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは異なる結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ ＯＳや非晶質酸化物半導体と区別が付かない場合がある。例えば、ｎｃ−ＯＳに対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、ｎｃ−ＯＳに対し、結晶部よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子回折（制限視野電子回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳに対し、結晶部の大きさと近いか結晶部より小さいプローブ径の電子線を用いるナノビーム電子回折を行うと、スポットが観測される。また、ｎｃ−ＯＳに対しナノビーム電子回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳに対しナノビーム電子回折を行うと、リング状の領域内に複数のスポットが観測される場合がある。

このように、ペレット（ナノ結晶）間では結晶方位が規則性を有さないことから、ｎｃ−ＯＳを、ＲＡＮＣ（Ｒａｎｄｏｍ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体、またはＮＡＮＣ（Ｎｏｎ−Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。

ｎｃ−ＯＳは非晶質酸化物半導体よりも規則性の高い酸化物半導体である。そのため、ｎｃ−ＯＳは非晶質酸化物半導体よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳは異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳはＣＡＡＣ−ＯＳと比べて欠陥準位密度が高くなる。

＜非晶質酸化物半導体＞
非晶質酸化物半導体は、膜中における原子配列が不規則であり、結晶部を有さない酸化物半導体である。石英のような無定形状態を有する酸化物半導体が一例である。

非晶質酸化物半導体は、高分解能ＴＥＭ像において結晶部を確認することができない。非晶質酸化物半導体に対し、ＸＲＤ装置を用いた構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、非晶質酸化物半導体に対し、電子回折を行うと、ハローパターンが観測される。また、非晶質酸化物半導体に対し、ナノビーム電子回折を行うと、スポットが観測されず、ハローパターンが観測される。

＜ａ−ｌｉｋｅ ＯＳ＞
ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。ａ−ｌｉｋｅ ＯＳは、高分解能ＴＥＭ像において鬆が観察される場合がある。また、高分解能ＴＥＭ像において明確に結晶部を確認することのできる領域と、結晶部を確認することのできない領域とを有する。鬆を有するため、ａ−ｌｉｋｅ ＯＳは、不安定な構造である。ａ−ｌｉｋｅ ＯＳは、ＴＥＭによる観察程度の微量な電子照射によって、結晶化が起こり、結晶部の成長が見られる場合がある。一方、良質なｎｃ−ＯＳであれば、ＴＥＭによる観察程度の微量な電子照射による結晶化はほとんど見られない。

なお、ａ−ｌｉｋｅ ＯＳおよびｎｃ−ＯＳの結晶部の大きさの計測は、高分解能ＴＥＭ像を用いて行うことができる。例えば、ＩｎＧａＺｎＯ_４の結晶は層状構造を有し、Ｉｎ−Ｏ層の間にＧａ−Ｚｎ−Ｏ層を２層有する。ＩｎＧａＺｎＯ_４の結晶の単位格子はＩｎ−Ｏ層を３層有し、Ｇａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有する。よって、これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。そのため、高分解能ＴＥＭ像における格子縞に着目し、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所においては、それぞれの格子縞がＩｎＧａＺｎＯ_４の結晶のａ−ｂ面に対応する。

酸化物半導体は、例えば、非晶質酸化物半導体、ａ−ｌｉｋｅ ＯＳ、微結晶酸化物半導体、ＣＡＡＣ−ＯＳのうち、二種以上を有する積層であってもよい。

＜基板＞
基板６４０は、単なる支持材料に限らず、他のトランジスタなどのデバイスが形成された基板であってもよい。この場合、ＯＳトランジスタ６００のゲート電極６７３、電極６７１、および電極６７２の一つは、上記の他のデバイスと電気的に接続されていてもよい。

＜下地絶縁膜＞
絶縁層６５２は、基板６４０からの不純物の拡散を防止する役割を有するほか、ＯＳ層６６０に酸素を供給する役割を担うことができる。したがって、絶縁層６５２は酸素を含む絶縁膜であることが好ましく、化学量論組成よりも多い酸素を含む絶縁膜であることがより好ましい。例えば、昇温脱離ガス（ＴＤＳ）分析にて、酸素原子に換算しての酸素の放出量が１．０×１０^１９ａｔｏｍｓ／ｃｍ^３以上である膜とする。ここでは、ＴＤＳ分析での膜の表面温度が１００℃以上７００℃以下とする。また、上述のように基板６４０が他のデバイスが形成された基板である場合、絶縁層６５２は、表面が平坦になるようにＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法等で平坦化処理を行うことが好ましい。

絶縁層６５２は、酸化アルミニウム、酸化窒化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルなどの酸化物絶縁膜、窒化シリコン、窒化酸化シリコン、窒化酸化アルミニウムなどの窒化物絶縁膜、またはこれらの混合材料を用いて形成することができる。

＜ゲート電極＞
ゲート電極６７３は、クロム（Ｃｒ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、金（Ａｕ）、銀（Ａｇ）、亜鉛（Ｚｎ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、チタン（Ｔｉ）、タングステン（Ｗ）、マンガン（Ｍｎ）、ニッケル（Ｎｉ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、ルテニウム（Ｒｕ）から選ばれた金属元素、並びに、これら１種または複数種の金属元素を成分とする合金および導電性化合物等を用いて形成することができる。導電性化合物としては、窒化チタン、ニッケルシリサイド等が挙げられる。

ゲート電極６７３は、一層構造でも、二層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する二層構造、窒化チタン膜上にチタン膜を積層する二層構造、窒化チタン膜上にタングステン膜を積層する二層構造、窒化タンタル膜または窒化タングステン膜上にタングステン膜を積層する二層構造、チタン膜、アルミニウム膜、チタン膜の順に積層する３層構造、Ｃｕ−Ｍｎ合金膜の単層構造、Ｃｕ−Ｍｎ合金膜上にＣｕ膜を積層する二層構造、Ｃｕ−Ｍｎ合金膜、Ｃｕ膜、Ｃｕ−Ｍｎ合金膜の順に積層する三層構造等がある。特にＣｕ−Ｍｎ合金膜は、電気抵抗が低く、且つ、酸素を含む絶縁膜との界面に酸化マンガンを形成し、Ｃｕの拡散を防ぐことができるため好ましい。

また、ゲート電極６７３を構成する導電体膜は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化シリコンを添加したインジウム錫酸化物等の透光性を有する導電性材料で形成することもできる。例えば、上記透光性を有する導電性材料と上記金属元素の積層膜でゲート電極６７３を形成してもよい。

＜ゲート絶縁層＞
ゲート絶縁層６５３は単層構造または積層構造の絶縁膜で形成される。この絶縁膜は、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタル等の絶縁材料で形成すればよい。ゲート絶縁層６５３に、ランタン（Ｌａ）、窒素、ジルコニウム（Ｚｒ）などを、不純物として含んでいてもよい。絶縁層６５１はゲート絶縁層６５３と同様に形成することができる。

例えば、ゲート絶縁層６５３を、酸化ハフニウム膜と酸化シリコン膜の積層膜、または酸化ハフニウム膜と酸化窒化シリコン膜との積層膜で形成することができる。酸化ハフニウムは、酸化シリコンや酸化窒化シリコンと比べて比誘電率が高い。したがって、酸化シリコンに対して膜厚を大きくできるため、トンネル電流によるリーク電流を小さくすることができる。即ち、オフ電流の小さいトランジスタを実現することができる。さらに、結晶構造を有する酸化ハフニウムは、非晶質構造を有する酸化ハフニウムと比べて高い比誘電率を備える。したがってＯＳトランジスタのオフ電流を低減するには、ゲート絶縁層６５３が結晶構造を有する酸化ハフニウムを含むことが好ましい。結晶構造の例としては、単斜晶系や立方晶系などが挙げられる。ただし、本発明の一態様は、これらに限定されない。

＜ソース電極、ドレイン電極、第２のゲート電極＞
電極６７１、電極６７２および導電層６７４は、ゲート電極６７３と同様に形成することができる。Ｃｕ−Ｍｎ合金膜は電気抵抗が低く、且つ、ＯＳ層６６０との界面に酸化マンガンを形成し、Ｃｕの拡散を防ぐことができるため、電極６７１、電極６７２に用いることが好ましい。

＜保護絶縁膜＞
絶縁層６５４は、酸素、水素、水、アルカリ金属、アルカリ土類金属等のブロッキングできる機能を有する。絶縁層６５４を設けることで、ＯＳ層６６０からの酸素の外部への拡散と、外部からＯＳ層６６０への水素、水等の入り込みを防ぐことができる。絶縁層６５４としては、例えば、窒化物絶縁膜を用いることができる。該窒化物絶縁膜としては、窒化シリコン膜、窒化酸化シリコン膜、窒化アルミニウム膜、窒化酸化アルミニウム膜等がある。なお、酸素、水素、水、アルカリ金属、アルカリ土類金属等のブロッキング効果を有する窒化物絶縁膜の代わりに、酸素、水素、水等のブロッキング効果を有する酸化物絶縁膜を設けてもよい。酸素、水素、水等のブロッキング効果を有する酸化物絶縁膜としては、酸化アルミニウム膜、酸化窒化アルミニウム膜、酸化ガリウム膜、酸化窒化ガリウム膜、酸化イットリウム膜、酸化窒化イットリウム膜、酸化ハフニウム膜、酸化窒化ハフニウム膜等がある。

酸化アルミニウム膜は水素、水分などの不純物、および酸素の両方に対して膜を透過させない遮断効果が高いので、絶縁層６５４に適用するのに好ましい。したがって、酸化アルミニウム膜は、トランジスタの作製工程中および作製後において、トランジスタの電気特性の変動要因となる水素、水分などの不純物のＯＳ層６６０への混入防止、ＯＳ層６６０を構成する主成分材料である酸素の酸化物半導体からの放出防止、絶縁層６５２からの酸素の不必要な放出防止の効果を有する保護膜として用いることに適している。また、酸化アルミニウム膜に含まれる酸素を酸化物半導体中に拡散させることもできる。

＜層間絶縁膜＞
また、絶縁層６５４上には絶縁層６５５が形成されていることが好ましい。絶縁層６５５は単層または積層の絶縁膜で形成することができる。当該絶縁膜は、例えば、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタル等でなる膜とすればよい。

＜＜成膜方法＞＞
半導体装置を構成する絶縁膜、導電膜、半導体膜等の成膜方法としては、スパッタ法や、プラズマＣＶＤ法が代表的である。その他の方法、例えば、熱ＣＶＤ法により形成することも可能である。熱ＣＶＤ法として、例えば、ＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法やＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法を使用することができる。

熱ＣＶＤ法は、プラズマを使わない成膜方法のため、プラズマダメージにより欠陥が生成されることが無いという利点を有する。熱ＣＶＤ法は、チャンバー内を大気圧または減圧下とし、原料ガスと酸化剤を同時にチャンバー内に送り、基板近傍または基板上で反応させて基板上に堆積させることで成膜を行ってもよい。

また、ＡＬＤ法は、チャンバー内を大気圧または減圧下とし、反応のための原料ガスが順次にチャンバーに導入され、そのガス導入の順序を繰り返すことで成膜を行ってもよい。例えば、それぞれのスイッチングバルブ（高速バルブとも呼ぶ）を切り換えて２種類以上の原料ガスを順番にチャンバーに供給し、複数種の原料ガスが混ざらないように第１の原料ガスと同時またはその後に不活性ガス（アルゴン、或いは窒素など）などを導入し、第２の原料ガスを導入する。なお、同時に不活性ガスを導入する場合には、不活性ガスはキャリアガスとなり、また、第２の原料ガスの導入時にも同時に不活性ガスを導入してもよい。また、不活性ガスを導入する代わりに真空排気によって第１の原料ガスを排出した後、第２の原料ガスを導入してもよい。第１の原料ガスが基板の表面に吸着して第１の単原子層を成膜し、後から導入される第２の原料ガスと反応して、第２の単原子層が第１の単原子層上に積層されて薄膜が形成される。このガス導入順序を制御しつつ所望の厚さになるまで複数回繰り返すことで、段差被覆性に優れた薄膜を形成することができる。薄膜の厚さは、ガス導入順序を繰り返す回数によって調節することができるため、精密な膜厚調節が可能であり、微細なＦＥＴを作製する場合に適している。

ＭＯＣＶＤ法やＡＬＤ法などの熱ＣＶＤ法は、これまでに記載した実施形態に開示された導電膜や半導体膜を形成することができ、例えば、ＩｎＧａＺｎＯ_Ｘ（Ｘ＞０）膜を成膜する場合には、トリメチルインジウム、トリメチルガリウム、及びジエチル亜鉛を用いる。なお、トリメチルインジウムの化学式は、（ＣＨ_３）_３Ｉｎである。また、ジエチル亜鉛の化学式は、（Ｃ_２Ｈ_５）_２Ｚｎである。また、これらの組み合わせに限定されず、トリメチルガリウムに代えてトリエチルガリウム（化学式（Ｃ_２Ｈ_５）_３Ｇａ）を用いることもでき、ジエチル亜鉛に代えてジメチル亜鉛（化学式（ＣＨ_３）_２Ｚｎ）を用いることもできる。

例えば、ＡＬＤを利用する成膜装置によりタングステン膜を成膜する場合には、ＷＦ_６ガスとＢ_２Ｈ_６ガスを順次繰り返し導入して初期タングステン膜を形成し、その後、ＷＦ_６ガスとＨ_２ガスを同時に導入してタングステン膜を形成する。なお、Ｂ_２Ｈ_６ガスに代えてＳｉＨ_４ガスを用いてもよい。

例えば、ＡＬＤを利用する成膜装置により酸化物半導体膜、例えばＩｎＧａＺｎＯ_Ｘ（Ｘ＞０）膜を成膜する場合には、（ＣＨ_３）_３ＩｎガスとＯ_３ガスを順次繰り返し導入してＩｎＯ_２層を形成し、その後、Ｇａ（ＣＨ_３）_３ガスとＯ_３ガスを同時に導入してＧａＯ層を形成し、更にその後Ｚｎ（ＣＨ_３）_２とＯ_３ガスを同時に導入してＺｎＯ層を形成する。なお、これらの層の順番はこの例に限らない。また、これらのガスを混ぜてＩｎＧａＯ_２層やＩｎＺｎＯ_２層、ＧａＩｎＯ層、ＺｎＩｎＯ層、ＧａＺｎＯ層などの混合化合物層を形成してもよい。なお、Ｏ_３ガスに変えてＡｒ等の不活性ガスでバブリングして得られたＨ_２Ｏガスを用いてもよいが、Ｈを含まないＯ_３ガスを用いる方が好ましい。また、（ＣＨ_３）_３Ｉｎガスにかえて、Ｉｎ（Ｃ_２Ｈ_５）_３ガスを用いてもよい。また、Ｇａ（ＣＨ_３）_３ガスにかえて、（Ｃ_２Ｈ_５）_３Ｇａガスを用いてもよい。また、（ＣＨ_３）_２Ｚｎガスを用いてもよい。

（実施の形態３）
実施の形態１の半導体装置のデバイス構造について説明する。図１１は、半導体装置のデバイス構造の一例を示す断面図である。図１１に示す半導体装置は、は、ＯＳトランジスタおよび容量素子を含む回路ブロックを、Ｓｉトランジスタを含む回路ブロック上に積層することで形成された半導体装置であり、図１１は、半導体装置のＩＣチップダイの模式的な断面図である。なお、図１１はＩＣチップダイを特定の切断線で切った図ではなく、ＩＣチップダイの積層構造を説明するための図である。

図１１に示す半導体装置は、基板２２０１、トランジスタ２３０１、トランジスタ２３０２、および容量素子２３０３を有する。図１１において、左側にトランジスタ２３０１及びトランジスタ２３０２のチャネル長方向の断面を、右側に、それらのチャネル幅方向の断面を示す。もちろん、実際の半導体装置において、トランジスタ２３０１及びトランジスタ２３０２のチャネル長方向がそろっていなくてもよい。

トランジスタ２３０１とトランジスタ２３０２は、プラグ２０１１およびプラグ２０１２により電気的に接続されている。トランジスタ２３０２の一の電極と容量素子２３０３の一の電極が同じ導電膜で形成されているため、トランジスタ２３０２と容量素子２３０３とが電気的に接続されることとなる。

図１１において、符号及びハッチングパターンが与えられていない領域は絶縁体で構成された領域を表している。これらの領域には、酸化アルミニウム、窒化酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどから選ばれた一種以上含む絶縁体を用いることができる。また、当該領域には、ポリイミド樹脂、ポリアミド樹脂、アクリル樹脂、シロキサン樹脂、エポキシ樹脂、フェノール樹脂等の有機樹脂を用いることもできる。

トランジスタ２３０１は、半導体領域が第１４族元素でなるトランジスタであり、ここではＳｉトランジスタである。トランジスタ２３０２はＯＳトランジスタである。図１１に示す半導体装置が半導体装置１０１（図２）を有する場合、例えば、トランジスタ２３０１は回路１１を構成し、トランジスタ２３０２および容量素子２３０３は回路ＲＣ２を構成する。より具体的には、トランジスタ２３０１は回路ＳＥＬＣ１の端子ａ２０と電気的に接続しているアナログスイッチを構成する。トランジスタ２３０２、容量素子２３０３は、それぞれ回路ＲＣ１の、スイッチＳＷ１、スイッチＳＷ２、スイッチＳＷ３、容量素子ＣＰ１に対応する。

図１１に示すように、ＳｉトランジスタとＯＳトランジスタを積層することで、半導体基板上に回路を３次元的に集積することができるため、ＯＳトランジスタを含む回路を半導体装置に追加しても、面積オーバーヘッドをゼロにすることも可能である。

図１１の例では、ＯＳトランジスタ２３０２と容量素子２３０３を同じ素子層内に形成している。例えば、容量素子２３０３をＯＳトランジスタ２３０２上に積層することも可能であり、これにより回路面積を増加させずに容量素子２３０３の静電容量を大きくすることができる。

基板２２０１としては、シリコンや炭化シリコン、シリコンゲルマニウムなどの単結晶半導体基板、多結晶半導体基板、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などを用いることができる。半導体基板を用いて形成されたトランジスタは、高速動作が容易である。なお、基板２２０１としてｐ型の単結晶シリコン基板を用いた場合、基板２２０１の一部にｎ型を付与する不純物元素を添加してｎ型のウェルを形成し、ｎ型のウェルが形成された領域にｐ型トランジスタを形成することも可能である。ｎ型を付与する不純物元素としては、リン（Ｐ）、砒素（Ａｓ）等を用いることができる。ｐ型を付与する不純物元素としては、ボロン（Ｂ）等を用いることができる。

また、基板２２０１は導電体基板、または絶縁基板上に半導体膜を設けたものでもよい。該導電体基板としては、金属基板、ステンレス・スチル基板、ステンレス・スチル・ホイルを有する基板、タングステン基板、タングステン・ホイルを有する基板などが挙げられる。該絶縁基板として、例えば、ガラス基板、石英基板、プラスチック基板、可撓性基板、貼り合わせフィルム、繊維状の材料を含む紙、又は基材フィルムなどが挙げられる。ガラス基板の一例としては、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス、又はソーダライムガラスなどがある。可撓性基板の一例としては、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）に代表されるプラスチック、又はアクリル等の可撓性を有する合成樹脂などがある。貼り合わせフィルムの一例としては、ポリプロピレン、ポリエステル、ポリフッ化ビニル、ポリ塩化ビニルなどがある。基材フィルムの一例としては、ポリエステル、ポリアミド、ポリイミド、アラミド、エポキシ、無機蒸着フィルム、紙類などがある。

ここでは、基板２２０１は、単結晶シリコン基板が用いられていることとする。そのため、トランジスタ２３０１は、半導体領域が単結晶シリコンで形成されているＳｉトランジスタである。以下では、トランジスタ２３０１をＳｉトランジスタ２３０１と呼び、トランジスタ２３０２をＯＳトランジスタ２３０２と呼ぶ場合がある。

図１１において、２２０４は素子分離層である。Ｓｉトランジスタ２３０１は不純物領域２００１、不純物領域２００２、ゲート電極２００３、ゲート絶縁膜２００４、および側壁絶縁層２００５を有する。不純物領域２００１は、ソース領域またはドレイン領域として機能する。不純物領域２００２はＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域あるいはエクステンション領域として機能する。

図１１の例では、Ｓｉトランジスタ２３０１は、プレーナ型のトランジスタとしたが、プレーナ型のトランジスタだけでなく、様々なタイプのトランジスタとすることができる。例えば、ＦＩＮ（フィン）型、ＴＲＩ−ＧＡＴＥ（トライゲート）型などの半導体領域が３次元構造をとるトランジスタなどとすることができる。図１１の例では、ＯＳトランジスタ２３０２にバックゲートを設けているが、バックゲートを設けない構成であってもよい。

Ｓｉトランジスタ２３０１の半導体領域の近傍に設けられる絶縁膜中の水素はシリコンのダングリングボンドを終端し、Ｓｉトランジスタ２３０１の信頼性を向上させる効果がある。一方、上層に設けられるＯＳトランジスタ２３０２の酸化物半導体層にとって、絶縁膜中の水素は、酸化物半導体中にキャリアを生成する要因の一つとなる。したがって、図１１に示すように、Ｓｉトランジスタ２３０１の上方にＯＳトランジスタ２３０２を積層して設ける場合、これらの間に水素の拡散を防止する機能を有する絶縁膜２２０７を設けることは特に効果的である。絶縁膜２２０７により、下層に（基板２２０１側に）、水素を閉じ込めることで、Ｓｉトランジスタ２３０１およびＯＳトランジスタ２３０２の双方の信頼性を向上させることができる。

水素拡散を防止する膜として絶縁膜２２０７を機能させるには、例えば、絶縁膜２２０７を、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム、イットリア安定化ジルコニア（ＹＳＺ）等でなる膜で形成すればよい。

また、ＯＳトランジスタ２３０２を覆う絶縁膜２２０８も、絶縁膜２２０７と同様に水素の拡散を防止する機能を有する絶縁膜で形成することが好ましい。特に、絶縁膜２２０８を酸化アルミニウム膜とすることが好ましい。酸化アルミニウム膜は、水素、水分などの不純物および酸素の双方に対して膜を透過させない遮断（ブロッキング）効果が高い。したがって、ＯＳトランジスタ２３０２を酸化アルミニウム膜で覆うことで、ＯＳトランジスタ２３０２の酸化物半導体層からの酸素の脱離を防止し、かつ酸化物半導体層への水および水素の混入を防止することができる。図１１の例では、絶縁膜２２０８は容量素子２３０３の誘電体としても用いられている。

（実施の形態４）
フリップフロップ回路等の順序回路は、デジタル信号処理、ソフトウェア無線、アビオニクス（通信機器、航法システム、自動操縦装置、飛行管理システム等の航空に関する電子機器）、ＡＳＩＣのプロトタイピング、医療用画像処理、音声認識、暗号、バイオインフォマティクス（生物情報科学）、機械装置のエミュレータ、バッテリー（２次電池）を制御する、及び／又は保護するためのＩＣ、及び電波天文学における電波望遠鏡等、幅広い分野の電子機器の集積回路に用いられている。また、実施の形態１に示した保持回路は、順序回路の状態（データ）をバックアップするための記憶装置に適用することが可能である。よって、実施の形態１等に示す半導体装置は、様々な半導体装置に組み込むことが可能である。本実施の形態では、このような半導体装置の一例としてデータを処理するプロセッシングユニットについて説明する。

＜＜ＣＰＵ＞＞
図１２にＣＰＵの構成の一例を示す。図１２に示すＣＰＵ３００は、ＣＰＵコア３０１、パワーマネージメントユニット３２１および周辺回路３２２を有する。パワーマネージメントユニット３２１は、パワーコントローラ３０２、およびパワースイッチ３０３を有する。周辺回路３２２は、キャッシュメモリを有するキャッシュ３０４、バスインターフェース（ＢＵＳ Ｉ／Ｆ）３０５、及びデバッグインターフェース（Ｄｅｂｕｇ Ｉ／Ｆ）３０６を有する。ＣＰＵコア３０１は、データバス３２３、制御装置３０７、ＰＣ（プログラムカウンタ）３０８、パイプラインレジスタ３０９、パイプラインレジスタ３１０、ＡＬＵ（Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ）３１１、及びレジスタファイル３１２を有する。ＣＰＵコア３０１と、キャッシュ３０４等の周辺回路３２２とのデータのやり取りは、データバス３２３を介して行われる。

制御装置３０７は、ＰＣ３０８、パイプラインレジスタ３０９、パイプラインレジスタ３１０、ＡＬＵ３１１、レジスタファイル３１２、キャッシュ３０４、バスインターフェース３０５、デバッグインターフェース３０６、及びパワーコントローラ３０２の動作を統括的に制御することで、入力されたアプリケーションなどのプログラムに含まれる命令をデコードし、実行する機能を有する。

ＡＬＵ３１１は、四則演算、論理演算などの各種演算処理を行う機能を有する。キャッシュ３０４は、使用頻度の高いデータを一時的に記憶しておく機能を有する。ＰＣ３０８は、次に実行する命令のアドレスを記憶する機能を有するレジスタである。なお、図１２では図示していないが、キャッシュ３０４には、キャッシュメモリの動作を制御するキャッシュコントローラが設けられている。

パイプラインレジスタ３０９は、命令データを一時的に記憶する機能を有するレジスタである。レジスタファイル３１２は、汎用レジスタを含む複数のレジスタを有しており、メインメモリから読み出されたデータ、またはＡＬＵ３１１の演算処理の結果得られたデータ、などを記憶することができる。パイプラインレジスタ３１０は、ＡＬＵ３１１の演算処理に利用するデータ、またはＡＬＵ３１１の演算処理の結果得られたデータなどを一時的に記憶する機能を有するレジスタである。

バスインターフェース３０５は、ＣＰＵ３００とＣＰＵ３００の外部にある各種装置との間におけるデータの経路としての機能を有する。デバッグインターフェース３０６は、デバッグの制御を行うための命令をＣＰＵ３００に入力するための信号の経路としての機能を有する。

パワースイッチ３０３は、ＣＰＵ３００が有する、パワーコントローラ３０２以外の各種回路への、電源電位の供給を制御する機能を有する。上記各種回路は、幾つかのパワードメインにそれぞれ属しており、同一のパワードメインに属する各種回路は、パワースイッチ３０３によって電源電位の供給の有無が制御される。また、パワーコントローラ３０２はパワースイッチ３０３の動作を制御する機能を有する。このような構成を有することで、ＣＰＵ３００は、パワーゲーティングを行うことが可能である。パワーゲーティング制御について、一例を挙げて説明する。

まず、ＣＰＵコア３０１が、パワーコントローラ３０２のレジスタに電源電位の供給を停止するタイミングを設定する。次いで、ＣＰＵコア３０１からパワーコントローラ３０２へパワーゲーティングを開始する旨の命令を送る。次いで、ＣＰＵ３００内に含まれる各種レジスタとキャッシュ３０４が、データの退避を開始する。次いで、ＣＰＵ３００が有するパワーコントローラ３０２以外の各種回路への電源電位の供給が、パワースイッチ３０３により停止される。次いで、割込み信号がパワーコントローラ３０２に入力されることで、ＣＰＵ３００が有する各種回路への電源電位の供給が開始される。なお、パワーコントローラ３０２にカウンタを設けておき、電源電位の供給が開始されるタイミングを、割込み信号の入力に依らずに、当該カウンタを用いて決めるようにしてもよい。次いで、各種レジスタとキャッシュ３０４が、データの復帰を開始する。次いで、制御装置３０７における命令の実行が再開される。

このようなパワーゲーティングは、プロセッシングユニット全体、もしくはプロセッシングユニットを構成する一つ、または複数の論理回路において行うことができる。本実施の形態１等の半導体装置を適用することで、空間的にあるいは時間的に細かい粒度でパワーゲーティングを行うことが可能となり、プロセッシングユニット全体の消費電力を削減することができる。

ここでは、プロセッシングユニットとして、ＣＰＵについて説明したが、本発明の一形態に係る半導体装置は、様々なプロセッシングユニットに適用することができる。例えば、ＲＦＩＤタグ、ＧＰＵ（Ｇｒａｐｈｉｃｓ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、ＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、ＭＣＵ（Ｍｉｃｒｏｃｏｎｔｒｏｌｌｅｒ Ｕｎｉｔ）、カスタムＬＳＩなどにも適用可能である。

（実施の形態５）
本実施の形態では、半導体装置の一例として、電子部品、及び電子部品を具備する電子機器等について説明する。

＜電子部品の作製方法例＞
図１３Ａは、電子部品の作製方法例を示すフローチャートである。電子部品は、半導体パッケージ、またはＩＣ用パッケージともいう。この電子部品は、端子取り出し方向や、端子の形状に応じて、複数の規格や名称が存在する。そこで、本実施の形態では、その一例について説明することにする。

トランジスタで構成される半導体装置は、組み立て工程（後工程）を経て、プリント基板に脱着可能な部品が複数合わさることで完成する。後工程については、図１３Ａに示す各工程を経ることで完成させることができる。具体的には、前工程で得られる素子基板が完成（ステップＳ１）した後、基板の裏面を研削する（ステップＳ２）。この段階で基板を薄膜化することで、前工程での基板の反り等を低減し、部品としての小型化を図る。

基板の裏面を研削して、基板を複数のチップに分離するダイシング工程を行う。そして、分離したチップを個々にピックアップしてリードフレーム上に搭載し接合する、ダイボンディング工程を行う（ステップＳ３）。このダイボンディング工程におけるチップとリードフレームとの接着は、樹脂による接着や、テープによる接着等、適宜製品に応じて適した方法を選択する。なお、ダイボンディング工程は、インターポーザ上に搭載し接合してもよい。

次いでリードフレームのリードとチップ上の電極とを、金属の細線（ワイヤー）で電気的に接続する、ワイヤーボンディングを行う（ステップＳ４）。金属の細線には、銀線や金線を用いることができる。また、ワイヤーボンディングは、ボールボンディングや、ウェッジボンディングを用いることができる。

ワイヤーボンディングされたチップは、エポキシ樹脂等で封止される、モールド工程が施される（ステップＳ５）。モールド工程を行うことで電子部品の内部が樹脂で充填され、機械的な外力による内蔵される回路部やワイヤーに対するダメージを低減することができ、また水分や埃による特性の劣化を低減することができる。

次いでリードフレームのリードをメッキ処理する。そしてリードを切断及び成形加工する（ステップＳ６）。このめっき処理によりリードの錆を防止し、後にプリント基板に実装する際のはんだ付けをより確実に行うことができる。

次いでパッケージの表面に印字処理（マーキング）を施す（ステップＳ７）。そして最終的な検査工程（ステップＳ８）を経て電子部品が完成する（ステップＳ９）。

以上説明した電子部品は、上述の実施の形態で説明した半導体装置を含む構成とすることができる。そのため、消費電力の低減、及び小型化が図られた電子部品を実現することができる。

完成した電子部品の斜視模式図を図１３Ｂに示す。図１３Ｂでは、電子部品の一例として、ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）の斜視模式図を示している。図１３Ｂに示すように、電子部品７００は、リード７０１及び回路部７０３を有する。電子部品７００は、例えばプリント基板７０２に実装される。このような電子部品７００が複数組み合わされて、それぞれがプリント基板７０２上で電気的に接続されることで電子機器の内部に搭載することができる。完成した回路基板７０４は、電子機器等の内部に設けられる。例えば、電子部品７００は、データを記憶するランダムアクセスメモリ、および、ＭＣＵ（マイクロコントローラユニット）やＲＦＩＤタグ、等の各種の処理を実行するプロセッシングユニットとして用いることができる。

よって、電子部品７００は、デジタル信号処理、ソフトウェア無線、アビオニクス（通信機器、航法システム、自動操縦装置、飛行管理システム等の航空に関する電子機器）、ＡＳＩＣのプロトタイピング、医療用画像処理、音声認識、暗号、バイオインフォマティクス（生物情報科学）、機械装置のエミュレータ、および電波天文学における電波望遠鏡等、幅広い分野の電子機器の電子部品（ＩＣチップ）に適用することが可能である。このような電気機器としては、表示機器、パーソナルコンピュータ（ＰＣ）、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍端末、カメラ（ビデオカメラ、デジタルスチルカメラ等）、ウエアラブル型表示装置（ヘッドマウント型、ゴーグル型、眼鏡型、腕章型、ブレスレッド型、ネックレス型等）ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図１４に示す。

図１４Ａに示す携帯型ゲーム機９００は、筐体９０１、筐体９０２、表示部９０３、表示部９０４、マイクロホン９０５、スピーカ９０６、操作キー９０７、およびスタイラス９０８等を有する。

図１４Ｂに示す携帯情報端末９１０は、筐体９１１、筐体９１２、表示部９１３表示部９１４、接続部９１５、および操作キー９１６等を有する。表示部９１３は筐体９１１に設けられ、表示部９１４は筐体９１２に設けられている。接続部９１５により筐体９１１と筐体９１２は接続されており、筐体９１１と筐体９１２の間の角度は、接続部９１５により変更可能となっている。そのため、表示部９１３における映像を、接続部９１５における筐体９１１と筐体９１２との間の角度に従って、切り換える構成としてもよい。また、表示部９１３および／または表示部９１４としてタッチパネル付の表示装置を使用してもよい。

図１４Ｃに示すノート型ＰＣ９２０は、筐体９２１、表示部９２２、キーボード９２３、およびポインティングデバイス９２４等を有する。

図１４Ｄに示す電気冷凍冷蔵庫９３０は、筐体９３１、冷蔵室用扉９３２、および冷凍室用扉９３３等を有する。

図１４Ｅに示すビデオカメラ９４０は、筐体９４１、筐体９４２、表示部９４３、操作キー９４４、レンズ９４５、および接続部９４６等を有する。操作キー９４４およびレンズ９４５は筐体９４１に設けられており、表示部９４３は筐体９４２に設けられている。そして、筐体９４１と筐体９４２は、接続部９４６により接続されており、筐体９４１と筐体９４２の間の角度は、接続部９４６により変えることが可能な構造となっている。筐体９４１に対する筐体９４２の角度によって、表示部９４３に表示される画像の向きの変更や、画像の表示／非表示の切り換えを行うことができる。

図１４Ｆは、自動車の構成の一例を示す外観図である。自動車９５０は、車体９５１、車輪９５２、ダッシュボード９５３、およびライト９５４等を有する。

本実施の形態に示す電子機器には、上掲の実施の形態に係る半導体装置を有する電子部品が搭載されている。このため、消費電力の低減、及び小型化が図られた電子機器を提供することが可能になる。

なお、本明細書において、例えば、トランジスタのソース（または第１の端子など）が、Ｚ１を介して（または介さず）、Ｘと電気的に接続され、トランジスタのドレイン（または第２の端子など）が、Ｚ２を介して（または介さず）、Ｙと電気的に接続されている場合や、トランジスタのソース（または第１の端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部がＸと直接的に接続され、トランジスタのドレイン（または第２の端子など）が、Ｚ２の一部と直接的に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下のように表現することができる。

例えば、「ＸとＹとトランジスタのソース（または第１の端子など）とドレイン（または第２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（または第１の端子など）、トランジスタのドレイン（または第２の端子など）、Ｙの順序で電気的に接続されている。」と表現することができる。または、「トランジスタのソース（または第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（または第２の端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース（または第１の端子など）、トランジスタのドレイン（または第２の端子など）、Ｙは、この順序で電気的に接続されている」と表現することができる。または、「Ｘは、トランジスタのソース（または第１の端子など）とドレイン（または第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース（または第１の端子など）、トランジスタのドレイン（または第２の端子など）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース（または第１の端子など）と、ドレイン（または第２の端子など）とを、区別して、技術的範囲を決定することができる。なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。

本明細書等においては、能動素子（トランジスタ、ダイオードなど）、受動素子（容量素子、抵抗素子など）などが有するすべての端子について、その接続先を特定しなくても、当業者であれば、発明の一形態を構成することは可能な場合がある。つまり、接続先を特定しなくても、発明の一形態が明確であると言える。そして、接続先が特定された内容が、本明細書等に記載されている場合、接続先を特定しない発明の一形態が、本明細書等に記載されていると判断することが可能な場合がある。特に、端子の接続先が複数のケース考えられる場合には、その端子の接続先を特定の箇所に限定する必要はない。したがって、能動素子（トランジスタ、ダイオードなど）、受動素子（容量素子、抵抗素子など）などが有する一部の端子についてのみ、その接続先を特定することによって、発明の一形態を構成することが可能な場合がある。

なお、本明細書等においては、ある回路について、少なくとも接続先を特定すれば、当業者であれば、発明を特定することが可能な場合がある。または、ある回路について、少なくとも機能を特定すれば、当業者であれば、発明を特定することが可能な場合がある。つまり、機能を特定すれば、発明の一形態が明確であると言える。そして、機能が特定された発明の一形態が、本明細書等に記載されていると判断することが可能な場合がある。したがって、ある回路について、機能を特定しなくても、接続先を特定すれば、発明の一形態として開示されているものであり、発明の一形態を構成することが可能である。または、ある回路について、接続先を特定しなくても、機能を特定すれば、発明の一形態として開示されているものであり、発明の一形態を構成することが可能である。

１００、１０１、１１１−１１４ 半導体装置
１０、２０、３０、ＲＣ１ 回路

Claims (11)

1. 第１、第２および第３入力端子と、
   第１出力端子と、
   第１、第２および第３スイッチと、
   容量素子と、
   第１ノードと、
   を有する保持回路であって、
   前記第１スイッチは、前記第１ノードと前記第１入力端子間の導通状態を制御できる機能を有し、
   前記第２スイッチは、前記第１ノードと前記第１出力端子間の導通状態を制御できる機能を有し、
   前記第３スイッチは、前記第２入力端子と前記第１出力端子間の導通状態を制御できる機能を有し、
   前記容量素子の第１端子は前記第１ノードと電気的に接続され、
   前記容量素子の第２端子は前記第３入力端子と電気的に接続され、
   第１、第２スイッチは、半導体領域が酸化物半導体層で形成されているトランジスタである保持回路。
2. 請求項１において、
   前記第３スイッチは、半導体領域が酸化物半導体層で形成されているトランジスタである保持回路。
3. 請求項１または２において、
   前記酸化物半導体層はｃ軸に配向している結晶部を有する保持回路。
4. 請求項１乃至３の何れか１項に記載の保持回路の駆動方法において、
   前記第１スイッチを非導通状態にし、前記第２スイッチおよび前記第３スイッチを導通状態にし、前記第２入力端子に第１電位を入力し、かつ、前記第３入力端子に第２電位を入力する第１の処理を有する保持回路の駆動方法。
5. 請求項４において、
   前記第１電位は、前記第１ノードの論理レベルをロウにすることができる電位である保持回路の駆動方法。
6. 請求項４または５に記載の保持回路の駆動方法において、
   前記第１の処理の後、前記第１スイッチを導通状態にし、前記第２スイッチおよび前記第３スイッチを非導通状態にし、前記第３入力端子に前記第２電位よりも高い第３電位を入力する第２の処理と、
   前記第１の処理の後、前記第１スイッチを非導通状態にし、前記第２スイッチおよび前記第３スイッチを導通状態にし、前記第３入力端子に前記第３電位を入力する第３の処理と、
   前記第２の処理または前記第３の処理の後、前記第１乃至前記第３スイッチを非導通状態にし、前記第３入力端子に前記第３電位を入力する第４の処理と、
   を有する保持回路の駆動方法。
7. 請求項６に記載の保持回路の駆動方法において、
   前記第４の処理の後に、前記第１スイッチおよび前記第３スイッチを非導通状態にし、前記第２スイッチを導通状態にし、前記第３入力端子に前記第３電位を入力する第５の処理を有する保持回路の駆動方法。
8. 請求項１乃至３の何れか１項に記載の保持回路、および第１回路を有する半導体装置であって、
   前記第１回路は、
   第４入力端子、第５入力端子、および第２出力端子と、
   選択回路と、
   順序回路と、
   を有し、
   前記選択回路は、前記第４入力端子および前記第５入力端子の何れか１つを前記順序回路の入力端子に電気的に接続する機能を有し、
   前記第２出力端子には、前記順序回路の出力端子が電気的に接続され、
   前記保持回路の前記第１出力端子は、前記第５入力端子と電気的に接続され、
   前記保持回路の前記第１入力端子は、前記第４入力端子、前記第２出力端子、および前記順序回路の１つの内部ノードと電気的に接続されていることを特徴とする半導体装置。
9. 請求項１または請求項２に記載の保持回路を有しており、
   前記第１入力端子および前記第１出力端子の一方または両方に、１つのバッファ回路、カスケード接続された複数のバッファ回路、１つのインバータ回路、およびカスケード接続されたインバータ回路の何れか１つが電気的に接続されている半導体装置。
10. 請求項１乃至３に記載の保持回路、ならびに請求項８および請求項９に記載の半導体装置の何れか一と、
    ＣＰＵコアと、
    を有する半導体装置。
11. 請求項８乃至１０の何れか１項に記載の半導体装置と、
    筐体、マイクロホン、スピーカ、表示部、および操作キーのうちの少なくとも１つと、を有する電子機器。

Images