JP3955409B2 - 半導体記憶装置 - Google Patents
半導体記憶装置 Download PDFInfo
- Publication number
- JP3955409B2 JP3955409B2 JP07140299A JP7140299A JP3955409B2 JP 3955409 B2 JP3955409 B2 JP 3955409B2 JP 07140299 A JP07140299 A JP 07140299A JP 7140299 A JP7140299 A JP 7140299A JP 3955409 B2 JP3955409 B2 JP 3955409B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- channel
- drain
- read
- source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 87
- 230000015654 memory Effects 0.000 claims description 81
- 239000000758 substrate Substances 0.000 claims description 37
- 229910052710 silicon Inorganic materials 0.000 claims description 14
- 239000010703 silicon Substances 0.000 claims description 14
- 230000002093 peripheral effect Effects 0.000 claims description 3
- 238000002955 isolation Methods 0.000 claims description 2
- 239000010408 film Substances 0.000 description 108
- 238000003860 storage Methods 0.000 description 51
- 238000010586 diagram Methods 0.000 description 43
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 35
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 30
- 238000000034 method Methods 0.000 description 26
- 238000004519 manufacturing process Methods 0.000 description 18
- 239000012535 impurity Substances 0.000 description 16
- 230000008569 process Effects 0.000 description 16
- 229910052681 coesite Inorganic materials 0.000 description 15
- 229910052906 cristobalite Inorganic materials 0.000 description 15
- 239000000377 silicon dioxide Substances 0.000 description 15
- 235000012239 silicon dioxide Nutrition 0.000 description 15
- 229910052682 stishovite Inorganic materials 0.000 description 15
- 229910052905 tridymite Inorganic materials 0.000 description 15
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 13
- 230000000694 effects Effects 0.000 description 12
- 239000010409 thin film Substances 0.000 description 12
- 230000008859 change Effects 0.000 description 11
- 238000009825 accumulation Methods 0.000 description 10
- 239000013078 crystal Substances 0.000 description 10
- 238000009792 diffusion process Methods 0.000 description 10
- 239000003990 capacitor Substances 0.000 description 9
- 239000011159 matrix material Substances 0.000 description 9
- 229910052581 Si3N4 Inorganic materials 0.000 description 7
- 229910052751 metal Inorganic materials 0.000 description 7
- 239000002184 metal Substances 0.000 description 7
- 230000003647 oxidation Effects 0.000 description 7
- 238000007254 oxidation reaction Methods 0.000 description 7
- 229920002120 photoresistant polymer Polymers 0.000 description 6
- 230000007423 decrease Effects 0.000 description 5
- 239000012212 insulator Substances 0.000 description 5
- 230000002441 reversible effect Effects 0.000 description 5
- 229910021417 amorphous silicon Inorganic materials 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 4
- 230000007547 defect Effects 0.000 description 4
- 230000014759 maintenance of location Effects 0.000 description 4
- 238000005036 potential barrier Methods 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 238000007599 discharging Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 238000001459 lithography Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 238000005259 measurement Methods 0.000 description 3
- 230000000717 retained effect Effects 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 2
- 230000000779 depleting effect Effects 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 238000010894 electron beam technology Methods 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 238000003908 quality control method Methods 0.000 description 2
- 238000005215 recombination Methods 0.000 description 2
- 230000006798 recombination Effects 0.000 description 2
- 239000007787 solid Substances 0.000 description 2
- WZFUQSJFWNHZHM-UHFFFAOYSA-N 2-[4-[2-(2,3-dihydro-1H-inden-2-ylamino)pyrimidin-5-yl]piperazin-1-yl]-1-(2,4,6,7-tetrahydrotriazolo[4,5-c]pyridin-5-yl)ethanone Chemical compound C1C(CC2=CC=CC=C12)NC1=NC=C(C=N1)N1CCN(CC1)CC(=O)N1CC2=C(CC1)NN=N2 WZFUQSJFWNHZHM-UHFFFAOYSA-N 0.000 description 1
- 241000255777 Lepidoptera Species 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 230000006399 behavior Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000001066 destructive effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000007667 floating Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 230000006386 memory function Effects 0.000 description 1
- 230000001151 other effect Effects 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
- G11C16/0433—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and one or more separate select transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78642—Vertical transistors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/05—Making the transistor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Thin Film Transistor (AREA)
- Non-Volatile Memory (AREA)
- Dram (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体素子及び半導体装置に関する。
【０００２】
【従来の技術】
通常MOSFET（metal-oxide-semiconductor field effect transistor）はオフ状態でpn接合によって電流が流れるのを防いでいる。リーク電流の主因としてサブスレッショルド電流とキャリアの再結合の逆過程等が挙げられる。このような電流は微少ではあるが無視はできず、例えばDRAM(dynamic random access memory)の記憶保持時間を決定し、リフレッシュサイクルを決める。リーク電流低減の手段としてエピタキシャル成長させたウエハを用いて結晶欠陥を少なくする方法やSOI（silicon on insulator）ウエハを用いてオフ状態で完全空乏化させる方法が考えられている。
【０００３】
また、従来、DRAMセルの蓄積電荷を減少させても動作可能な構造として、ゲインセルと呼ばれる記憶素子構造が提案されている。これは書き込み用のトランジスタを介して記憶ノードに電荷を注入し、蓄積された電荷により他に設けた読み出し用のトランジスタのしきい電圧が変化することを利用して記憶を行うものである。本発明に関連した従来技術として、書き込み用のトランジスタに多結晶シリコンを用いたH. Shichijo et al, Conference on Solid State Devices and Materials pp265-268, 1984年、及び読み出し用のトランジスタに多結晶シリコンを用いた S. Shukuri et al, IEEE International Electron Devices Meeting pp1006-1008, 1992年を挙げる。
【０００４】
本発明に関連した他の従来技術として、K. Yano et al, IEEE International Electron Devices Meeting pp541-544, 1993年、及びT. Ishii et al, IEEE International Solid State-State Circuits Conferences pp266-267, 1996年に記載されている多結晶シリコンを用いた単一電子メモリをあげる。この技術においては多結晶シリコン薄膜によって電流経路であるチャネル及び電子を捕獲する記憶領域を同時形成する。記憶領域に電子が捕獲されるとしきい電圧が変化することを利用し、情報の記憶を行なう。数個の電子の蓄積で１ビットの記憶を行なう所に特徴がある。記憶領域への電子注入はゲート電極に12Vないしは15Vの電圧を印加して行う。逆の蓄積電子放出ではゲート電極に -10Vないしは-15Vの電圧を印加する。多結晶シリコンの結晶粒の利用によって加工した寸法より実効的に小さい構造が実現され、室温においても動作が可能となる。また1トランジスタで記憶素子が構成できる。
【０００５】
【発明が解決しようとする課題】
MOSFETの微細化の指針としてスケーリング側がある。これによればサイズを1/Kにした場合に基板濃度をK倍にする。しかし、基板濃度を上げると空乏層幅が狭まり、接合のリークは増えてしまう。これに対し、SOI基板を用いてオフ状態で完全に空乏化させる方法が考えられる。この場合でもキャリアの再結合の逆過程等の要因によって通常基板と比べて相対的には小さいながらリーク電流は流れる。また微細化が非常に進むとチャネル内不純物の位置ゆらぎが影響を及ぼす。高しきい電圧に設計したくとも不純物の位置ゆらぎに起因してしきい電圧より低い電圧で電流経路ができてしまいリーク電流が流れる。
【０００６】
また、微細構造の進歩によってＤＲＡＭ、フラッシュメモリ等各種メモリのメモリセルは小面積化が進み、メモリの大容量化を成し遂げてきた。特に１トランジスタと１キャパシタを基本構成とするＤＲＡＭは高速性と高集積性を両立するメモリとして広く用いられている。しかしながら規模の増大に従ってリフレッシュサイクルは延ばしていかなければならない。従ってこの観点からも低リークのFETが求められている。さらにDRAMについては、単純に微細化を進め、小面積とすると、キャパシタの面積も減少するため、キャパシタの静電容量が減少し、蓄積電荷量も小さくなっていく。しかし、大容量化に従ってデータ線は基本的に長くなるためこの充放電、あるいは雑音耐性等を考えると蓄積電荷量はあまり小さくできない。このためキャパシタの立体化あるいはキャパシタ絶縁膜の高誘電率化の新たな工夫を世代を進めるごとに行わなければならないという問題がある。この問題に対する解決策として、蓄積電荷で直接データ線を充放電するのでなく、トランジスタのチャネル近傍に電荷を蓄積し、これによるトランジスタのしきい電圧変化を利用して記憶を行う方法が考えられる。トランジスタのドレイン電流でデータ線の充放電を行うため、上記の問題を回避でき、素子の縮小が容易である。このような素子として従来3トランジスタ型のDRAMが提案されている。しかしながら蓄積電荷量が通常のDRAMと比較して小さくなるため、リフレッシュサイクルを現在より短くする必要がある。しかし、集積度が上がるに従いリフレッシュサイクルは延ばして行く必要があるから、この観点から問題が起こってしまう。
【０００７】
一方、トランジスタのチャネル近傍に電荷を蓄積し、これによるトランジスタのしきい電圧変化を利用して記憶を行う他の素子としてEEPROMあるいはフラッシュメモリがある。これらはトンネル絶縁膜に大電圧を加え、フローティングゲートに電子あるいは正孔を注入する。絶縁膜中に電流を流すため書き込み／消去に時間がかかる等の課題がある。また動作電圧が大きいため高耐圧の周辺回路を用意する必要があり、従って周辺回路の面積が増大する。さらに高電圧印加という使用条件の下で記憶保持の信頼性確保をするためトンネル絶縁膜の厚さは10nmを僅かに切る程度から薄くできない。このため素子のスケールダウンに際してトンネル絶縁膜厚は薄くできず、短チャネル効果が顕著になって行くことが予想される。さらに、このトンネルは絶縁膜の厚さやトラップの有無によってその電流量が非常に大きく変化するため、素子間の特性ばらつきが大きいという課題もある。
【０００８】
以上から、本発明の目的とするところは、低リークあるいは不純物注入以外のしきい電圧制御方法を有する半導体素子を提供することであり、さらにこの素子を用いてスケールダウン可能で、リフレッシュサイクルを十分長く確保できる高速書き込みの可能な半導体記憶素子を提供する、またこれらを用いた半導体装置を提供することである。
【０００９】
【課題を解決するための手段】
本発明はチャネルに極めて薄い半導体を用いることにより膜厚方向の量子力学的な閉じ込め効果を利用してリーク電流を低減し、さらにしきい電圧の制御を行うことを特徴とする。
【００１０】
詳しく述べると、本発明の代表的な実施形態による半導体素子は、ソ−ス(200)、ドレイン領域(201)を有し、ソース(200)、ドレイン領域(201)は互いに半導体のチャネル領域(202)を介して接続され、制御電極(203)を有し、制御電極(203)により上記チャネル領域(202)のコンダクタンスを制御するトランジスタ構造において、チャネル領域(202)の平均の厚さが5nm以下であることを特徴とする。一例としては第２３図に示すものがあるが、この構造に限定されるものではない。
【００１１】
また本発明は、蓄積した電荷量の大小により読み出しトランジスタのソース、ドレイン間のコンダクタンスが変化することを用いて記憶を行う半導体記憶素子において、電荷蓄積領域に電荷を注入あるいは放出するために設けたトランジスタのチャネルが厚さ5nm以下の半導体からなることを特徴とする。これにより高速の情報書き込みと長い情報保持時間を両立できる。トランジスタのチャネルの厚さの下限としては、製造プロセス上、膜の欠陥が顕在化しないことを条件に定めることができる。
【００１２】
詳しく述べると、本発明の代表的な実施形態による半導体素子は、ソ−ス(7)、ドレイン領域(8)を有し、ソース(7)、ドレイン領域(8)は互いに半導体(6)を介して接続され、制御電極(5)を有し、制御電極(5)により上記ソース(7)、ドレイン領域(8)を接続する半導体(6)のコンダクタンスを制御する読み出しトランジスタ構造を有し、ソース(7)、ドレイン領域(8)を接続する半導体(6)近傍に電荷蓄積領域(1)を有し、電荷蓄積領域(1)に電荷を注入あるいは放出する書き込みトランジスタ構造(1)(2)(3)(5)を有し、電荷蓄積領域に蓄積した電荷量の大小により読み出しトランジスタのソース、ドレイン間のコンダクタンスが変化することを用いて記憶を行う半導体記憶素子において、書き込みトランジスタのチャネルが、平均の厚さが5nm以下の半導体からなることを特徴とする。実施例としては第１図に示すものがあるが、この構成に限定されるものではない。
【００１３】
低次元系の電気伝導はモビリティー向上の観点からの議論はあったが、オフ状態のリーク低減の観点からは議論されてこなかった。このような非常に薄い半導体膜でリーク電流が小さくなるということは当初明らかでなかった。そこで図２０(a)(b)に示す半導体トランジスタを試作して、実際に低リークであることを確認した。図２０(a)が断面図、図２０(b)が上面図である。試作したトランジスタはn型多結晶シリコンのソース(103)、ドレイン(105)、制御電極(106)を持ち、チャネル(104)は厚さ平均が3nmのノンドープの多結晶シリコン膜である。チャネルはアモルファス状態で堆積し、その後熱工程によって結晶化させる。チャネル細線の幅は0.1ミクロン、長さは0.3ミクロンであり、ゲート酸化膜厚は25nmである。この半導体トランジスタのドレイン電圧を１Ｖに固定し、ゲート電圧を変化させた場合のドレイン電流変化を図２１(a)に示す。またドレイン電圧を１Ｖに固定し、ゲート電圧を-0.5Ｖに固定した時のドレイン電流の時間変化を図２１(b)に示す。電流測定にはヒューレットパッカード社製のHP4156パラメータアナライザを用い、longの測定モードで室温で測定した。測定の最小単位は10fAであるが、0と-10fAの間をゆらぐデータが得られている。電流値の振る舞いからこれは真性の電流ではなく周囲のノイズと考えられる。つまりリーク電流は10fA未満である。さらに、チャネル(104) の平均の厚さを3nm、5nm、8nmと変えて作製したトランジスタについて、リーク電流の比較を行った。ドレイン電圧を1Ｖとし、ドレイン電流が1pA流れるゲート電圧をしきい電圧Vthより1.5Ｖ小さいゲート電圧でリーク電流を測定した。各膜厚のトランジスタを各々６素子測定し、平均をとった結果を図３９に示す。膜厚3nm、5nmではほぼ測定限界以下であるが、8nmの試料ではリークが一桁上昇し、測定可能となっている。この結果膜厚は8nm未満が望ましいことがわかった。また、このトランジスタの動作は公知の多結晶シリコンを用いた単一電子メモリの動作と異なり、使用する電圧がプラスマイナス3V以下と低電圧であるという特徴がある。さらにこの実験では25nmと比較的厚いゲート酸化膜を用いたが、より使用電圧が小さいため耐圧の観点からさらに薄い膜厚が使用可能である。その場合、より低電圧の動作が可能となる。本発明は上記のような独自の事前検討に基づくものである。
【００１４】
また、本願発明は新規なゲインセル構造を提案するものである。それは、基板と、基板内に例えば、拡散領域として形成されたソ−ス領域およびドレイン領域と、ソース領域とドレイン領域を互いに接続するチャネル領域とを有する読み出しトランジスタと、チャネル領域近傍に配置された電荷蓄積領域と、電荷蓄積領域に電荷を注入あるいは放出する書き込みトランジスタを有し、書き込みトランジスタのチャネルの一部または全部が、上記基板の主面（最も広い面）に交差する面上に被着された半導体膜で形成されていることを特徴とする。
【００１５】
この構成によると、書き込みトランジスタは拡散層を使わずに構成することができる。好適には半導体膜が、上記基板の主面上に凸型に形成された構造物の側面に被着された平均の厚さが8nm以下、より好ましくは5nm以下の半導体膜からなる。膜の厚さの下限は膜の構造の欠陥が顕在化しない範囲で決めることができるが、3nmでは好ましい特性が得られる。構造物の側面は、例えば、基板の主面に垂直である。この構造物は、チャネルに対する制御電極を兼ねることができる。このときに、書き込みトランジスタのソースおよびドレインは、基板の主面上に積層された膜により構成されることができる。この構成では書き込みトランジスタのチャネルを流れる電流の方向は、チャネルを形成する半導体膜の面に沿っており、基板の主面に略垂直である。
【００１６】
他の例としては、基板と、基板内に形成されたソ−ス領域およびドレイン領域と、ソース領域とドレイン領域を互いに接続するチャネル領域とを有する読み出しトランジスタと、チャネル領域近傍に配置された電荷蓄積領域と、電荷蓄積領域に電荷を注入あるいは放出する書き込みトランジスタを有し、書き込みトランジスタのソース、ドレイン、およびチャネルが、基板の主面上に被着された膜で形成され、ソースおよびドレインは基板の主面に水平方向に距離をもって配置されることを特徴とする。このときに、書き込みトランジスタのチャネルを形成する膜が、平均の厚さが8nm以下の半導体からなることが望ましい。より好ましくは5nm以下の半導体膜からなる。膜の厚さの下限は膜の構造の欠陥が顕在化しない範囲で決めることができるが、3nmでは好ましい特性が得られる。書き込みトランジスタのソースおよびドレインを形成する膜の厚さは、書き込みトランジスタのチャネルを形成する膜よりも厚いことが望ましい。このような形態では書き込みトランジスタのチャネルを流れる電流の方向は、チャネルを形成する半導体膜の面に沿っており、基板の主面に略平行である。
【００１７】
本発明の他の手段、目的と特徴は、以下の実施の形態から明らかになろう。
【００１８】
【発明の実施の形態】
実施例１
以下には、本発明の具体的な実施例による半導体素子及び半導体装置を説明する。図２３は本実施例による素子の断面構造図を示す。SOI基板を用い、ソース(200)、ドレイン(201)、チャネル(202)は単結晶からなり、 SiO2膜(204)上にある。ソース(200)、ドレイン(201)は高不純物濃度n型である。チャネル(202)はソース(200)、ドレイン(201)領域よりも薄く、厚さ平均が4nmのp型となっている。制御電極(203)は、高不純物濃度n型の多結晶シリコンよりなる。チャネル(202)と制御電極(203)はSiO2膜からなるゲート絶縁膜(205)で絶縁されている。
【００１９】
本実施例では制御電極(203)に正の電圧を印加していくとトランジスタがオン状態となり、ソース(200)、ドレイン(201)間に電流が流れるという点では通常のnチャネルMOSと同じである。またオフ状態ではチャネル(202)が完全に空乏化する点では、より厚いチャネル膜厚のSOI基板を用いた場合と同様である。異なるのは、チャネル(202)膜厚が薄いことから量子力学的な閉じ込めの効果により、バンドギャップが広がる点である。このため完全空乏化による効果以上にリークを減らすことが可能である。さらに、膜厚の選択によってチャネルの不純物濃度とは独立にしきい電圧を制御することができる。このチャネル薄膜化の効果はチャネル全面で一様に生じるため、前述のような微細化に伴い不純物の位置ゆらぎによって生じるリークパスを防ぐ効果もある。同様の構造でソース、ドレイン領域をp型とし、チャネルをn型とすることでｐチャネルトランジスタを構成してもよい。制御電極はn型のままでもよいしp型としてもよい。また、しきい電圧を膜厚で制御するためチャネルをノンドープとしてもよい。ただし、膜厚を薄くする分抵抗が高くなる。これらnチャネル、ｐチャネルのトランジスタを組み合わせることによってCMOS回路を構成することができる。図２５(a)にはインバータを示す。pチャネルトランジスタ(206)とnチャネルトランジスタ(207)を組み合わせた構造で入力がhighの場合pチャネルトランジスタ(206)が、入力がlowの場合nチャネルトランジスタ(207)がオフとなり貫通電流が少なくなるようにしており、逆にこれらのリーク電流が貫通電流となる。本発明ではこのリーク電流が小さいため消費電力の低減を図ることが可能である。図２５(b)にはNAND回路を示す。やはり同様に貫通電流を低減させられる。これは他のCMOS回路でも同様である。
【００２０】
次に本実施例の製造工程を説明する。図２４にはリソグラフィー工程で使用するマスクパターンを示す。まず薄膜SOI基板を用い、ホトレジストをマスクにアクティブ領域(208)の周りのシリコンをドライエッチングする。さらに周囲にできた溝を絶縁膜で埋め込み、平坦化を行う。次にシリコン表面を犠牲酸化した後、Si3N4膜を堆積する。ホトレジストをマスクにSi3N4膜のドライエッチングを行いチャネル領域(209)のSi3N4膜を除去する。 この後酸化を行うとSi3N4膜パターンの無い部分のみ酸化される。この後Si3N4膜を除去し、 As（ヒ素）またはP（リン）イオンを打ち込んでソース(200)、ドレイン領域(201)をn型とする。ｐチャネルトランジスタのソース、ドレイン領域はこの時レジストで覆っておく。さらにｎチャネルトランジスタのソース、ドレイン領域をレジストで覆ってＢ（ボロン）を打ち込みｐチャネルトランジスタのソース、ドレイン領域をp型とする。この時酸化膜で覆われているためチャネル部分には不純物が打ち込まれない。この後酸化膜のウエットエッチングを行ってチャネル部分(202)を薄膜化する。表面を犠牲酸化し、 ｐチャネルトランジスタのアクティブ領域をレジストで覆った後Ｂを打ち込みｎチャネルトランジスタのチャネルの不純物濃度を調整する。同様にｎチャネルトランジスタのアクティブ領域をレジストで覆った後Asを打ち込みｐチャネルトランジスタのチャネルの不純物濃度を調整する。犠牲酸化膜を除去した後酸化を行いゲート絶縁膜(205)を形成する。さらにn型の多結晶シリコンを堆積し、レジストパターン(210)をマスクにドライエッチングを行って制御電極(203)を形成する。この後ＳｉＯ2膜堆積後平坦化を行い、コンタクト工程、配線工程を行う。ここで、制御電極形成用の多結晶シリコンをノンドープで堆積し、レジストをマスクにｎチャネルトランジスタとｐチャネルトランジスタの制御電極に異なる不純物を導入してもよい。尚、あらかじめ薄い一様なシリコン膜厚の状態を作り、ソース、ドレイン部分にシリコンあるいは他の半導体あるいはシリサイド、金属等を積み上げることで低抵抗化を図ってもよい。チャネル形成はウエハ全面で同じ膜厚とすればよいため、製造中のチャネル膜厚モニタがしやすいという特徴がある。
【００２１】
実施例２
図26は、本発明の第２の実施例を示す。図26(a)は本実施例による素子の断面構造図を示す。実施例1ではSOI基板表面にソース(200)、ドレイン(201)、チャネル(202)を形成したのに対し、本実施例でSiO2(214)上に堆積した多結晶シリコンでソース(208)、ドレイン(209)、チャネル(210)を形成する点が異なる。ソース(208)、ドレイン(209)は高不純物濃度n型である。チャネル(210)は、厚さ平均が3nmのノンドープ多結晶シリコンである。チャネル部分はアモルファス状態で堆積し、後の熱工程で結晶化する。より厚いシリコン膜厚から薄くしてチャネルを形成した実施例１と比べ、薄い膜厚で堆積するだけでよく、製造工程が簡単であるという特徴がある。オフ状態において、チャネルが全て空乏化する、あるいは膜が薄いため膜厚方向の量子力学的な閉じ込めエネルギーに起因して膜内のポテンシャルが上がるという点では実施例１と同様である。これに加え、膜が薄い領域では僅かな膜厚の変化でも大きなポテンシャル変化があるため、膜内のポテンシャル分布は一様でなくランダムに変化する。このため非導通状態において膜内に低ポテンシャル部分が複数あっても高ポテンシャルの領域で分断されることになる。さらに多結晶膜の粒界もポテンシャル障壁として働くという特徴がある。一方でグレインバウンダリを通じたリーク電流に注意が必要である。シリコン基板(213)表面を用いて回路を形成してもよい。基板表面のトランジスタと本実施例のトランジスタが上下の位置関係に来ることも可能であり、積層化によってチップ面積低減が図れる。さらにシリコン基板(213)にはSOI基板を用いてもよい。またSOI基板表面に実施例1のトランジスタを形成し、これと組み合わせて用いてもよい。nチャネルトランジスタと同様の構造で不純物を変えることでpチャネルトランジスタも構成できる。これらを用いて構成したSRAM(static random access memory)の回路図を図26(b)に示す。トランジスタが低リークであるためメモリセルの貫通電流を低減でき、消費電力の低減が図れる。その他の効果は実施例1と同様である。尚、実施例１のようにSOI基板表面を用いるトランジスタにおいて、ソース、ドレイン部分を単結晶シリコンで、チャネル部分を実施例２のように多結晶シリコンで形成してもよい。この場合製造工程においてソース、ドレイン部分を残してチャネル部分のシリコンを削ってしまい、改めてチャネルの薄膜を堆積する。実施例１のようにより厚い膜厚から薄くして行く製造方法よりも工程が簡単でかつチャネル膜厚制御性が向上するという特徴がある。
【００２２】
実施例３
図2７は、本発明の第３の実施例を示す。図２７(a)がメモリセル断面図、図２７(b)がメモリセル回路図である。DRAMのスイッチングトランジスタ(216)に実施例１のトランジスタを用いている。DRAMはキャパシタ(215)に電荷を蓄積して情報を記憶しているが、この電荷はスイッチングトランジスタを通じたリーク電流によって徐々に失われる。このため現在の標準的なDRAMでは1秒弱のサイクルでリフレッシュを行っている。本実施例ではトランジスタのリークが減少するため、リフレッシュサイクルを長くすることができる。このためリフレッシュ頻度が減り、データ保持の消費電力が低減できると同時にアクセス時にリフレッシュと競合する頻度も減少するため平均のアクセス時間も低減することが可能である。本実施例のキャパシタ(215)は立体構造をとることで容量を大きくしているが、溝のような他の構造を採ってもよく、またキャパシタ絶縁膜(217)に高誘電率の材料を用いてもよい。
【００２３】
実施例４
図１から図６は、本発明の第４の実施例を示す。図１は本実施例による記憶素子の断面構造図を示す。書き込みトランジスタのソース(1)、ドレイン(2)、制御電極(5)は、高不純物濃度n型の多結晶シリコンよりなる。チャネル(3)は厚さ平均が3nmのノンドープの多結晶シリコンからなる。チャネル(3)と制御電極(5)はSiO2膜からなるゲート絶縁膜(4)で絶縁されている。書き込みトランジスタのソース(1)は電荷蓄積領域を兼ねている。さらに、読み出しトランジスタのソース(7)、ドレイン(8)はｐ型シリコン基板中に設けた高不純物濃度ｎ型領域である。読み出しトランジスタの制御電極(5)は 書き込みトランジスタの制御電極と共通で、電荷蓄積領域(1)を介した容量結合によって基板表面の電位を制御し、チャネルを形成する。本実施例では便宜上ソースやドレインという呼び方を用いているが、特に書き込みトランジスタはパストランジスタであるため逆の呼び方も可能である。また、本実施例及び以下の実施例では工程簡略化のため拡散層構造を最も簡単な構造としたが、短チャネル効果に強いより複雑な構造を採ってもよい。さらに、本実施例ではキャリアを電子とし、以下の実施例でも電子とするが、キャリアは正孔でも構わない。キャリアが正孔の場合、電圧の大小関係や電流の方向が変わることになる。
【００２４】
次に本実施例の記憶素子の動作を説明する。書き込み動作は書き込みトランジスタのドレイン(2)の電位を、書き込みたい情報に応じてハイレベルまたはローレベルに設定し、制御電極(5)の電位を変化させて書き込みトランジスタを導通状態とすることで行う。ドレイン(2)の電位がハイレベルの場合、ドレイン(2)の電位がローレベルの場合と比較して、電荷蓄積領域(1)内の電子数が小さくなる。この蓄積電子の出し入れにはトランジスタを用いるため、EEPROMやフラッシュメモリと比べて印加電圧は小さくてよい。また高速の情報書き込み／消去が可能である。蓄積電子の保持は制御電極(5)の電位を低くし、書き込みトランジスタを非導通状態とすることで行う。この時、チャネルが周囲を絶縁体で囲まれた非常に薄い半導体膜であるため、膜が全て空乏化する。また、膜が薄いため膜厚方向の量子力学的な閉じ込めエネルギーに起因して膜内のポテンシャルが上がる。さらに膜が薄い領域では僅かな膜厚の変化でも大きなポテンシャル変化があるため、膜内のポテンシャル分布は一様でなくランダムに変化する。このため非導通状態において膜内に低ポテンシャル部分が複数あっても高ポテンシャルの領域で分断されることになる。多結晶膜の粒界もポテンシャル障壁として働く。以上から単純な薄膜のSOI(silicon on insulator)構造を用いて完全空乏化のみを利用する場合よりも書き込みトランジスタのリーク電流が小さくなり、保持特性が向上する。シリコンの場合チャネルの厚さが5nm程度以下になるとこの効果が現れる。これは膜厚ばらつきにより薄くなった部分の膜厚が3nm程度となり、閉じ込めエネルギーによるポテンシャル障壁の高さが室温の熱エネルギー程度となるからと考えられる。実際、膜厚の平均を3nm程度とすると効果が顕著になる。先に課題を解決するための手段の中で述べたように実験的にも5nm程度からリーク電流減少の効果を確かめている。この現象は発明者らが独自に見出したものである。従来は多結晶シリコンを用いたTFT(thin film transistor)はリーク電流が大きいとされてきた。電荷蓄積領域(1)内の電子数が異なると、読み出しトランジスタのしきい電圧が異なる。従って所定の電圧条件の下で読み出しトランジスタを流れる電流値の大小を見ることにより、記憶されている情報を読み出すことができる。DRAMとは異なり、蓄積電荷自身ではなく、読み出しトランジスタのドレイン電流の形で情報を記憶素子の外側に取り出すため、素子の縮小しても信号量が大きく減少することがなく、スケールダウンに適している。本構成においては読み出しトランジスタと書き込みトランジスタの制御電極を共通としているため、読み出し時の制御電極(5)の電位は書き込み時の制御電極(5)の電位よりも低く設定する。また読み出し条件において保持電荷が一定の時間以上保持されるよう書き込みトランジスタのしきい電圧を高く設定する必要がある。本実施例では制御電極(5)の電位を5Vに設定して書き込みを行い、2Vに設定して読み出しを行う。さらに、このしきい電圧の設定によっては読み出し時に蓄積電荷が一部失われる場合があるため、読み出し終了後に情報の再書き込み（リフレッシュ）を行ってもよい。本発明はスケーリング可能なため微細加工技術が進むほど大容量化が可能となり、しかも記憶保持時間を長く設計することが可能である。従ってメインメモリへの応用の他に音声、静止画像、動画像記録等にも適する。さらに、ロジック機能と本発明の半導体記憶装置を同一ウエハ上に集積し、データ転送速度向上と製造コスト低減を図ることが可能である。この際、CMOSとDRAMを混載した場合と異なり、記憶素子のキャパシタ絶縁膜あるいはそのための電極を形成するのに新材料を必要としないため、製造工程が簡単であるという特徴がある。
【００２５】
次に本実施例の製造工程を説明する。図２にはリソグラフィー工程で使用するマスクパターンを示す。ホトレジストをマスク(46)にエッチングを行い、この溝を絶縁体で埋め込むことでＰ型基板(6)表面にマスクパターン(46)で囲まれた場所にアクティブ領域を用意する。基板にはSOI基板を用いてもよい。次に表面を酸化して厚さ7nmの読み出しトランジスタのゲート絶縁膜(9)を形成した後ｎ型多結晶シリコン膜を堆積し、ホトレジストをマスク(10)にエッチングすることで電荷蓄積領域(1)を形成する。電荷蓄積領域(1)をマスクとしてAs（ヒ素）またはP（リン）イオンを打ち込んで読み出しトランジスタのソース(7)、ドレイン(8)を形成する。打ち込んだイオンを加熱により活性化した後、この上にＳｉＯ2膜を堆積し、 さらにｎ型多結晶シリコン膜を堆積する。この後ＥＢ(electron beam)レジストをマスク(11)にしてドレイン(2)の多結晶シリコン膜とＳｉＯ2膜を貫通し、電荷蓄積領域(1)に達する穴を形成する。ここでは正方形の穴を用いたが、形は異なってもよい。またマスクパターンが正方形あるいは長方形であっても、レジストパターンは角が丸くなるため、実際の孔パターンはむしろ円柱あるいは長円の柱に近くなる。さらに厚さ3nmのアモルファスシリコン及び厚さ10nmのＳｉＯ2膜を堆積し、アニールを行ってアモルファスシリコンを結晶化する。ホトレジストをマスク(12)にＳｉＯ2膜、多結晶シリコン膜をエッチングし、書き込みトランジスタのドレイン(2)を形成する。この後ゲート絶縁膜(4) として厚さ5nmのＳｉＯ2膜を堆積し、さらにｎ型多結晶シリコン膜を堆積する。ホトレジストをマスク(13)に多結晶シリコン膜エッチングすることで制御電極(5)を形成する。書き込みトランジスタのゲート絶縁膜(4)の膜厚はアモルファスシリコン堆積後に二回堆積したＳｉＯ2膜の和から洗浄工程による削れを引いたもので、ここでは12nmである。公知の多結晶シリコンを用いた単一電子メモリではゲート絶縁膜厚は25nmであるが、これは書き込み消去動作で15V以上の電圧がかかるため、耐圧を確保するためである。本発明では低電圧動作が可能であるため、ゲート絶縁膜厚を薄くし、トランジスタとしての性能を向上させることが可能である。この後ＳｉＯ2膜堆積後平坦化を行い、コンタクト工程、配線工程を行う。以上でわかるように本実施例の素子構造では立体構造を採っているにもかかわらず製造工程において高段差存在下でのリソグラフィー工程がないという特徴がある。
【００２６】
図３、図４、図５は、上記記憶素子を行列状に並べてメモリセルアレイを構成した場合の配線の上面図を示す。図３が単位構造、図４(a)(b)と図５がアレイ構造である。制御電極(5)は書き込み／読み出し用ワード線(40)に、読み出しトランジスタのドレイン(8)は読み出し用データ線(41)に、書き込みトランジスタのドレイン(2)は書き込み用データ線(42)に接続されている。図３４(a)には単位構造の等価回路を示す。書き込みトランジスタのソース(1)はノードDD(267)で読み出しトランジスタの電荷蓄積領域(1)に、書き込みトランジスタのドレイン(2)はノードAA(268)で書込みデータ線(266)に、書き込みトランジスタの制御電極(5)はノードBB(233)でワード線(264)に各々接続されている。また、読み出しトランジスタのソース(223)はノードFF(235)でソース線に、読み出しトランジスタのドレイン(8)はノードEE(270)で読み出しデータ線(265)に、読み出しトランジスタの制御電極(5)はノードCC(272)でワード線(264)に各々接続されている。メモリセルアレイを構成する場合、素子一個の面積ばかりでなく何本の配線を用意する必要があるかも面積に大きく影響する。この観点からも読み出しトランジスタの制御電極(5)と 書き込みトランジスタの制御電極(5)とを共通化した本素子構造は有効である。ここでは読み出し用トランジスタのチャネル電流方向と書き込み／読み出し用ワード線(40)の方向を平行としたが、これは変わっても構わない。本実施例のような方向を用いれば、読み出し用データ線方向に並ぶ複数の記憶素子の読み出しトランジスタの拡散層を共有することによって読み出しトランジスタのドレイン(8)と読み出し用データ線(41)を接続するコンタクト数を減らすことができる。図４(a)は単位構造を左右反転して配置したメモリセルアレイである。従って書き込み用データ線(107)や読み出し用データ線(108)が向かい合う構造を採る。この配置をとることにより、向かい合った読み出し用データ線(108)の間のソース領域が共有化でき、面積削減が可能である。等価回路図を図34(b)に示す。長円(273)で囲った部分が単位セル構造である。尚、本実施例では異なる行のソース領域の拡散層を共有し、これを読み出しトランジスタのソース線に用いているためソース線を図示していないが、適当な本数のワード線を単位にしてコンタクトを取り、金属配線と繋げる必要がある。勿論セル毎に読み出しトランジスタのソース領域のコンタクトを取り金属のソース線に繋げても構わない。面積というという点では大きくなるが、抵抗が減るため読み出しトランジスタの電流が大きく取れ、読み出しが高速になるという特徴がある。図４(b)は左右反転を行う図４(a)とは異なり、同じ構造が繰り返されている。従って読み出し用データ線(109)と書き込み用データ線(110)が順に繰り返される。この等価回路図を図３５(a)に示す。図４(a)の構造のように隣接列でのソース領域共有はできず面積は若干大きくなるが、安定な読み出し動作が可能である特徴がある。図４(a)の構造では読み出し用データ線が隣接しているため隣の線の電位変動の影響を受ける恐れがあるが、図４(b)の構造では互いの距離が離れるからである。また間の書き込み用データ線の電位を固定することによって読み出し動作を安定化してもよい。図５のアレイ構造では隣り合う読み出し用データ線(114)(115)に属するセル(111)(112)で書き込み用データ線(113)を共有している。また同じワード線に属するセルは一つ置きに配置されている。この構造は記憶密度は若干下がるが、読み出し用データ線に折り返しデータ線構造を採ることが可能となっており、ノイズマージンが大きいという特徴がある。等価回路図を図３５(b)に示す。
【００２７】
上記のメモリセルアレイを含む半導体記憶装置の構成を図６に示す。本実施例は不揮発性の半導体記憶装置であり、リフレッシュ動作は行わない。書き込みトランジスタのしきい値を十分高く設定することで電源を切っても記憶が保持される不揮発性メモリとなる。もちろんしきい値の設定をあまり高くせず、バックアップ電源を用いてワード線電位を保持電圧に固定する形でデータを保持しても構わない。この場合保持がより安定し、書き込み電圧を下げることも可能である。あるいは、記憶保持時間を数週間から数ヶ月程度に設定し、電源投入時あるいは電源遮断前にのみリフレッシュを行ってもよい。このような設計は消費電力低減に効果があり、特にバッテリー駆動を行う携帯機器応用に適している。データの入出力はシフトレジスタ(77)を介してシリアルに行う。本発明では揮発性に設計すれば不揮発性に設計する場合より書き込みトランジスタのオン電流を大きくとりやすい。このため書き込み動作が高速であるという特徴がある。記憶が揮発か不揮発とアクセスがランダムかシリアルかの組み合わせはどれをとっても構わない。
【００２８】
実施例５
図７は、本発明の第２の実施例を示す。ソース（電荷蓄積領域）(116)、ドレイン(117)、制御電極(119)、チャネル(118)からなる書き込みトランジスタと、ソース (120)、ドレイン(122)、制御電極(119)、チャネル(121)からなる読み出しトランジスタを有する。書き込みトランジスタのチャネル(118)はB（ボロン）を含む厚さ平均が3nmの多結晶シリコンからなる。書き込みトランジスタと読み出しトランジスタの制御電極(119)が共通なのは実施例１と同様であり、動作のために印加する電圧の関係も同様である。実施例４では電荷蓄積領域 (1)に達する穴を開ける必要があり、従って電荷蓄積領域 (1)の大きさはこの穴以上にする必要がある。このため読み出しトランジスタのソース(7)、ドレイン(8)を電荷蓄積領域 (1)に対して自己整合的作製する場合、短いチャネル長の読み出しトランジスタ形成が難しい。本実施例では電荷蓄積領域 (116)を小さくできるため面積が小さく、オン電流量も大きい読み出しトランジスタ形成が可能である。ただし書き込みトランジスタのチャネル(118)形成時や制御電極(119)形成時に段差が存在するため加工上の難しさがある。
【００２９】
実施例６
図１０は、本発明の第６の実施例を示す。メモリセル構成は基本的に実施例４の図５のアレイ構造と同様であるが、記憶素子の書き込みトランジスタのチャネルに厚さ平均4.5nmの多結晶シリコン薄膜を用いる。よりトランジスタがオンの時の抵抗が小さく、従って高速の書き込みが可能であるが、反面記憶保持時間が短くなるため揮発性のメモリとなる。また本実施例ではデータの入出力は列デコーダ(83)を用いてランダムに行う。
【００３０】
揮発性のランダムアクセスメモリである。リフレッシュ動作を図１１を用いて説明する。リフレッシュ時、あるいは読み出し時にはセンスアンプで増幅された電圧が読み出しデータ線(79)に現れるが、これは書き込み時に書き込みデータ線(80)に与えた電圧の反転情報に対応する。スイッチを開くとインバータ(78)を介した結果書き込み時に与えた情報と同じになった情報が書き込みデータ線(80)に現れる。この後スイッチ(82)を閉じてワード線(81)に書き込みパルスを与えれば再書き込みが可能である。
【００３１】
実施例７
図８、図９は、本発明の第７の実施例を示す。図８(a)は書き込みトランジスタのソース(21)、ドレイン(23)、チャネル(22)、制御電極(24)を含む面での断面であり、読み出しトランジスタについては制御電極(28)、チャネル(26)を含んでいる。図８(b)はこれに直交する面での断面であり、読み出しトランジスタのソース(25)、ドレイン(27)を含む。書き込みトランジスタのソース(21)は本記憶素子の電荷蓄積領域の機能を持つ。絶縁体による素子分離領域(29)も示してある。本実施例では実施例４、５と異なり書き込みトランジタと読み出しトランジスタで共有する部分がない。また立体構造も使用していない。このため素子の占める面積は大きくなってしまうが、動作時の電圧設定の自由度が大きく、また製造工程も簡単ですむという利点がある。特に製造工程において通常のMOSデバイス製造に僅かに工程を加えるだけでよいので、ロジック部分と記憶部分とを同一ウエハ上に形成するのに適している。
【００３２】
次に本実施例の記憶素子の動作を説明する。書き込み動作は書き込みトランジスタのドレイン(23)の電位を、書き込みたい情報に応じてハイレベルまたはローレベルに設定し、制御電極(24)の電位を変化させて書き込みトランジスタを導通状態とすることで行う。蓄積電子の保持は制御電極(24)の電位を低くし、書き込みトランジスタを非導通状態とすることで行う。電荷蓄積領域(21)内の電子数が異なると、読み出しトランジスタのしきい電圧が異なる。従って所定の電圧条件の下で読み出しトランジスタを流れる電流値の大小を見ることにより、記憶されている情報を読み出すことができる。また読み出し動作において制御電極(24)の電位は低いままでよく、ソース(21)、ドレイン(23)間に大きな電圧がかかることもないため読み出し動作に対して保持記憶が安定であるという特徴がある。
【００３３】
図９は上記記憶素子を行列状に並べてメモリセルアレイを構成した場合の配線の上面図を示す。図９が単位セルに当たる。書き込みトランジスタのドレイン(23)は書き込み用データ線(126)に、読み出しトランジタのソース(25)はソース線(127)に、ドレイン(27)は読み出し用データ線(123)に接続されている。また、読み出しトランジスタの制御電極(28)は読み出し用ワード線(125)に、書き込みトランジスタの制御電極(24)は書き込み用ワード線(126)に接続されている。本実施例では読み出しトランジタのソース(25)、ドレイン(27)、制御電極(28)、書き込みトランジスタのドレイン(23)、制御電極(24)の全てに異なる線を容易したが、配線を共有化して面積削減を図ることも可能である。例えば制御電極に対するワード線を共有すれば、電気的な接続関係は実施例４と同様になる。
【００３４】
製造工程においては、読み出しトランジスタの電荷蓄積(21)形成と同時に書込みトランジスタのドレイン領域(23)も形成する。この後チャネル(22)を形成する。チャネル形成においてはSi薄膜、SiO2薄膜を例えば各々厚さ4nmと10nmに堆積後、レジストをマスクにウエットエッチングを行いSiO2薄膜をエッチングする。レジスト除去後O2プラズマ雰囲気中で酸化する。この酸化は高温の酸化と異なり酸化プロセスが遅く、従って10nm未満、例えば7nm程度の厚さの酸化を制御性よく行うのに適している。この酸化によってウエットエッチングによりSiO2膜がなくなっている部分のSi薄膜は全て酸化されるが、ウエットエッチングされなかった部分はSiO2膜にマスクされて酸化されずに残る。このようなチャネル形成方法を採ることによってドライエッチでSi薄膜をエッチングして形成した場合よりも読み出しトランジスタへのダメージが少なく、また書込みトランジスタのソース(21)、ドレイン(23)の削れも少なく抑えることが可能である。この後書込みトランジスタのゲート絶縁膜を堆積後、読み出しトランジスタの制御電極(28)、書込みトランジスタの制御電極(24)を形成する。
【００３５】
実施例８
図１２は、本発明の第８の実施例を示す。実施例７とは書き込みトランジスタのチャネルと配線において異なる。
【００３６】
図１２(a)は書き込みトランジスタのチャネル部分の制御電極形成前における上面図である。ソース(48)、ドレイン(49)は実施例３と同様だが、チャネル(47)は連続膜ではなく、直径の平均が4nmの微少なシリコン結晶粒が二次元的に並べられている。書き込み動作では制御電極に電圧を印加してチャネル(47)のポテンシャルを下げる。結晶粒間はトンネル効果によってキャリアが移動できる。保持においては結晶粒が空乏化し、これに加えて結晶粒間のポテンシャルバリアがキャリアのリークを抑えるという特徴がある。本実施例のチャネル構造は結晶粒径、結晶粒間距離のような上面から観察できる特徴で品質を管理できるため、膜厚で管理するよりも品質管理がしやすい。尚、本実施例のチャネル構造は他の実施例の書き込みトランジスタのチャネルに用いても構わない。さらに本実施例の構造において書き込みトランジスタのチャネル構造に実施例４の多結晶シリコン薄膜を用いても構わない。
【００３７】
図１２(b)は上記記憶素子を行列状に並べてメモリセルアレイを構成した場合の配線の上面図を示す。実施例４では素子構造として書き込みトランジスタのドレイン(23)と読み出しトランジタのドレイン(27)は別であったが、本実施例では金属配線で電気的に接続されている。すなわち、書き込みトランジスタのドレイン(49)と読み出しトランジタのドレイン(54)はともに書き込み／読み出し用データ線(55)に接続されている。また、読み出しトランジスタの制御電極(52)は読み出しワード線(53)に、書き込みトランジスタの制御電極(50)は書き込みワード線(51)に接続されている。このようなワード線を二本用意する構成では読み出し動作時に書込みトランジスタのリーク電流が増加する怖れがないという特徴がある。この接続関係における単位セル構造の等価回路を図３６(a)に示す。書き込みトランジスタのソース(48)はノードA1(274)で読み出しトランジスタの電荷蓄積領域(48)に、書き込みトランジスタのドレイン(49)はノードA2(275)でデータ線(55)に、書き込みトランジスタの制御電極(50)はノードA3(276)で書込みワード線(51)に各々接続されている。また、読み出しトランジスタのソース(54A)はノードA4(227)でソース線に、読み出しトランジスタのドレイン(54)はノードA5(278)でデータ線(55)に、読み出しトランジスタの制御電極(53)はノードA6(279)で読み出しワード線(53)に各々接続されている。書込み動作では書込みたい情報に応じてデータ線(55)をhighまたはlowの電圧に設定し、書込みワード線(51)をhighとする。この時読み出しワード線(53)はlowとし、読み出しトランジスタをオフにしておく。読み出し動作時にはデータ線(55)を0Vより高い電位にプリチャージした後、読み出しワード線(53)をhighとする。この時書込みワード線(51)はlowとし、書込みトランジスタをオフにしておく。この読み出し動作においては、書込み時にデータ線(55)をhighに設定した場合の方がlowに設定した場合よりデータ線(55)の電位が急速に下がる。従ってセンスアンプで増幅すると書込み時の設定を反転した情報に対応する電位に増幅される。メモリセルを並べる密度には必要な配線本数も関係している。書き込み／読み出し共用のデータ線(55)を利用することで配線本数が減らせ、従って記録密度が向上するという特徴がある。また、図１２(b)の構造でも隣接セルと読み出しトランジスタのソース領域(54A)を共有して面積削減を図ることができる。このような配置のセルアレイの回路図を図３６(b)に示す。単位セル構造は円(280)で囲った部分であり、ソース線(281)を共有化している。
【００３８】
図１２のメモリセルを基本要素とするメモリセルアレイを含む半導体記憶装置の構成を図１３に示す。図１２(b)を90度回転させた形で配置している。リフレッシュ動作については、本実施例ではデータ線が共通である点で実施例４と本質的に異なっている。つまり本実施例においては読み出し動作によって、書き込み時と逆の情報として増幅される。再書き込みにおいてこのデータ線設定をそのまま使うため、セルに記憶される情報はリフレッシュの度に反転することになる。このため書き込みワード線が選択された回数を数えるカウンタを備え、情報読み出し時にはその偶奇と読み出されたデータで論理をとって外部に出力する機能を備えている。尚、ソース線(281)をhighに設定して使用することにより書込み時に対し反転しない情報を読み出すこともできる。リフレッシュサイクルは1時間である。リフレッシュ中はアクセスが禁止され、その分アクセスが遅くなる。DRAMにおいては数msから数十msの時間間隔でリフレッシュが行われるが、本実施例ではリフレッシュサイクルが1時間と極めて長い。リフレッシュ頻度が小さいため低消費電力であり、さらにリフレッシュのためにアクセスが遅れることがほとんどないため高速である。
【００３９】
実施例９
図２２は本発明の第９の実施例を示す。本実施例では一素子に2ビットの記憶を行う。メモリセルは図１２(b)と同様であるが、チャネルには厚さ3nmの多結晶シリコン膜を用いる。すなわち、書き込みトランジスタのドレイン(149)と読み出しトランジタのドレイン(154)はともに書き込み／読み出し用データ線(155)に接続されている。また、読み出しトランジスタの制御電極(152)は読み出しワード線(153)に、書き込みトランジスタの制御電極(150)は書き込みワード線(151)に接続されている。
【００４０】
動作を説明する。書き込む2ビットの情報を０、１、２、３する。情報書き込みはデータ線(155)に書き込みたい情報に応じた電位を与え書き込みワード線(151)にパルスを加えることで行う。ここで1ビット記憶の場合と異なり、データ線(155)に与える電位は4種類ある。この電位に応じて蓄積される電荷量が異なる。ここでフラッシュメモリの多値記憶では記憶情報を検証、調整を行う所謂ベリファイという動作を行う。これは素子間の特性ばらつきにより、同じパルスを加えても注入される電荷量が異なってしまうからである。本発明ではデータ線(155)に与えられた電位がそのまま反映されて電荷量が決まるため、素子間で電荷量のばらつきが小さい。このためベリファイ動作が不要、あるいはベリファイを行う場合でも短時間で収束するという特徴がある。読み出しは二回に分けて行う。データ線(155)をプリチャージした後所定の読み出し電位を読み出しワード線(153)に与え、センスすることによって情報が０または１なのか２または３なのか判定する。さらにデータ線(155)を再度プリチャージした後、判定結果に応じて先ほどの読み出し電位よりも高い、あるいは低い所定の電位を読み出しワード線(153)に与え、センスする。これにより０と１、あるいは２と３を判別する。ここでDRAMのように蓄積電荷でデータ線を充放電する記憶素子ではマージンが少ない。さらに破壊読み出しであるため上記のような単純な二回読み出しはできず、工夫が必要である。以上から本発明は多値記憶に非常に適した記憶素子を提供できる。これは本実施例のような書き込み用トランジスタのドレイン領域と読み出し用トランジスタのドレイン領域を共通化した構造に限らない。また本実施例では記憶を2ビットとしたが、より多くの情報を記憶させても構わない。
【００４１】
実施例１０
図１４は本発明の第１０の実施例による記憶素子の断面構造図を示す。断面構造では実施例１と同様に見えるが、動作が異なり、従ってこの素子を行列状に並べてメモリセルアレイを構成した場合の互いの接続関係も異なる。
【００４２】
本実施例においては、書き込みトランジスタのソース（電荷蓄積領域）(14)、ドレイン(15)、制御電極(18)、チャネル(16)は実施例１にそのまま対応している。書き込みトランジスタのソース（電荷蓄積領域）(14)、ドレイン(15)、制御電極(18)が多結晶シリコンからなる点、チャネル(16)が厚さ平均が3nmのノンドープの多結晶シリコンからなる点は実施例４、５と同様である。読み出しトランジスタについてはソース(19)、ドレイン(20)は同じであるが、制御電極(15)が書き込みトランジスタのドレイン(15)と共通である点で実施例１と異なる。また、本実施例では読み出しトランジスタ形成後Si3N4膜(17)を堆積している。これは後の書き込みとトランジスタのチャネル形成のためのアモルファスシリコン堆積工程で、Si3N4膜上では膜厚の制御性がよいためである。
【００４３】
本実施例の記憶素子の動作において、書き込み動作は実施例４と同様でよい。読み出し動作においては、書き込みトランジスタの制御電極(18)の電位を低く設定し、書き込みトランジスタを非導通状態に保ったまま読み出しトランジスタの制御電極(15)の電位を上げる。このとき電荷蓄積領域(14)に蓄積されている電子数の大小によってしきい電圧が異なる。実施例１の場合読み出し時の制御電極(5)の電位よりも書き込み時の制御電極(5)の電位を高く設定するため、書き込み時に読み出しトランジスタが強いオン状態となり、電流が流れる可能性がある。あるいは、読み出し条件において書き込みトランジスタが僅かにオン状態となり、保持電荷が失われてしまう可能性もある。本実施例においては書き込みトランジスタの制御電極(18)と読み出しトランジスタの制御電極(15)が異なるため書き込み動作時において読み出しトランジスタを高抵抗に保ち、読み出し動作時において書き込みトランジスタを高抵抗に保つことが可能であるという特徴がある。
【００４４】
図１５は、上記記憶素子を行列状に並べてメモリセルアレイを構成した場合の配線の上面図を示す。書き込みトランジスタ制御電極(18)は書き込み用ワード線(43)に、読み出しトランジスタのドレイン(20)は読み出し用データ線(44)に、書き込みトランジスタのドレイン(15)は書き込み用データ線兼読み出し用ワード線(45)に接続されている。本実施例においては読み出し用データ線(44)に平行なのは書き込み用ワード線(43)であるという点で実施例１とは異なっている。本実施例のメモリセルを基本要素とするメモリセルアレイを含む半導体記憶装置の構成を図１６に示す。シリアルアクセスを行うメモリ構成である。本実施例では書き込みワード線(43)と読み出しワード線(45)が直交しており、入力用レジスタと出力用レジスタを持つ。大規模の行列状のデータを扱うのに適している。デコーダを用いて入力あるいは出力をランダムアクセスとしてもよい。
【００４５】
実施例１１
図１７は、本発明の第１１の実施例を示す。
【００４６】
図１７(a)は本実施例の記憶素子の断面図である。本実施例は書き込みトランジスタのソース(32)、ドレイン(30)、チャネル(31)、制御電極(33)の構造は実施例４と同様であるが、読み出しトランジスタの構造が異なる。読み出しトランジスタの制御電極(32)が電荷蓄積領域を兼ね、他に読み出しトランジスタの制御電極を持たないという特徴がある。蓄積電荷量の大小によるソース(34)、ドレイン(36)間のコンダクタンス変化を読み出すわけであるが、このままでは記憶内容によっては読み出しトランジスタが常時オンとなってしまうため、行列状に並べて制御する際に不都合である。そこで読み出し時の選択のためのトランジスタをさらに一つ用意する。ソース(36)、ドレイン(38)、チャネル(37)、制御電極(39)からなり、読み出し時に導通状態とする。図１７(ｂ)は本実施例の記憶素子の上面図である。行列状に並べるための配線も示している。ただしソース領域(34)に対する配線は省略しコンタクト孔(34A)のみ示した。アクティブ領域(37A)は太い線で示した。書き込みトランジスタのドレイン領域(30)と制御電極(33)は各々書き込み用データ線(30A)、書き込み用ワード線(33A)に接続され、読み出しトランジスタのドレイン領域(38)と制御電極(39)は各々読み出し用データ線(38A)、読み出し用ワード線(39A)に接続されている。本実施例では一つ多くトランジスタを用意するため面積が大きくなるが、実施例４よりさらに製造工程が簡単となる。また、読み出しトランジスタの制御電極が電荷蓄積部を介して容量結合でチャネル領域の電位制御を行う実施例１から７と比べ、制御電極で直接チャネル領域の電位制御を行うため低電圧化がしやすいという特徴がある。
【００４７】
実施例１２
図１８は、本発明の第１２の実施例を示す。図１８(a)はソース（電荷蓄積領域）(56)、ドレイン(58)、制御電極(59)、チャネル(57)からなる書き込みトランジスタと、ソース (60)、ドレイン(62)、制御電極(58)、チャネル(61)からなる読み出しトランジスタを有する。書き込みトランジスタのチャネル(57)はB（ボロン）を含む厚さ平均が3nmの多結晶シリコンからなる。書き込みトランジスタのドレイン(58)と読み出しトランジスタの制御電極(58)が共通なのは実施例７と同様であり、動作のために印加する電圧の関係も同様である。実施例７では電荷蓄積領域 (14)に達する穴を開ける必要があり、従って電荷蓄積領域 (14)の大きさはこの穴以上にする必要がある。このため読み出しトランジスタのソース(19)、ドレイン(20)を電荷蓄積領域 (14)に対して自己整合的作製する場合、短いチャネル長の読み出しトランジスタ形成が難しい。本実施例では電荷蓄積領域 (14)を小さくできるため面積が小さく、オン電流量も大きい読み出しトランジスタ形成が可能である。
【００４８】
類似の構造として、チャネル(64)が書き込みトランジスタのドレイン(65)の両側に設けられた記憶素子を図１９に示す。実施例５と類似の構造であるが、各部の役割が異なり、従って制御方法が異なる。図１８の構造と同じ大きさでチャネル(64)の幅を二倍にでき、書き込みトランジスタのオン電流を大きくとれるため、書き込み消去が速いという特徴がある。
【００４９】
実施例１３
図２８は、本発明の第１３の実施例を示す。図２８(a)が記憶素子の断面図、図２８(b)は図２８(a)の記憶素子を並べた２セルの上面図（レイアウト図）である。SOI基板を用いる。ソース(218)、ドレイン(219)、チャネル(220)、制御電極(221)を含む書き込みトランジスタは実施例１のトランジスタと同様の構造を持つ。さらにソース(222)、ドレイン(223)、チャネル(224)、電荷蓄積領域(225)、制御電極(226)を含む読み出しトランジスタのうち、ソース(223)、ドレイン(222)、チャネル(224)、電荷蓄積領域(225)の構造は実施例１のトランジスタと同様である。本実施例では書き込みトランジスタの制御電極(221)と読み出しトランジスタの制御電極(226)が電気的に接続されており、各々別に配線した場合と比べて配線面積が少なくてよい。書込みトランジスタを通じて電荷蓄積領域(225)への電荷の出し入れを行い、読み出しトランジスタのしきい電圧変化によって情報を読み出す点では実施例４と同じである。本実施例では立体構造を用いる実施例４と比べて面積は大きくなるが、単結晶基板を用いるため読み出しトランジスタの電流が大きく取れ、読み出しが高速である。また読み出しトランジスタや書込みトランジスタの特性はらつきも小さくできるため、動作がより安定し、マージンを見込んで電圧設定を行わなくてよい分低電圧化にも適している。しきい電圧は書込みトランジスタと読み出しトランジスタで違っても構わない。例えば書込みトランジスタのしきい電圧を高く設定してリーク電流を低減すればよい。またこのSOI基板表面を用いてロジック回路を形成してもよい。尚、図３０に示すように、読み出しトランジスタについては膜厚の薄いチャネルを使用せず、書込みトランジスタより厚い膜厚でチャネル部(237)を形成してもよい。書込みトランジスタのリーク電流を抑えながら読み出しトランジスタのチャネル電流を大きくとることが可能である。図２９には本実施例の等価回路を示す。図２９(a)は図２８(a)の単位セル構造の等価回路である。書き込みトランジスタのソース(218)はノードD(231)で読み出しトランジスタの電荷蓄積領域(225)に、書き込みトランジスタのドレイン(219)はノードA(232)で書込みデータ線(230)に、書き込みトランジスタの制御電極(221)はノードB(233)でワード線(227)に各々接続されている。また、読み出しトランジスタのソース(223)はノードF(235)でソース線に、読み出しトランジスタのドレイン(223)はノードE(234)で読み出しデータ線(228)に、読み出しトランジスタの制御電極(226)はノードC(236)でワード線(227)に各々接続されている。図２９(b)は図２８(b)のセルを二つ並べた構造の等価回路である。
【００５０】
実施例１４
図３１は、本発明の第１４の実施例の断面構造を示す。実施例１１と類似の構造である。書き込みトランジスタのソース(239)、ドレイン(238)、チャネル(240)は多結晶シリコンから成るが、制御電極を上部に設けない点において実施例１１と異なる。さらに書き込みトランジスタのソース(239)兼電荷蓄積領域(239)、ソース(241)、ドレイン(242)、チャネル(243)からなる読み出しトランジスタと、ソース(242)、ドレイン(244)、チャネル(245) 、制御電極(246)から成る選択用トランジスタが接続されている点は実施例１１と同様である。本実施例では拡散層(250)をゲート電極の代わりに用いる。図１７の構造よりも製造工程数を減らすことができ、さらに低コストでメモリが実現できる。特に通常のMOS構造に対してチャネル(240)部分の作製を付け加えるだけでメモリ機能を持たせることができるため、ロジック部との混載に向いている。
【００５１】
実施例１５
図３２は、本発明の第１５の実施例の断面構造を示す。書き込みトランジスタのソース(248)、ドレイン(247)、チャネル(249)は多結晶シリコンからなり、拡散層(250)が制御電極の役割を果たすという意味で実施例１４と共通である。読み出しトランジスタはソース(250)、ドレイン(251)、チャネル(252)、電荷蓄積領域(248)、制御電極(248)からなる。実施例７の図８の構造においては、書込みトランジスタの制御電極(24)と読み出しトランジスタの制御電極(28)を同じ工程で構成する場合この二つのショートを防ぐために距離を開けなければならない。しかし本実施例の構造では、この余裕を設ける必要がないためより小さい面積でメモリセルの構成が可能となっている。
【００５２】
実施例１６
図３３は、本発明の第１６の実施例の断面構造を示す。 SOI基板を用いる。図３３(a)が書き込みトランジスタのソース(254)、ドレイン(255)、チャネル(256)、制御電極１(257)、制御電極２(262)を含む面での断面であり、読み出しトランジスタについては制御電極(261)、チャネル(260)を含んでいる。図８(b)はこれに直交する面での断面であり、読み出しトランジスタのソース(258)、ドレイン(259)を含む。 書き込みトランジスタのソース(254)、ドレイン(255)、チャネル(256)、制御電極１(257)、読み出しトランジスタの制御電極(261)はの多結晶シリコンからなる。書き込みトランジスタの制御電極２(262)、読み出しトランジスタのソース(258)、ドレイン(259) 、チャネル(260)は基板の単結晶シリコンを用いて形成する。本実施例では書込みトタンジスタのチャネル(256)が制御電極１(257)と制御電極２(262)のダブルゲートを有するという特徴がある。このため制御電極とチャネル(256)の容量が増え、書込みトランジスタのリーク電流小さくを抑えるのに有利である。さらに書込みトランジスタのオン電流も多くとることができるため書込み動作が高速に行えるという特徴を持つ。
【００５３】
実施例１７
図３７は、本発明の第１７の実施例を示す。記憶素子の単位構造は実施例４の図１と同様である。実施例４では別々に設けていた書込みデータ線と読み出しデータ線を接続している点で異なる。図３７は単位構造を３行3列の行列状に並べたセルアレイの一部である。点線で囲んだ部分(282)(283)が単位構造にあたる。説明のため小規模並べて示すが実際にはより多く並べてセルアレイの構成要素（メモリマットと呼ぶ）を構成する。読み出しトランジスタのドレイン(285)は同じ列に属する記憶素子と共有構造を採っており、拡散層を配線に用いている点で実施例４で示した図４、図５とは異なる。この方がセル面積が小さい。ソース(284)についても同じ列に属する記憶素子と拡散層を通じて接続されている。書込みトランジスタと読み出しトランジスタに共通のの制御電極(290)は同じ行に属する記憶素子と接続されている。書込みトランジスタのドレイン(286)も同じ列に属する記憶素子と接続されており、さらにメモリマット端で読み出しトランジスタのドレイン(285)とコンタクト孔(287)を通じて接続されている。大規模集積時には拡散層配線、多結晶シリコン配線共に抵抗が高すぎ、従って金属配線で裏打ちすることが必要になるが、ここでは読み出しデータ線兼書込みデータ線の金属配線を用意すればよい。従って配線の面からも面積が小さい。メモリマットの他端にて読み出しトランジスタのソース(284)に対するコンタクト孔(288)を用意し、金属のソース線(289)と接続する。同じ素子のソース、ドレイン領域に対するコンタクト孔(287)(288)をメモリマットの異なる端に設けることでコンタクト孔のために面積の余裕を持たせながらも隣接列の間隔を広くとらずにすむ。この等価回路を図３８に示す。さらに隣接列で読み出しトランジタのソース領域を共通にして面積低減を図ってもよい。この場合隣接列では左右反転の構造となる。加えて読み出しトランジスタのドレイン領域をも隣接列で共有化してもよい。この場合が最小の構成となるが、同時に同じ行に属す隣接する素子への書込みあるいは読み出しが同時にできないため、一列おきに二回に分けて操作するという動作が必要である。本実施例の構成は書込みトランジスタと読み出しトランジスタでデータ線、制御電極ともに共有するものであり、面積を非常に小さくできる。ただし、これらを分離した場合より安定動作できる電圧、しきい値の余裕が少なくなる。尚、ここでは面積削減を最優先として複数記憶素子に対して一個所のコンタクト孔(287)を用いる構成を採ったが、記憶素子毎あるいは少数の記憶素子毎にコンタクト孔を用意してもよい。この場合データ線あるいはワード線間の配線ピッチをより広くとらなければならないが、高抵抗の配線部分が減るため高速動作に適した記憶装置を提供することが可能である。
【００５４】
【発明の効果】
本発明によれば、低リークあるいは不純物注入以外のしきい電圧制御方法を有する半導体素子を提供することが可能であり、さらにこの素子を用いてスケールダウン可能で、リフレッシュサイクルを十分長く確保できる高速書き込みの可能な半導体記憶素子を提供でき、またこれらを用いた半導体装置を提供できる。
【図面の簡単な説明】
【図１】本発明の実施例４の半導体記憶素子の断面構造図である。
【図２】本発明の実施例４の半導体記憶素子を製造するためのマスクパターンである。
【図３】本発明の実施例４の半導体記憶素子を用いてメモリセルアレイを構成する際の配線パターンである。
【図４】本発明の実施例４の半導体記憶素子によるアレイ構造図である。
【図５】本発明の実施例４の半導体記憶素子による他のアレイ構造図である。
【図６】本発明の実施例４の半導体記憶装置の構成を示す図である。
【図７】本発明の実施例５の半導体記憶素子の断面構造図である。
【図８】本発明の実施例７の半導体記憶素子の構造図である。(a)が書き込みトランジスタのチャネルに平行な面での断面図、(b)が読み出しトランジスタのチャネルに平行な面での断面図である。
【図９】本発明の実施例７の半導体記憶素子の上面図である。
【図１０】本発明の実施例６の半導体記憶装置の構成図である。
【図１１】本発明の実施例６の半導体記憶装置のリフレッシュ動作を説明する回路図である。
【図１２】本発明の実施例８の半導体記憶素子の構造図である。(a)が書き込みトランジスタのチャネル部分、(b)が上面図である。
【図１３】本発明の実施例８の半導体記憶装置の構成図である。
【図１４】本発明の実施例１０の半導体記憶素子の断面構造図である。
【図１５】本発明の実施例１０の半導体記憶素子の配線を示す上面図である。
【図１６】本発明の実施例１０の半導体記憶装置の構成図である。
【図１７】本発明の実施例１１の半導体記憶素子の構造図である。 (a)が断面構造図、(b)が上面図である。
【図１８】本発明の実施例１２の半導体記憶素子の断面構造図である。
【図１９】本発明の実施例１２の半導体記憶素子の他の素子構造を示す断面構造図である。
【図２０】本発明に先立つ検討に用いたトランジスタの構造を説明する図である。(a)が断面構造図、(b)が上面図である。
【図２１】本発明に先立つ検討に用いたトランジスタの電気特性を示す図である。(a)がゲート電圧に対するドレイン電流変化、(b)がリーク電流の時間変化を示す図である。
【図２２】本発明の実施例９の半導体記憶素子の上面図である。
【図２３】本発明の実施例１の半導体素子の断面構造図である。
【図２４】本発明の実施例１の半導体素子を製造するためのマスクパターンである。
【図２５】本発明の実施例１の半導素子を用いた半導体装置の回路図である。(a)がインバータ回路ｍ、(b)がNAND回路である。
【図２６】本発明の実施例２の(a)が半導体素子の構造図、(b)が(a)の半導素子を用いた半導体装置の回路図である。である。
【図２７】本発明の実施例３の半導体記憶装置の単位記憶構造である。(a)が断面図、(b)が回路図でる。
【図２８】本発明の実施例１３の半導体記憶素子の断面図が(a)であり、この素子を二つ並べた構造の上面図が(b)である。。
【図２９】本発明の実施例１３の半導体記憶素子の等価回路図である。(a)が図２８(a)に対応する一素子の回路図、(b)が図２８(b)に対応する回路図である。
【図３０】本発明の実施例１３の半導体記憶素子の他の素子構造を示す断面構造図である。
【図３１】本発明の実施例１４の半導体記憶素子の断面構造図である。
【図３２】本発明の実施例１５の半導体記憶素子の断面構造図である。
【図３３】本発明の実施例１６の半導体記憶素子の断面構造図である。(a)が書き込みトランジスタのチャネルに平行な面での断面図、(b)が読み出しトランジスタのチャネルに平行な面での断面図である。
【図３４】本発明の実施例１の等価回路図を示す。(a)が単位構造の等価回路図、(b)が図4(a)のアレイ構造に対応する回路図である。
【図３５】本発明の実施例１の等価回路図を示す。(a)が図4(b)のアレイ構造に対応する回路図、(b)が図５のアレイ構造に対応する回路図である。
【図３６】本発明の実施例８の等価回路図を示す。(a)が単位構造の等価回路図、(b)が図１２(b)の単位記憶構造を用い隣接セル間でソース領域を共有する構造の回路図である。
【図３７】本発明の実施例１７の半導体記憶装置のメモリマットの上面図である。
【図３８】本発明の実施例１７の半導体記憶装置のメモリマットの等価回路図である。
【図３９】本発明に先立つ検討に用いたトランジスタのリーク電流のチャネル膜厚依存性を示す図である。
【発明の属する技術分野】
本発明は、半導体素子及び半導体装置に関する。
【０００２】
【従来の技術】
通常MOSFET（metal-oxide-semiconductor field effect transistor）はオフ状態でpn接合によって電流が流れるのを防いでいる。リーク電流の主因としてサブスレッショルド電流とキャリアの再結合の逆過程等が挙げられる。このような電流は微少ではあるが無視はできず、例えばDRAM(dynamic random access memory)の記憶保持時間を決定し、リフレッシュサイクルを決める。リーク電流低減の手段としてエピタキシャル成長させたウエハを用いて結晶欠陥を少なくする方法やSOI（silicon on insulator）ウエハを用いてオフ状態で完全空乏化させる方法が考えられている。
【０００３】
また、従来、DRAMセルの蓄積電荷を減少させても動作可能な構造として、ゲインセルと呼ばれる記憶素子構造が提案されている。これは書き込み用のトランジスタを介して記憶ノードに電荷を注入し、蓄積された電荷により他に設けた読み出し用のトランジスタのしきい電圧が変化することを利用して記憶を行うものである。本発明に関連した従来技術として、書き込み用のトランジスタに多結晶シリコンを用いたH. Shichijo et al, Conference on Solid State Devices and Materials pp265-268, 1984年、及び読み出し用のトランジスタに多結晶シリコンを用いた S. Shukuri et al, IEEE International Electron Devices Meeting pp1006-1008, 1992年を挙げる。
【０００４】
本発明に関連した他の従来技術として、K. Yano et al, IEEE International Electron Devices Meeting pp541-544, 1993年、及びT. Ishii et al, IEEE International Solid State-State Circuits Conferences pp266-267, 1996年に記載されている多結晶シリコンを用いた単一電子メモリをあげる。この技術においては多結晶シリコン薄膜によって電流経路であるチャネル及び電子を捕獲する記憶領域を同時形成する。記憶領域に電子が捕獲されるとしきい電圧が変化することを利用し、情報の記憶を行なう。数個の電子の蓄積で１ビットの記憶を行なう所に特徴がある。記憶領域への電子注入はゲート電極に12Vないしは15Vの電圧を印加して行う。逆の蓄積電子放出ではゲート電極に -10Vないしは-15Vの電圧を印加する。多結晶シリコンの結晶粒の利用によって加工した寸法より実効的に小さい構造が実現され、室温においても動作が可能となる。また1トランジスタで記憶素子が構成できる。
【０００５】
【発明が解決しようとする課題】
MOSFETの微細化の指針としてスケーリング側がある。これによればサイズを1/Kにした場合に基板濃度をK倍にする。しかし、基板濃度を上げると空乏層幅が狭まり、接合のリークは増えてしまう。これに対し、SOI基板を用いてオフ状態で完全に空乏化させる方法が考えられる。この場合でもキャリアの再結合の逆過程等の要因によって通常基板と比べて相対的には小さいながらリーク電流は流れる。また微細化が非常に進むとチャネル内不純物の位置ゆらぎが影響を及ぼす。高しきい電圧に設計したくとも不純物の位置ゆらぎに起因してしきい電圧より低い電圧で電流経路ができてしまいリーク電流が流れる。
【０００６】
また、微細構造の進歩によってＤＲＡＭ、フラッシュメモリ等各種メモリのメモリセルは小面積化が進み、メモリの大容量化を成し遂げてきた。特に１トランジスタと１キャパシタを基本構成とするＤＲＡＭは高速性と高集積性を両立するメモリとして広く用いられている。しかしながら規模の増大に従ってリフレッシュサイクルは延ばしていかなければならない。従ってこの観点からも低リークのFETが求められている。さらにDRAMについては、単純に微細化を進め、小面積とすると、キャパシタの面積も減少するため、キャパシタの静電容量が減少し、蓄積電荷量も小さくなっていく。しかし、大容量化に従ってデータ線は基本的に長くなるためこの充放電、あるいは雑音耐性等を考えると蓄積電荷量はあまり小さくできない。このためキャパシタの立体化あるいはキャパシタ絶縁膜の高誘電率化の新たな工夫を世代を進めるごとに行わなければならないという問題がある。この問題に対する解決策として、蓄積電荷で直接データ線を充放電するのでなく、トランジスタのチャネル近傍に電荷を蓄積し、これによるトランジスタのしきい電圧変化を利用して記憶を行う方法が考えられる。トランジスタのドレイン電流でデータ線の充放電を行うため、上記の問題を回避でき、素子の縮小が容易である。このような素子として従来3トランジスタ型のDRAMが提案されている。しかしながら蓄積電荷量が通常のDRAMと比較して小さくなるため、リフレッシュサイクルを現在より短くする必要がある。しかし、集積度が上がるに従いリフレッシュサイクルは延ばして行く必要があるから、この観点から問題が起こってしまう。
【０００７】
一方、トランジスタのチャネル近傍に電荷を蓄積し、これによるトランジスタのしきい電圧変化を利用して記憶を行う他の素子としてEEPROMあるいはフラッシュメモリがある。これらはトンネル絶縁膜に大電圧を加え、フローティングゲートに電子あるいは正孔を注入する。絶縁膜中に電流を流すため書き込み／消去に時間がかかる等の課題がある。また動作電圧が大きいため高耐圧の周辺回路を用意する必要があり、従って周辺回路の面積が増大する。さらに高電圧印加という使用条件の下で記憶保持の信頼性確保をするためトンネル絶縁膜の厚さは10nmを僅かに切る程度から薄くできない。このため素子のスケールダウンに際してトンネル絶縁膜厚は薄くできず、短チャネル効果が顕著になって行くことが予想される。さらに、このトンネルは絶縁膜の厚さやトラップの有無によってその電流量が非常に大きく変化するため、素子間の特性ばらつきが大きいという課題もある。
【０００８】
以上から、本発明の目的とするところは、低リークあるいは不純物注入以外のしきい電圧制御方法を有する半導体素子を提供することであり、さらにこの素子を用いてスケールダウン可能で、リフレッシュサイクルを十分長く確保できる高速書き込みの可能な半導体記憶素子を提供する、またこれらを用いた半導体装置を提供することである。
【０００９】
【課題を解決するための手段】
本発明はチャネルに極めて薄い半導体を用いることにより膜厚方向の量子力学的な閉じ込め効果を利用してリーク電流を低減し、さらにしきい電圧の制御を行うことを特徴とする。
【００１０】
詳しく述べると、本発明の代表的な実施形態による半導体素子は、ソ−ス(200)、ドレイン領域(201)を有し、ソース(200)、ドレイン領域(201)は互いに半導体のチャネル領域(202)を介して接続され、制御電極(203)を有し、制御電極(203)により上記チャネル領域(202)のコンダクタンスを制御するトランジスタ構造において、チャネル領域(202)の平均の厚さが5nm以下であることを特徴とする。一例としては第２３図に示すものがあるが、この構造に限定されるものではない。
【００１１】
また本発明は、蓄積した電荷量の大小により読み出しトランジスタのソース、ドレイン間のコンダクタンスが変化することを用いて記憶を行う半導体記憶素子において、電荷蓄積領域に電荷を注入あるいは放出するために設けたトランジスタのチャネルが厚さ5nm以下の半導体からなることを特徴とする。これにより高速の情報書き込みと長い情報保持時間を両立できる。トランジスタのチャネルの厚さの下限としては、製造プロセス上、膜の欠陥が顕在化しないことを条件に定めることができる。
【００１２】
詳しく述べると、本発明の代表的な実施形態による半導体素子は、ソ−ス(7)、ドレイン領域(8)を有し、ソース(7)、ドレイン領域(8)は互いに半導体(6)を介して接続され、制御電極(5)を有し、制御電極(5)により上記ソース(7)、ドレイン領域(8)を接続する半導体(6)のコンダクタンスを制御する読み出しトランジスタ構造を有し、ソース(7)、ドレイン領域(8)を接続する半導体(6)近傍に電荷蓄積領域(1)を有し、電荷蓄積領域(1)に電荷を注入あるいは放出する書き込みトランジスタ構造(1)(2)(3)(5)を有し、電荷蓄積領域に蓄積した電荷量の大小により読み出しトランジスタのソース、ドレイン間のコンダクタンスが変化することを用いて記憶を行う半導体記憶素子において、書き込みトランジスタのチャネルが、平均の厚さが5nm以下の半導体からなることを特徴とする。実施例としては第１図に示すものがあるが、この構成に限定されるものではない。
【００１３】
低次元系の電気伝導はモビリティー向上の観点からの議論はあったが、オフ状態のリーク低減の観点からは議論されてこなかった。このような非常に薄い半導体膜でリーク電流が小さくなるということは当初明らかでなかった。そこで図２０(a)(b)に示す半導体トランジスタを試作して、実際に低リークであることを確認した。図２０(a)が断面図、図２０(b)が上面図である。試作したトランジスタはn型多結晶シリコンのソース(103)、ドレイン(105)、制御電極(106)を持ち、チャネル(104)は厚さ平均が3nmのノンドープの多結晶シリコン膜である。チャネルはアモルファス状態で堆積し、その後熱工程によって結晶化させる。チャネル細線の幅は0.1ミクロン、長さは0.3ミクロンであり、ゲート酸化膜厚は25nmである。この半導体トランジスタのドレイン電圧を１Ｖに固定し、ゲート電圧を変化させた場合のドレイン電流変化を図２１(a)に示す。またドレイン電圧を１Ｖに固定し、ゲート電圧を-0.5Ｖに固定した時のドレイン電流の時間変化を図２１(b)に示す。電流測定にはヒューレットパッカード社製のHP4156パラメータアナライザを用い、longの測定モードで室温で測定した。測定の最小単位は10fAであるが、0と-10fAの間をゆらぐデータが得られている。電流値の振る舞いからこれは真性の電流ではなく周囲のノイズと考えられる。つまりリーク電流は10fA未満である。さらに、チャネル(104) の平均の厚さを3nm、5nm、8nmと変えて作製したトランジスタについて、リーク電流の比較を行った。ドレイン電圧を1Ｖとし、ドレイン電流が1pA流れるゲート電圧をしきい電圧Vthより1.5Ｖ小さいゲート電圧でリーク電流を測定した。各膜厚のトランジスタを各々６素子測定し、平均をとった結果を図３９に示す。膜厚3nm、5nmではほぼ測定限界以下であるが、8nmの試料ではリークが一桁上昇し、測定可能となっている。この結果膜厚は8nm未満が望ましいことがわかった。また、このトランジスタの動作は公知の多結晶シリコンを用いた単一電子メモリの動作と異なり、使用する電圧がプラスマイナス3V以下と低電圧であるという特徴がある。さらにこの実験では25nmと比較的厚いゲート酸化膜を用いたが、より使用電圧が小さいため耐圧の観点からさらに薄い膜厚が使用可能である。その場合、より低電圧の動作が可能となる。本発明は上記のような独自の事前検討に基づくものである。
【００１４】
また、本願発明は新規なゲインセル構造を提案するものである。それは、基板と、基板内に例えば、拡散領域として形成されたソ−ス領域およびドレイン領域と、ソース領域とドレイン領域を互いに接続するチャネル領域とを有する読み出しトランジスタと、チャネル領域近傍に配置された電荷蓄積領域と、電荷蓄積領域に電荷を注入あるいは放出する書き込みトランジスタを有し、書き込みトランジスタのチャネルの一部または全部が、上記基板の主面（最も広い面）に交差する面上に被着された半導体膜で形成されていることを特徴とする。
【００１５】
この構成によると、書き込みトランジスタは拡散層を使わずに構成することができる。好適には半導体膜が、上記基板の主面上に凸型に形成された構造物の側面に被着された平均の厚さが8nm以下、より好ましくは5nm以下の半導体膜からなる。膜の厚さの下限は膜の構造の欠陥が顕在化しない範囲で決めることができるが、3nmでは好ましい特性が得られる。構造物の側面は、例えば、基板の主面に垂直である。この構造物は、チャネルに対する制御電極を兼ねることができる。このときに、書き込みトランジスタのソースおよびドレインは、基板の主面上に積層された膜により構成されることができる。この構成では書き込みトランジスタのチャネルを流れる電流の方向は、チャネルを形成する半導体膜の面に沿っており、基板の主面に略垂直である。
【００１６】
他の例としては、基板と、基板内に形成されたソ−ス領域およびドレイン領域と、ソース領域とドレイン領域を互いに接続するチャネル領域とを有する読み出しトランジスタと、チャネル領域近傍に配置された電荷蓄積領域と、電荷蓄積領域に電荷を注入あるいは放出する書き込みトランジスタを有し、書き込みトランジスタのソース、ドレイン、およびチャネルが、基板の主面上に被着された膜で形成され、ソースおよびドレインは基板の主面に水平方向に距離をもって配置されることを特徴とする。このときに、書き込みトランジスタのチャネルを形成する膜が、平均の厚さが8nm以下の半導体からなることが望ましい。より好ましくは5nm以下の半導体膜からなる。膜の厚さの下限は膜の構造の欠陥が顕在化しない範囲で決めることができるが、3nmでは好ましい特性が得られる。書き込みトランジスタのソースおよびドレインを形成する膜の厚さは、書き込みトランジスタのチャネルを形成する膜よりも厚いことが望ましい。このような形態では書き込みトランジスタのチャネルを流れる電流の方向は、チャネルを形成する半導体膜の面に沿っており、基板の主面に略平行である。
【００１７】
本発明の他の手段、目的と特徴は、以下の実施の形態から明らかになろう。
【００１８】
【発明の実施の形態】
実施例１
以下には、本発明の具体的な実施例による半導体素子及び半導体装置を説明する。図２３は本実施例による素子の断面構造図を示す。SOI基板を用い、ソース(200)、ドレイン(201)、チャネル(202)は単結晶からなり、 SiO2膜(204)上にある。ソース(200)、ドレイン(201)は高不純物濃度n型である。チャネル(202)はソース(200)、ドレイン(201)領域よりも薄く、厚さ平均が4nmのp型となっている。制御電極(203)は、高不純物濃度n型の多結晶シリコンよりなる。チャネル(202)と制御電極(203)はSiO2膜からなるゲート絶縁膜(205)で絶縁されている。
【００１９】
本実施例では制御電極(203)に正の電圧を印加していくとトランジスタがオン状態となり、ソース(200)、ドレイン(201)間に電流が流れるという点では通常のnチャネルMOSと同じである。またオフ状態ではチャネル(202)が完全に空乏化する点では、より厚いチャネル膜厚のSOI基板を用いた場合と同様である。異なるのは、チャネル(202)膜厚が薄いことから量子力学的な閉じ込めの効果により、バンドギャップが広がる点である。このため完全空乏化による効果以上にリークを減らすことが可能である。さらに、膜厚の選択によってチャネルの不純物濃度とは独立にしきい電圧を制御することができる。このチャネル薄膜化の効果はチャネル全面で一様に生じるため、前述のような微細化に伴い不純物の位置ゆらぎによって生じるリークパスを防ぐ効果もある。同様の構造でソース、ドレイン領域をp型とし、チャネルをn型とすることでｐチャネルトランジスタを構成してもよい。制御電極はn型のままでもよいしp型としてもよい。また、しきい電圧を膜厚で制御するためチャネルをノンドープとしてもよい。ただし、膜厚を薄くする分抵抗が高くなる。これらnチャネル、ｐチャネルのトランジスタを組み合わせることによってCMOS回路を構成することができる。図２５(a)にはインバータを示す。pチャネルトランジスタ(206)とnチャネルトランジスタ(207)を組み合わせた構造で入力がhighの場合pチャネルトランジスタ(206)が、入力がlowの場合nチャネルトランジスタ(207)がオフとなり貫通電流が少なくなるようにしており、逆にこれらのリーク電流が貫通電流となる。本発明ではこのリーク電流が小さいため消費電力の低減を図ることが可能である。図２５(b)にはNAND回路を示す。やはり同様に貫通電流を低減させられる。これは他のCMOS回路でも同様である。
【００２０】
次に本実施例の製造工程を説明する。図２４にはリソグラフィー工程で使用するマスクパターンを示す。まず薄膜SOI基板を用い、ホトレジストをマスクにアクティブ領域(208)の周りのシリコンをドライエッチングする。さらに周囲にできた溝を絶縁膜で埋め込み、平坦化を行う。次にシリコン表面を犠牲酸化した後、Si3N4膜を堆積する。ホトレジストをマスクにSi3N4膜のドライエッチングを行いチャネル領域(209)のSi3N4膜を除去する。 この後酸化を行うとSi3N4膜パターンの無い部分のみ酸化される。この後Si3N4膜を除去し、 As（ヒ素）またはP（リン）イオンを打ち込んでソース(200)、ドレイン領域(201)をn型とする。ｐチャネルトランジスタのソース、ドレイン領域はこの時レジストで覆っておく。さらにｎチャネルトランジスタのソース、ドレイン領域をレジストで覆ってＢ（ボロン）を打ち込みｐチャネルトランジスタのソース、ドレイン領域をp型とする。この時酸化膜で覆われているためチャネル部分には不純物が打ち込まれない。この後酸化膜のウエットエッチングを行ってチャネル部分(202)を薄膜化する。表面を犠牲酸化し、 ｐチャネルトランジスタのアクティブ領域をレジストで覆った後Ｂを打ち込みｎチャネルトランジスタのチャネルの不純物濃度を調整する。同様にｎチャネルトランジスタのアクティブ領域をレジストで覆った後Asを打ち込みｐチャネルトランジスタのチャネルの不純物濃度を調整する。犠牲酸化膜を除去した後酸化を行いゲート絶縁膜(205)を形成する。さらにn型の多結晶シリコンを堆積し、レジストパターン(210)をマスクにドライエッチングを行って制御電極(203)を形成する。この後ＳｉＯ2膜堆積後平坦化を行い、コンタクト工程、配線工程を行う。ここで、制御電極形成用の多結晶シリコンをノンドープで堆積し、レジストをマスクにｎチャネルトランジスタとｐチャネルトランジスタの制御電極に異なる不純物を導入してもよい。尚、あらかじめ薄い一様なシリコン膜厚の状態を作り、ソース、ドレイン部分にシリコンあるいは他の半導体あるいはシリサイド、金属等を積み上げることで低抵抗化を図ってもよい。チャネル形成はウエハ全面で同じ膜厚とすればよいため、製造中のチャネル膜厚モニタがしやすいという特徴がある。
【００２１】
実施例２
図26は、本発明の第２の実施例を示す。図26(a)は本実施例による素子の断面構造図を示す。実施例1ではSOI基板表面にソース(200)、ドレイン(201)、チャネル(202)を形成したのに対し、本実施例でSiO2(214)上に堆積した多結晶シリコンでソース(208)、ドレイン(209)、チャネル(210)を形成する点が異なる。ソース(208)、ドレイン(209)は高不純物濃度n型である。チャネル(210)は、厚さ平均が3nmのノンドープ多結晶シリコンである。チャネル部分はアモルファス状態で堆積し、後の熱工程で結晶化する。より厚いシリコン膜厚から薄くしてチャネルを形成した実施例１と比べ、薄い膜厚で堆積するだけでよく、製造工程が簡単であるという特徴がある。オフ状態において、チャネルが全て空乏化する、あるいは膜が薄いため膜厚方向の量子力学的な閉じ込めエネルギーに起因して膜内のポテンシャルが上がるという点では実施例１と同様である。これに加え、膜が薄い領域では僅かな膜厚の変化でも大きなポテンシャル変化があるため、膜内のポテンシャル分布は一様でなくランダムに変化する。このため非導通状態において膜内に低ポテンシャル部分が複数あっても高ポテンシャルの領域で分断されることになる。さらに多結晶膜の粒界もポテンシャル障壁として働くという特徴がある。一方でグレインバウンダリを通じたリーク電流に注意が必要である。シリコン基板(213)表面を用いて回路を形成してもよい。基板表面のトランジスタと本実施例のトランジスタが上下の位置関係に来ることも可能であり、積層化によってチップ面積低減が図れる。さらにシリコン基板(213)にはSOI基板を用いてもよい。またSOI基板表面に実施例1のトランジスタを形成し、これと組み合わせて用いてもよい。nチャネルトランジスタと同様の構造で不純物を変えることでpチャネルトランジスタも構成できる。これらを用いて構成したSRAM(static random access memory)の回路図を図26(b)に示す。トランジスタが低リークであるためメモリセルの貫通電流を低減でき、消費電力の低減が図れる。その他の効果は実施例1と同様である。尚、実施例１のようにSOI基板表面を用いるトランジスタにおいて、ソース、ドレイン部分を単結晶シリコンで、チャネル部分を実施例２のように多結晶シリコンで形成してもよい。この場合製造工程においてソース、ドレイン部分を残してチャネル部分のシリコンを削ってしまい、改めてチャネルの薄膜を堆積する。実施例１のようにより厚い膜厚から薄くして行く製造方法よりも工程が簡単でかつチャネル膜厚制御性が向上するという特徴がある。
【００２２】
実施例３
図2７は、本発明の第３の実施例を示す。図２７(a)がメモリセル断面図、図２７(b)がメモリセル回路図である。DRAMのスイッチングトランジスタ(216)に実施例１のトランジスタを用いている。DRAMはキャパシタ(215)に電荷を蓄積して情報を記憶しているが、この電荷はスイッチングトランジスタを通じたリーク電流によって徐々に失われる。このため現在の標準的なDRAMでは1秒弱のサイクルでリフレッシュを行っている。本実施例ではトランジスタのリークが減少するため、リフレッシュサイクルを長くすることができる。このためリフレッシュ頻度が減り、データ保持の消費電力が低減できると同時にアクセス時にリフレッシュと競合する頻度も減少するため平均のアクセス時間も低減することが可能である。本実施例のキャパシタ(215)は立体構造をとることで容量を大きくしているが、溝のような他の構造を採ってもよく、またキャパシタ絶縁膜(217)に高誘電率の材料を用いてもよい。
【００２３】
実施例４
図１から図６は、本発明の第４の実施例を示す。図１は本実施例による記憶素子の断面構造図を示す。書き込みトランジスタのソース(1)、ドレイン(2)、制御電極(5)は、高不純物濃度n型の多結晶シリコンよりなる。チャネル(3)は厚さ平均が3nmのノンドープの多結晶シリコンからなる。チャネル(3)と制御電極(5)はSiO2膜からなるゲート絶縁膜(4)で絶縁されている。書き込みトランジスタのソース(1)は電荷蓄積領域を兼ねている。さらに、読み出しトランジスタのソース(7)、ドレイン(8)はｐ型シリコン基板中に設けた高不純物濃度ｎ型領域である。読み出しトランジスタの制御電極(5)は 書き込みトランジスタの制御電極と共通で、電荷蓄積領域(1)を介した容量結合によって基板表面の電位を制御し、チャネルを形成する。本実施例では便宜上ソースやドレインという呼び方を用いているが、特に書き込みトランジスタはパストランジスタであるため逆の呼び方も可能である。また、本実施例及び以下の実施例では工程簡略化のため拡散層構造を最も簡単な構造としたが、短チャネル効果に強いより複雑な構造を採ってもよい。さらに、本実施例ではキャリアを電子とし、以下の実施例でも電子とするが、キャリアは正孔でも構わない。キャリアが正孔の場合、電圧の大小関係や電流の方向が変わることになる。
【００２４】
次に本実施例の記憶素子の動作を説明する。書き込み動作は書き込みトランジスタのドレイン(2)の電位を、書き込みたい情報に応じてハイレベルまたはローレベルに設定し、制御電極(5)の電位を変化させて書き込みトランジスタを導通状態とすることで行う。ドレイン(2)の電位がハイレベルの場合、ドレイン(2)の電位がローレベルの場合と比較して、電荷蓄積領域(1)内の電子数が小さくなる。この蓄積電子の出し入れにはトランジスタを用いるため、EEPROMやフラッシュメモリと比べて印加電圧は小さくてよい。また高速の情報書き込み／消去が可能である。蓄積電子の保持は制御電極(5)の電位を低くし、書き込みトランジスタを非導通状態とすることで行う。この時、チャネルが周囲を絶縁体で囲まれた非常に薄い半導体膜であるため、膜が全て空乏化する。また、膜が薄いため膜厚方向の量子力学的な閉じ込めエネルギーに起因して膜内のポテンシャルが上がる。さらに膜が薄い領域では僅かな膜厚の変化でも大きなポテンシャル変化があるため、膜内のポテンシャル分布は一様でなくランダムに変化する。このため非導通状態において膜内に低ポテンシャル部分が複数あっても高ポテンシャルの領域で分断されることになる。多結晶膜の粒界もポテンシャル障壁として働く。以上から単純な薄膜のSOI(silicon on insulator)構造を用いて完全空乏化のみを利用する場合よりも書き込みトランジスタのリーク電流が小さくなり、保持特性が向上する。シリコンの場合チャネルの厚さが5nm程度以下になるとこの効果が現れる。これは膜厚ばらつきにより薄くなった部分の膜厚が3nm程度となり、閉じ込めエネルギーによるポテンシャル障壁の高さが室温の熱エネルギー程度となるからと考えられる。実際、膜厚の平均を3nm程度とすると効果が顕著になる。先に課題を解決するための手段の中で述べたように実験的にも5nm程度からリーク電流減少の効果を確かめている。この現象は発明者らが独自に見出したものである。従来は多結晶シリコンを用いたTFT(thin film transistor)はリーク電流が大きいとされてきた。電荷蓄積領域(1)内の電子数が異なると、読み出しトランジスタのしきい電圧が異なる。従って所定の電圧条件の下で読み出しトランジスタを流れる電流値の大小を見ることにより、記憶されている情報を読み出すことができる。DRAMとは異なり、蓄積電荷自身ではなく、読み出しトランジスタのドレイン電流の形で情報を記憶素子の外側に取り出すため、素子の縮小しても信号量が大きく減少することがなく、スケールダウンに適している。本構成においては読み出しトランジスタと書き込みトランジスタの制御電極を共通としているため、読み出し時の制御電極(5)の電位は書き込み時の制御電極(5)の電位よりも低く設定する。また読み出し条件において保持電荷が一定の時間以上保持されるよう書き込みトランジスタのしきい電圧を高く設定する必要がある。本実施例では制御電極(5)の電位を5Vに設定して書き込みを行い、2Vに設定して読み出しを行う。さらに、このしきい電圧の設定によっては読み出し時に蓄積電荷が一部失われる場合があるため、読み出し終了後に情報の再書き込み（リフレッシュ）を行ってもよい。本発明はスケーリング可能なため微細加工技術が進むほど大容量化が可能となり、しかも記憶保持時間を長く設計することが可能である。従ってメインメモリへの応用の他に音声、静止画像、動画像記録等にも適する。さらに、ロジック機能と本発明の半導体記憶装置を同一ウエハ上に集積し、データ転送速度向上と製造コスト低減を図ることが可能である。この際、CMOSとDRAMを混載した場合と異なり、記憶素子のキャパシタ絶縁膜あるいはそのための電極を形成するのに新材料を必要としないため、製造工程が簡単であるという特徴がある。
【００２５】
次に本実施例の製造工程を説明する。図２にはリソグラフィー工程で使用するマスクパターンを示す。ホトレジストをマスク(46)にエッチングを行い、この溝を絶縁体で埋め込むことでＰ型基板(6)表面にマスクパターン(46)で囲まれた場所にアクティブ領域を用意する。基板にはSOI基板を用いてもよい。次に表面を酸化して厚さ7nmの読み出しトランジスタのゲート絶縁膜(9)を形成した後ｎ型多結晶シリコン膜を堆積し、ホトレジストをマスク(10)にエッチングすることで電荷蓄積領域(1)を形成する。電荷蓄積領域(1)をマスクとしてAs（ヒ素）またはP（リン）イオンを打ち込んで読み出しトランジスタのソース(7)、ドレイン(8)を形成する。打ち込んだイオンを加熱により活性化した後、この上にＳｉＯ2膜を堆積し、 さらにｎ型多結晶シリコン膜を堆積する。この後ＥＢ(electron beam)レジストをマスク(11)にしてドレイン(2)の多結晶シリコン膜とＳｉＯ2膜を貫通し、電荷蓄積領域(1)に達する穴を形成する。ここでは正方形の穴を用いたが、形は異なってもよい。またマスクパターンが正方形あるいは長方形であっても、レジストパターンは角が丸くなるため、実際の孔パターンはむしろ円柱あるいは長円の柱に近くなる。さらに厚さ3nmのアモルファスシリコン及び厚さ10nmのＳｉＯ2膜を堆積し、アニールを行ってアモルファスシリコンを結晶化する。ホトレジストをマスク(12)にＳｉＯ2膜、多結晶シリコン膜をエッチングし、書き込みトランジスタのドレイン(2)を形成する。この後ゲート絶縁膜(4) として厚さ5nmのＳｉＯ2膜を堆積し、さらにｎ型多結晶シリコン膜を堆積する。ホトレジストをマスク(13)に多結晶シリコン膜エッチングすることで制御電極(5)を形成する。書き込みトランジスタのゲート絶縁膜(4)の膜厚はアモルファスシリコン堆積後に二回堆積したＳｉＯ2膜の和から洗浄工程による削れを引いたもので、ここでは12nmである。公知の多結晶シリコンを用いた単一電子メモリではゲート絶縁膜厚は25nmであるが、これは書き込み消去動作で15V以上の電圧がかかるため、耐圧を確保するためである。本発明では低電圧動作が可能であるため、ゲート絶縁膜厚を薄くし、トランジスタとしての性能を向上させることが可能である。この後ＳｉＯ2膜堆積後平坦化を行い、コンタクト工程、配線工程を行う。以上でわかるように本実施例の素子構造では立体構造を採っているにもかかわらず製造工程において高段差存在下でのリソグラフィー工程がないという特徴がある。
【００２６】
図３、図４、図５は、上記記憶素子を行列状に並べてメモリセルアレイを構成した場合の配線の上面図を示す。図３が単位構造、図４(a)(b)と図５がアレイ構造である。制御電極(5)は書き込み／読み出し用ワード線(40)に、読み出しトランジスタのドレイン(8)は読み出し用データ線(41)に、書き込みトランジスタのドレイン(2)は書き込み用データ線(42)に接続されている。図３４(a)には単位構造の等価回路を示す。書き込みトランジスタのソース(1)はノードDD(267)で読み出しトランジスタの電荷蓄積領域(1)に、書き込みトランジスタのドレイン(2)はノードAA(268)で書込みデータ線(266)に、書き込みトランジスタの制御電極(5)はノードBB(233)でワード線(264)に各々接続されている。また、読み出しトランジスタのソース(223)はノードFF(235)でソース線に、読み出しトランジスタのドレイン(8)はノードEE(270)で読み出しデータ線(265)に、読み出しトランジスタの制御電極(5)はノードCC(272)でワード線(264)に各々接続されている。メモリセルアレイを構成する場合、素子一個の面積ばかりでなく何本の配線を用意する必要があるかも面積に大きく影響する。この観点からも読み出しトランジスタの制御電極(5)と 書き込みトランジスタの制御電極(5)とを共通化した本素子構造は有効である。ここでは読み出し用トランジスタのチャネル電流方向と書き込み／読み出し用ワード線(40)の方向を平行としたが、これは変わっても構わない。本実施例のような方向を用いれば、読み出し用データ線方向に並ぶ複数の記憶素子の読み出しトランジスタの拡散層を共有することによって読み出しトランジスタのドレイン(8)と読み出し用データ線(41)を接続するコンタクト数を減らすことができる。図４(a)は単位構造を左右反転して配置したメモリセルアレイである。従って書き込み用データ線(107)や読み出し用データ線(108)が向かい合う構造を採る。この配置をとることにより、向かい合った読み出し用データ線(108)の間のソース領域が共有化でき、面積削減が可能である。等価回路図を図34(b)に示す。長円(273)で囲った部分が単位セル構造である。尚、本実施例では異なる行のソース領域の拡散層を共有し、これを読み出しトランジスタのソース線に用いているためソース線を図示していないが、適当な本数のワード線を単位にしてコンタクトを取り、金属配線と繋げる必要がある。勿論セル毎に読み出しトランジスタのソース領域のコンタクトを取り金属のソース線に繋げても構わない。面積というという点では大きくなるが、抵抗が減るため読み出しトランジスタの電流が大きく取れ、読み出しが高速になるという特徴がある。図４(b)は左右反転を行う図４(a)とは異なり、同じ構造が繰り返されている。従って読み出し用データ線(109)と書き込み用データ線(110)が順に繰り返される。この等価回路図を図３５(a)に示す。図４(a)の構造のように隣接列でのソース領域共有はできず面積は若干大きくなるが、安定な読み出し動作が可能である特徴がある。図４(a)の構造では読み出し用データ線が隣接しているため隣の線の電位変動の影響を受ける恐れがあるが、図４(b)の構造では互いの距離が離れるからである。また間の書き込み用データ線の電位を固定することによって読み出し動作を安定化してもよい。図５のアレイ構造では隣り合う読み出し用データ線(114)(115)に属するセル(111)(112)で書き込み用データ線(113)を共有している。また同じワード線に属するセルは一つ置きに配置されている。この構造は記憶密度は若干下がるが、読み出し用データ線に折り返しデータ線構造を採ることが可能となっており、ノイズマージンが大きいという特徴がある。等価回路図を図３５(b)に示す。
【００２７】
上記のメモリセルアレイを含む半導体記憶装置の構成を図６に示す。本実施例は不揮発性の半導体記憶装置であり、リフレッシュ動作は行わない。書き込みトランジスタのしきい値を十分高く設定することで電源を切っても記憶が保持される不揮発性メモリとなる。もちろんしきい値の設定をあまり高くせず、バックアップ電源を用いてワード線電位を保持電圧に固定する形でデータを保持しても構わない。この場合保持がより安定し、書き込み電圧を下げることも可能である。あるいは、記憶保持時間を数週間から数ヶ月程度に設定し、電源投入時あるいは電源遮断前にのみリフレッシュを行ってもよい。このような設計は消費電力低減に効果があり、特にバッテリー駆動を行う携帯機器応用に適している。データの入出力はシフトレジスタ(77)を介してシリアルに行う。本発明では揮発性に設計すれば不揮発性に設計する場合より書き込みトランジスタのオン電流を大きくとりやすい。このため書き込み動作が高速であるという特徴がある。記憶が揮発か不揮発とアクセスがランダムかシリアルかの組み合わせはどれをとっても構わない。
【００２８】
実施例５
図７は、本発明の第２の実施例を示す。ソース（電荷蓄積領域）(116)、ドレイン(117)、制御電極(119)、チャネル(118)からなる書き込みトランジスタと、ソース (120)、ドレイン(122)、制御電極(119)、チャネル(121)からなる読み出しトランジスタを有する。書き込みトランジスタのチャネル(118)はB（ボロン）を含む厚さ平均が3nmの多結晶シリコンからなる。書き込みトランジスタと読み出しトランジスタの制御電極(119)が共通なのは実施例１と同様であり、動作のために印加する電圧の関係も同様である。実施例４では電荷蓄積領域 (1)に達する穴を開ける必要があり、従って電荷蓄積領域 (1)の大きさはこの穴以上にする必要がある。このため読み出しトランジスタのソース(7)、ドレイン(8)を電荷蓄積領域 (1)に対して自己整合的作製する場合、短いチャネル長の読み出しトランジスタ形成が難しい。本実施例では電荷蓄積領域 (116)を小さくできるため面積が小さく、オン電流量も大きい読み出しトランジスタ形成が可能である。ただし書き込みトランジスタのチャネル(118)形成時や制御電極(119)形成時に段差が存在するため加工上の難しさがある。
【００２９】
実施例６
図１０は、本発明の第６の実施例を示す。メモリセル構成は基本的に実施例４の図５のアレイ構造と同様であるが、記憶素子の書き込みトランジスタのチャネルに厚さ平均4.5nmの多結晶シリコン薄膜を用いる。よりトランジスタがオンの時の抵抗が小さく、従って高速の書き込みが可能であるが、反面記憶保持時間が短くなるため揮発性のメモリとなる。また本実施例ではデータの入出力は列デコーダ(83)を用いてランダムに行う。
【００３０】
揮発性のランダムアクセスメモリである。リフレッシュ動作を図１１を用いて説明する。リフレッシュ時、あるいは読み出し時にはセンスアンプで増幅された電圧が読み出しデータ線(79)に現れるが、これは書き込み時に書き込みデータ線(80)に与えた電圧の反転情報に対応する。スイッチを開くとインバータ(78)を介した結果書き込み時に与えた情報と同じになった情報が書き込みデータ線(80)に現れる。この後スイッチ(82)を閉じてワード線(81)に書き込みパルスを与えれば再書き込みが可能である。
【００３１】
実施例７
図８、図９は、本発明の第７の実施例を示す。図８(a)は書き込みトランジスタのソース(21)、ドレイン(23)、チャネル(22)、制御電極(24)を含む面での断面であり、読み出しトランジスタについては制御電極(28)、チャネル(26)を含んでいる。図８(b)はこれに直交する面での断面であり、読み出しトランジスタのソース(25)、ドレイン(27)を含む。書き込みトランジスタのソース(21)は本記憶素子の電荷蓄積領域の機能を持つ。絶縁体による素子分離領域(29)も示してある。本実施例では実施例４、５と異なり書き込みトランジタと読み出しトランジスタで共有する部分がない。また立体構造も使用していない。このため素子の占める面積は大きくなってしまうが、動作時の電圧設定の自由度が大きく、また製造工程も簡単ですむという利点がある。特に製造工程において通常のMOSデバイス製造に僅かに工程を加えるだけでよいので、ロジック部分と記憶部分とを同一ウエハ上に形成するのに適している。
【００３２】
次に本実施例の記憶素子の動作を説明する。書き込み動作は書き込みトランジスタのドレイン(23)の電位を、書き込みたい情報に応じてハイレベルまたはローレベルに設定し、制御電極(24)の電位を変化させて書き込みトランジスタを導通状態とすることで行う。蓄積電子の保持は制御電極(24)の電位を低くし、書き込みトランジスタを非導通状態とすることで行う。電荷蓄積領域(21)内の電子数が異なると、読み出しトランジスタのしきい電圧が異なる。従って所定の電圧条件の下で読み出しトランジスタを流れる電流値の大小を見ることにより、記憶されている情報を読み出すことができる。また読み出し動作において制御電極(24)の電位は低いままでよく、ソース(21)、ドレイン(23)間に大きな電圧がかかることもないため読み出し動作に対して保持記憶が安定であるという特徴がある。
【００３３】
図９は上記記憶素子を行列状に並べてメモリセルアレイを構成した場合の配線の上面図を示す。図９が単位セルに当たる。書き込みトランジスタのドレイン(23)は書き込み用データ線(126)に、読み出しトランジタのソース(25)はソース線(127)に、ドレイン(27)は読み出し用データ線(123)に接続されている。また、読み出しトランジスタの制御電極(28)は読み出し用ワード線(125)に、書き込みトランジスタの制御電極(24)は書き込み用ワード線(126)に接続されている。本実施例では読み出しトランジタのソース(25)、ドレイン(27)、制御電極(28)、書き込みトランジスタのドレイン(23)、制御電極(24)の全てに異なる線を容易したが、配線を共有化して面積削減を図ることも可能である。例えば制御電極に対するワード線を共有すれば、電気的な接続関係は実施例４と同様になる。
【００３４】
製造工程においては、読み出しトランジスタの電荷蓄積(21)形成と同時に書込みトランジスタのドレイン領域(23)も形成する。この後チャネル(22)を形成する。チャネル形成においてはSi薄膜、SiO2薄膜を例えば各々厚さ4nmと10nmに堆積後、レジストをマスクにウエットエッチングを行いSiO2薄膜をエッチングする。レジスト除去後O2プラズマ雰囲気中で酸化する。この酸化は高温の酸化と異なり酸化プロセスが遅く、従って10nm未満、例えば7nm程度の厚さの酸化を制御性よく行うのに適している。この酸化によってウエットエッチングによりSiO2膜がなくなっている部分のSi薄膜は全て酸化されるが、ウエットエッチングされなかった部分はSiO2膜にマスクされて酸化されずに残る。このようなチャネル形成方法を採ることによってドライエッチでSi薄膜をエッチングして形成した場合よりも読み出しトランジスタへのダメージが少なく、また書込みトランジスタのソース(21)、ドレイン(23)の削れも少なく抑えることが可能である。この後書込みトランジスタのゲート絶縁膜を堆積後、読み出しトランジスタの制御電極(28)、書込みトランジスタの制御電極(24)を形成する。
【００３５】
実施例８
図１２は、本発明の第８の実施例を示す。実施例７とは書き込みトランジスタのチャネルと配線において異なる。
【００３６】
図１２(a)は書き込みトランジスタのチャネル部分の制御電極形成前における上面図である。ソース(48)、ドレイン(49)は実施例３と同様だが、チャネル(47)は連続膜ではなく、直径の平均が4nmの微少なシリコン結晶粒が二次元的に並べられている。書き込み動作では制御電極に電圧を印加してチャネル(47)のポテンシャルを下げる。結晶粒間はトンネル効果によってキャリアが移動できる。保持においては結晶粒が空乏化し、これに加えて結晶粒間のポテンシャルバリアがキャリアのリークを抑えるという特徴がある。本実施例のチャネル構造は結晶粒径、結晶粒間距離のような上面から観察できる特徴で品質を管理できるため、膜厚で管理するよりも品質管理がしやすい。尚、本実施例のチャネル構造は他の実施例の書き込みトランジスタのチャネルに用いても構わない。さらに本実施例の構造において書き込みトランジスタのチャネル構造に実施例４の多結晶シリコン薄膜を用いても構わない。
【００３７】
図１２(b)は上記記憶素子を行列状に並べてメモリセルアレイを構成した場合の配線の上面図を示す。実施例４では素子構造として書き込みトランジスタのドレイン(23)と読み出しトランジタのドレイン(27)は別であったが、本実施例では金属配線で電気的に接続されている。すなわち、書き込みトランジスタのドレイン(49)と読み出しトランジタのドレイン(54)はともに書き込み／読み出し用データ線(55)に接続されている。また、読み出しトランジスタの制御電極(52)は読み出しワード線(53)に、書き込みトランジスタの制御電極(50)は書き込みワード線(51)に接続されている。このようなワード線を二本用意する構成では読み出し動作時に書込みトランジスタのリーク電流が増加する怖れがないという特徴がある。この接続関係における単位セル構造の等価回路を図３６(a)に示す。書き込みトランジスタのソース(48)はノードA1(274)で読み出しトランジスタの電荷蓄積領域(48)に、書き込みトランジスタのドレイン(49)はノードA2(275)でデータ線(55)に、書き込みトランジスタの制御電極(50)はノードA3(276)で書込みワード線(51)に各々接続されている。また、読み出しトランジスタのソース(54A)はノードA4(227)でソース線に、読み出しトランジスタのドレイン(54)はノードA5(278)でデータ線(55)に、読み出しトランジスタの制御電極(53)はノードA6(279)で読み出しワード線(53)に各々接続されている。書込み動作では書込みたい情報に応じてデータ線(55)をhighまたはlowの電圧に設定し、書込みワード線(51)をhighとする。この時読み出しワード線(53)はlowとし、読み出しトランジスタをオフにしておく。読み出し動作時にはデータ線(55)を0Vより高い電位にプリチャージした後、読み出しワード線(53)をhighとする。この時書込みワード線(51)はlowとし、書込みトランジスタをオフにしておく。この読み出し動作においては、書込み時にデータ線(55)をhighに設定した場合の方がlowに設定した場合よりデータ線(55)の電位が急速に下がる。従ってセンスアンプで増幅すると書込み時の設定を反転した情報に対応する電位に増幅される。メモリセルを並べる密度には必要な配線本数も関係している。書き込み／読み出し共用のデータ線(55)を利用することで配線本数が減らせ、従って記録密度が向上するという特徴がある。また、図１２(b)の構造でも隣接セルと読み出しトランジスタのソース領域(54A)を共有して面積削減を図ることができる。このような配置のセルアレイの回路図を図３６(b)に示す。単位セル構造は円(280)で囲った部分であり、ソース線(281)を共有化している。
【００３８】
図１２のメモリセルを基本要素とするメモリセルアレイを含む半導体記憶装置の構成を図１３に示す。図１２(b)を90度回転させた形で配置している。リフレッシュ動作については、本実施例ではデータ線が共通である点で実施例４と本質的に異なっている。つまり本実施例においては読み出し動作によって、書き込み時と逆の情報として増幅される。再書き込みにおいてこのデータ線設定をそのまま使うため、セルに記憶される情報はリフレッシュの度に反転することになる。このため書き込みワード線が選択された回数を数えるカウンタを備え、情報読み出し時にはその偶奇と読み出されたデータで論理をとって外部に出力する機能を備えている。尚、ソース線(281)をhighに設定して使用することにより書込み時に対し反転しない情報を読み出すこともできる。リフレッシュサイクルは1時間である。リフレッシュ中はアクセスが禁止され、その分アクセスが遅くなる。DRAMにおいては数msから数十msの時間間隔でリフレッシュが行われるが、本実施例ではリフレッシュサイクルが1時間と極めて長い。リフレッシュ頻度が小さいため低消費電力であり、さらにリフレッシュのためにアクセスが遅れることがほとんどないため高速である。
【００３９】
実施例９
図２２は本発明の第９の実施例を示す。本実施例では一素子に2ビットの記憶を行う。メモリセルは図１２(b)と同様であるが、チャネルには厚さ3nmの多結晶シリコン膜を用いる。すなわち、書き込みトランジスタのドレイン(149)と読み出しトランジタのドレイン(154)はともに書き込み／読み出し用データ線(155)に接続されている。また、読み出しトランジスタの制御電極(152)は読み出しワード線(153)に、書き込みトランジスタの制御電極(150)は書き込みワード線(151)に接続されている。
【００４０】
動作を説明する。書き込む2ビットの情報を０、１、２、３する。情報書き込みはデータ線(155)に書き込みたい情報に応じた電位を与え書き込みワード線(151)にパルスを加えることで行う。ここで1ビット記憶の場合と異なり、データ線(155)に与える電位は4種類ある。この電位に応じて蓄積される電荷量が異なる。ここでフラッシュメモリの多値記憶では記憶情報を検証、調整を行う所謂ベリファイという動作を行う。これは素子間の特性ばらつきにより、同じパルスを加えても注入される電荷量が異なってしまうからである。本発明ではデータ線(155)に与えられた電位がそのまま反映されて電荷量が決まるため、素子間で電荷量のばらつきが小さい。このためベリファイ動作が不要、あるいはベリファイを行う場合でも短時間で収束するという特徴がある。読み出しは二回に分けて行う。データ線(155)をプリチャージした後所定の読み出し電位を読み出しワード線(153)に与え、センスすることによって情報が０または１なのか２または３なのか判定する。さらにデータ線(155)を再度プリチャージした後、判定結果に応じて先ほどの読み出し電位よりも高い、あるいは低い所定の電位を読み出しワード線(153)に与え、センスする。これにより０と１、あるいは２と３を判別する。ここでDRAMのように蓄積電荷でデータ線を充放電する記憶素子ではマージンが少ない。さらに破壊読み出しであるため上記のような単純な二回読み出しはできず、工夫が必要である。以上から本発明は多値記憶に非常に適した記憶素子を提供できる。これは本実施例のような書き込み用トランジスタのドレイン領域と読み出し用トランジスタのドレイン領域を共通化した構造に限らない。また本実施例では記憶を2ビットとしたが、より多くの情報を記憶させても構わない。
【００４１】
実施例１０
図１４は本発明の第１０の実施例による記憶素子の断面構造図を示す。断面構造では実施例１と同様に見えるが、動作が異なり、従ってこの素子を行列状に並べてメモリセルアレイを構成した場合の互いの接続関係も異なる。
【００４２】
本実施例においては、書き込みトランジスタのソース（電荷蓄積領域）(14)、ドレイン(15)、制御電極(18)、チャネル(16)は実施例１にそのまま対応している。書き込みトランジスタのソース（電荷蓄積領域）(14)、ドレイン(15)、制御電極(18)が多結晶シリコンからなる点、チャネル(16)が厚さ平均が3nmのノンドープの多結晶シリコンからなる点は実施例４、５と同様である。読み出しトランジスタについてはソース(19)、ドレイン(20)は同じであるが、制御電極(15)が書き込みトランジスタのドレイン(15)と共通である点で実施例１と異なる。また、本実施例では読み出しトランジスタ形成後Si3N4膜(17)を堆積している。これは後の書き込みとトランジスタのチャネル形成のためのアモルファスシリコン堆積工程で、Si3N4膜上では膜厚の制御性がよいためである。
【００４３】
本実施例の記憶素子の動作において、書き込み動作は実施例４と同様でよい。読み出し動作においては、書き込みトランジスタの制御電極(18)の電位を低く設定し、書き込みトランジスタを非導通状態に保ったまま読み出しトランジスタの制御電極(15)の電位を上げる。このとき電荷蓄積領域(14)に蓄積されている電子数の大小によってしきい電圧が異なる。実施例１の場合読み出し時の制御電極(5)の電位よりも書き込み時の制御電極(5)の電位を高く設定するため、書き込み時に読み出しトランジスタが強いオン状態となり、電流が流れる可能性がある。あるいは、読み出し条件において書き込みトランジスタが僅かにオン状態となり、保持電荷が失われてしまう可能性もある。本実施例においては書き込みトランジスタの制御電極(18)と読み出しトランジスタの制御電極(15)が異なるため書き込み動作時において読み出しトランジスタを高抵抗に保ち、読み出し動作時において書き込みトランジスタを高抵抗に保つことが可能であるという特徴がある。
【００４４】
図１５は、上記記憶素子を行列状に並べてメモリセルアレイを構成した場合の配線の上面図を示す。書き込みトランジスタ制御電極(18)は書き込み用ワード線(43)に、読み出しトランジスタのドレイン(20)は読み出し用データ線(44)に、書き込みトランジスタのドレイン(15)は書き込み用データ線兼読み出し用ワード線(45)に接続されている。本実施例においては読み出し用データ線(44)に平行なのは書き込み用ワード線(43)であるという点で実施例１とは異なっている。本実施例のメモリセルを基本要素とするメモリセルアレイを含む半導体記憶装置の構成を図１６に示す。シリアルアクセスを行うメモリ構成である。本実施例では書き込みワード線(43)と読み出しワード線(45)が直交しており、入力用レジスタと出力用レジスタを持つ。大規模の行列状のデータを扱うのに適している。デコーダを用いて入力あるいは出力をランダムアクセスとしてもよい。
【００４５】
実施例１１
図１７は、本発明の第１１の実施例を示す。
【００４６】
図１７(a)は本実施例の記憶素子の断面図である。本実施例は書き込みトランジスタのソース(32)、ドレイン(30)、チャネル(31)、制御電極(33)の構造は実施例４と同様であるが、読み出しトランジスタの構造が異なる。読み出しトランジスタの制御電極(32)が電荷蓄積領域を兼ね、他に読み出しトランジスタの制御電極を持たないという特徴がある。蓄積電荷量の大小によるソース(34)、ドレイン(36)間のコンダクタンス変化を読み出すわけであるが、このままでは記憶内容によっては読み出しトランジスタが常時オンとなってしまうため、行列状に並べて制御する際に不都合である。そこで読み出し時の選択のためのトランジスタをさらに一つ用意する。ソース(36)、ドレイン(38)、チャネル(37)、制御電極(39)からなり、読み出し時に導通状態とする。図１７(ｂ)は本実施例の記憶素子の上面図である。行列状に並べるための配線も示している。ただしソース領域(34)に対する配線は省略しコンタクト孔(34A)のみ示した。アクティブ領域(37A)は太い線で示した。書き込みトランジスタのドレイン領域(30)と制御電極(33)は各々書き込み用データ線(30A)、書き込み用ワード線(33A)に接続され、読み出しトランジスタのドレイン領域(38)と制御電極(39)は各々読み出し用データ線(38A)、読み出し用ワード線(39A)に接続されている。本実施例では一つ多くトランジスタを用意するため面積が大きくなるが、実施例４よりさらに製造工程が簡単となる。また、読み出しトランジスタの制御電極が電荷蓄積部を介して容量結合でチャネル領域の電位制御を行う実施例１から７と比べ、制御電極で直接チャネル領域の電位制御を行うため低電圧化がしやすいという特徴がある。
【００４７】
実施例１２
図１８は、本発明の第１２の実施例を示す。図１８(a)はソース（電荷蓄積領域）(56)、ドレイン(58)、制御電極(59)、チャネル(57)からなる書き込みトランジスタと、ソース (60)、ドレイン(62)、制御電極(58)、チャネル(61)からなる読み出しトランジスタを有する。書き込みトランジスタのチャネル(57)はB（ボロン）を含む厚さ平均が3nmの多結晶シリコンからなる。書き込みトランジスタのドレイン(58)と読み出しトランジスタの制御電極(58)が共通なのは実施例７と同様であり、動作のために印加する電圧の関係も同様である。実施例７では電荷蓄積領域 (14)に達する穴を開ける必要があり、従って電荷蓄積領域 (14)の大きさはこの穴以上にする必要がある。このため読み出しトランジスタのソース(19)、ドレイン(20)を電荷蓄積領域 (14)に対して自己整合的作製する場合、短いチャネル長の読み出しトランジスタ形成が難しい。本実施例では電荷蓄積領域 (14)を小さくできるため面積が小さく、オン電流量も大きい読み出しトランジスタ形成が可能である。
【００４８】
類似の構造として、チャネル(64)が書き込みトランジスタのドレイン(65)の両側に設けられた記憶素子を図１９に示す。実施例５と類似の構造であるが、各部の役割が異なり、従って制御方法が異なる。図１８の構造と同じ大きさでチャネル(64)の幅を二倍にでき、書き込みトランジスタのオン電流を大きくとれるため、書き込み消去が速いという特徴がある。
【００４９】
実施例１３
図２８は、本発明の第１３の実施例を示す。図２８(a)が記憶素子の断面図、図２８(b)は図２８(a)の記憶素子を並べた２セルの上面図（レイアウト図）である。SOI基板を用いる。ソース(218)、ドレイン(219)、チャネル(220)、制御電極(221)を含む書き込みトランジスタは実施例１のトランジスタと同様の構造を持つ。さらにソース(222)、ドレイン(223)、チャネル(224)、電荷蓄積領域(225)、制御電極(226)を含む読み出しトランジスタのうち、ソース(223)、ドレイン(222)、チャネル(224)、電荷蓄積領域(225)の構造は実施例１のトランジスタと同様である。本実施例では書き込みトランジスタの制御電極(221)と読み出しトランジスタの制御電極(226)が電気的に接続されており、各々別に配線した場合と比べて配線面積が少なくてよい。書込みトランジスタを通じて電荷蓄積領域(225)への電荷の出し入れを行い、読み出しトランジスタのしきい電圧変化によって情報を読み出す点では実施例４と同じである。本実施例では立体構造を用いる実施例４と比べて面積は大きくなるが、単結晶基板を用いるため読み出しトランジスタの電流が大きく取れ、読み出しが高速である。また読み出しトランジスタや書込みトランジスタの特性はらつきも小さくできるため、動作がより安定し、マージンを見込んで電圧設定を行わなくてよい分低電圧化にも適している。しきい電圧は書込みトランジスタと読み出しトランジスタで違っても構わない。例えば書込みトランジスタのしきい電圧を高く設定してリーク電流を低減すればよい。またこのSOI基板表面を用いてロジック回路を形成してもよい。尚、図３０に示すように、読み出しトランジスタについては膜厚の薄いチャネルを使用せず、書込みトランジスタより厚い膜厚でチャネル部(237)を形成してもよい。書込みトランジスタのリーク電流を抑えながら読み出しトランジスタのチャネル電流を大きくとることが可能である。図２９には本実施例の等価回路を示す。図２９(a)は図２８(a)の単位セル構造の等価回路である。書き込みトランジスタのソース(218)はノードD(231)で読み出しトランジスタの電荷蓄積領域(225)に、書き込みトランジスタのドレイン(219)はノードA(232)で書込みデータ線(230)に、書き込みトランジスタの制御電極(221)はノードB(233)でワード線(227)に各々接続されている。また、読み出しトランジスタのソース(223)はノードF(235)でソース線に、読み出しトランジスタのドレイン(223)はノードE(234)で読み出しデータ線(228)に、読み出しトランジスタの制御電極(226)はノードC(236)でワード線(227)に各々接続されている。図２９(b)は図２８(b)のセルを二つ並べた構造の等価回路である。
【００５０】
実施例１４
図３１は、本発明の第１４の実施例の断面構造を示す。実施例１１と類似の構造である。書き込みトランジスタのソース(239)、ドレイン(238)、チャネル(240)は多結晶シリコンから成るが、制御電極を上部に設けない点において実施例１１と異なる。さらに書き込みトランジスタのソース(239)兼電荷蓄積領域(239)、ソース(241)、ドレイン(242)、チャネル(243)からなる読み出しトランジスタと、ソース(242)、ドレイン(244)、チャネル(245) 、制御電極(246)から成る選択用トランジスタが接続されている点は実施例１１と同様である。本実施例では拡散層(250)をゲート電極の代わりに用いる。図１７の構造よりも製造工程数を減らすことができ、さらに低コストでメモリが実現できる。特に通常のMOS構造に対してチャネル(240)部分の作製を付け加えるだけでメモリ機能を持たせることができるため、ロジック部との混載に向いている。
【００５１】
実施例１５
図３２は、本発明の第１５の実施例の断面構造を示す。書き込みトランジスタのソース(248)、ドレイン(247)、チャネル(249)は多結晶シリコンからなり、拡散層(250)が制御電極の役割を果たすという意味で実施例１４と共通である。読み出しトランジスタはソース(250)、ドレイン(251)、チャネル(252)、電荷蓄積領域(248)、制御電極(248)からなる。実施例７の図８の構造においては、書込みトランジスタの制御電極(24)と読み出しトランジスタの制御電極(28)を同じ工程で構成する場合この二つのショートを防ぐために距離を開けなければならない。しかし本実施例の構造では、この余裕を設ける必要がないためより小さい面積でメモリセルの構成が可能となっている。
【００５２】
実施例１６
図３３は、本発明の第１６の実施例の断面構造を示す。 SOI基板を用いる。図３３(a)が書き込みトランジスタのソース(254)、ドレイン(255)、チャネル(256)、制御電極１(257)、制御電極２(262)を含む面での断面であり、読み出しトランジスタについては制御電極(261)、チャネル(260)を含んでいる。図８(b)はこれに直交する面での断面であり、読み出しトランジスタのソース(258)、ドレイン(259)を含む。 書き込みトランジスタのソース(254)、ドレイン(255)、チャネル(256)、制御電極１(257)、読み出しトランジスタの制御電極(261)はの多結晶シリコンからなる。書き込みトランジスタの制御電極２(262)、読み出しトランジスタのソース(258)、ドレイン(259) 、チャネル(260)は基板の単結晶シリコンを用いて形成する。本実施例では書込みトタンジスタのチャネル(256)が制御電極１(257)と制御電極２(262)のダブルゲートを有するという特徴がある。このため制御電極とチャネル(256)の容量が増え、書込みトランジスタのリーク電流小さくを抑えるのに有利である。さらに書込みトランジスタのオン電流も多くとることができるため書込み動作が高速に行えるという特徴を持つ。
【００５３】
実施例１７
図３７は、本発明の第１７の実施例を示す。記憶素子の単位構造は実施例４の図１と同様である。実施例４では別々に設けていた書込みデータ線と読み出しデータ線を接続している点で異なる。図３７は単位構造を３行3列の行列状に並べたセルアレイの一部である。点線で囲んだ部分(282)(283)が単位構造にあたる。説明のため小規模並べて示すが実際にはより多く並べてセルアレイの構成要素（メモリマットと呼ぶ）を構成する。読み出しトランジスタのドレイン(285)は同じ列に属する記憶素子と共有構造を採っており、拡散層を配線に用いている点で実施例４で示した図４、図５とは異なる。この方がセル面積が小さい。ソース(284)についても同じ列に属する記憶素子と拡散層を通じて接続されている。書込みトランジスタと読み出しトランジスタに共通のの制御電極(290)は同じ行に属する記憶素子と接続されている。書込みトランジスタのドレイン(286)も同じ列に属する記憶素子と接続されており、さらにメモリマット端で読み出しトランジスタのドレイン(285)とコンタクト孔(287)を通じて接続されている。大規模集積時には拡散層配線、多結晶シリコン配線共に抵抗が高すぎ、従って金属配線で裏打ちすることが必要になるが、ここでは読み出しデータ線兼書込みデータ線の金属配線を用意すればよい。従って配線の面からも面積が小さい。メモリマットの他端にて読み出しトランジスタのソース(284)に対するコンタクト孔(288)を用意し、金属のソース線(289)と接続する。同じ素子のソース、ドレイン領域に対するコンタクト孔(287)(288)をメモリマットの異なる端に設けることでコンタクト孔のために面積の余裕を持たせながらも隣接列の間隔を広くとらずにすむ。この等価回路を図３８に示す。さらに隣接列で読み出しトランジタのソース領域を共通にして面積低減を図ってもよい。この場合隣接列では左右反転の構造となる。加えて読み出しトランジスタのドレイン領域をも隣接列で共有化してもよい。この場合が最小の構成となるが、同時に同じ行に属す隣接する素子への書込みあるいは読み出しが同時にできないため、一列おきに二回に分けて操作するという動作が必要である。本実施例の構成は書込みトランジスタと読み出しトランジスタでデータ線、制御電極ともに共有するものであり、面積を非常に小さくできる。ただし、これらを分離した場合より安定動作できる電圧、しきい値の余裕が少なくなる。尚、ここでは面積削減を最優先として複数記憶素子に対して一個所のコンタクト孔(287)を用いる構成を採ったが、記憶素子毎あるいは少数の記憶素子毎にコンタクト孔を用意してもよい。この場合データ線あるいはワード線間の配線ピッチをより広くとらなければならないが、高抵抗の配線部分が減るため高速動作に適した記憶装置を提供することが可能である。
【００５４】
【発明の効果】
本発明によれば、低リークあるいは不純物注入以外のしきい電圧制御方法を有する半導体素子を提供することが可能であり、さらにこの素子を用いてスケールダウン可能で、リフレッシュサイクルを十分長く確保できる高速書き込みの可能な半導体記憶素子を提供でき、またこれらを用いた半導体装置を提供できる。
【図面の簡単な説明】
【図１】本発明の実施例４の半導体記憶素子の断面構造図である。
【図２】本発明の実施例４の半導体記憶素子を製造するためのマスクパターンである。
【図３】本発明の実施例４の半導体記憶素子を用いてメモリセルアレイを構成する際の配線パターンである。
【図４】本発明の実施例４の半導体記憶素子によるアレイ構造図である。
【図５】本発明の実施例４の半導体記憶素子による他のアレイ構造図である。
【図６】本発明の実施例４の半導体記憶装置の構成を示す図である。
【図７】本発明の実施例５の半導体記憶素子の断面構造図である。
【図８】本発明の実施例７の半導体記憶素子の構造図である。(a)が書き込みトランジスタのチャネルに平行な面での断面図、(b)が読み出しトランジスタのチャネルに平行な面での断面図である。
【図９】本発明の実施例７の半導体記憶素子の上面図である。
【図１０】本発明の実施例６の半導体記憶装置の構成図である。
【図１１】本発明の実施例６の半導体記憶装置のリフレッシュ動作を説明する回路図である。
【図１２】本発明の実施例８の半導体記憶素子の構造図である。(a)が書き込みトランジスタのチャネル部分、(b)が上面図である。
【図１３】本発明の実施例８の半導体記憶装置の構成図である。
【図１４】本発明の実施例１０の半導体記憶素子の断面構造図である。
【図１５】本発明の実施例１０の半導体記憶素子の配線を示す上面図である。
【図１６】本発明の実施例１０の半導体記憶装置の構成図である。
【図１７】本発明の実施例１１の半導体記憶素子の構造図である。 (a)が断面構造図、(b)が上面図である。
【図１８】本発明の実施例１２の半導体記憶素子の断面構造図である。
【図１９】本発明の実施例１２の半導体記憶素子の他の素子構造を示す断面構造図である。
【図２０】本発明に先立つ検討に用いたトランジスタの構造を説明する図である。(a)が断面構造図、(b)が上面図である。
【図２１】本発明に先立つ検討に用いたトランジスタの電気特性を示す図である。(a)がゲート電圧に対するドレイン電流変化、(b)がリーク電流の時間変化を示す図である。
【図２２】本発明の実施例９の半導体記憶素子の上面図である。
【図２３】本発明の実施例１の半導体素子の断面構造図である。
【図２４】本発明の実施例１の半導体素子を製造するためのマスクパターンである。
【図２５】本発明の実施例１の半導素子を用いた半導体装置の回路図である。(a)がインバータ回路ｍ、(b)がNAND回路である。
【図２６】本発明の実施例２の(a)が半導体素子の構造図、(b)が(a)の半導素子を用いた半導体装置の回路図である。である。
【図２７】本発明の実施例３の半導体記憶装置の単位記憶構造である。(a)が断面図、(b)が回路図でる。
【図２８】本発明の実施例１３の半導体記憶素子の断面図が(a)であり、この素子を二つ並べた構造の上面図が(b)である。。
【図２９】本発明の実施例１３の半導体記憶素子の等価回路図である。(a)が図２８(a)に対応する一素子の回路図、(b)が図２８(b)に対応する回路図である。
【図３０】本発明の実施例１３の半導体記憶素子の他の素子構造を示す断面構造図である。
【図３１】本発明の実施例１４の半導体記憶素子の断面構造図である。
【図３２】本発明の実施例１５の半導体記憶素子の断面構造図である。
【図３３】本発明の実施例１６の半導体記憶素子の断面構造図である。(a)が書き込みトランジスタのチャネルに平行な面での断面図、(b)が読み出しトランジスタのチャネルに平行な面での断面図である。
【図３４】本発明の実施例１の等価回路図を示す。(a)が単位構造の等価回路図、(b)が図4(a)のアレイ構造に対応する回路図である。
【図３５】本発明の実施例１の等価回路図を示す。(a)が図4(b)のアレイ構造に対応する回路図、(b)が図５のアレイ構造に対応する回路図である。
【図３６】本発明の実施例８の等価回路図を示す。(a)が単位構造の等価回路図、(b)が図１２(b)の単位記憶構造を用い隣接セル間でソース領域を共有する構造の回路図である。
【図３７】本発明の実施例１７の半導体記憶装置のメモリマットの上面図である。
【図３８】本発明の実施例１７の半導体記憶装置のメモリマットの等価回路図である。
【図３９】本発明に先立つ検討に用いたトランジスタのリーク電流のチャネル膜厚依存性を示す図である。
Claims (6)
- 第１のトランジスタおよび第２のトランジスタを有するメモリセルと、
前記第１のトランジスタのソース電極またはドレイン電極に接続された読み出しデータ線と、
前記第２のトランジスタのソース電極またはドレイン電極の一方に接続された書き込みデータ線と、
前記第２のトランジスタのゲート電極に接続されたワード線とを有し、
前記第１のトランジスタのゲート電極に前記第２のトランジスタのソース電極またはドレイン電極の他方が接続され、
前記第２のトランジスタのシリコンで構成されたチャネル領域の平均の厚さが５ｎｍ以下であり、
前記メモリセルは、前記第１のトランジスタのゲート電極の電荷量によって、情報を記憶し、
リフレッシュ時には、前記読み出しデータ線および前記書き込みデータ線を介して、記憶した情報を前記メモリセルに再書き込みすることを特徴とする半導体記憶装置。 - 請求項１記載の半導体記憶装置において、
前記再書き込みは、前記メモリセルに記憶された情報を読み出すことによって前記読み出しデータ線に現れた電圧の反転情報に対応する電圧を前記書き込みデータ線に供給し、前記ワード線に書き込みパルスを与えることによって行なわれることを特徴とする半導体記憶装置。 - 請求項１記載の半導体記憶装置において、
前記第２のトランジスタは、前記第１のトランジスタのゲート電極上に重なりを有するように配置され、
前記第２のトランジスタのソース電極およびドレイン電極は、基板面に対し垂直方向に配置され、
前記チャネル領域は、前記第２のトランジスタのゲート電極の側面に配置されていることを特徴とする半導体記憶装置。 - 請求項３記載の半導体記憶装置において、
前記第２のトランジスタのゲート電極の少なくとも一部が前記チャネル領域に囲まれていることを特徴とする半導体記憶装置。 - 請求項３記載の半導体記憶装置において、
前記第２のトランジスタのゲート電極が、前記第２のトランジスタのソース電極およびドレイン電極並びにチャネル領域を含む構造の外周部を覆っていることを特徴とする半導体記憶装置。 - 請求項１記載の半導体記憶装置において、
前記第２のトランジスタは、前記第１のトランジスタに対する素子分離領域上に配置されていることを特徴とする半導体記憶装置。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07140299A JP3955409B2 (ja) | 1999-03-17 | 1999-03-17 | 半導体記憶装置 |
| TW089101852A TW477068B (en) | 1999-03-17 | 2000-02-02 | Semiconductor memory device and semiconductor memory apparatus |
| US09/512,827 US6576943B1 (en) | 1999-03-17 | 2000-02-25 | Semiconductor device for reducing leak currents and controlling a threshold voltage and using a thin channel structure |
| AU26926/00A AU2692600A (en) | 1999-03-17 | 2000-02-25 | Semiconductor element and semiconductor device |
| PCT/JP2000/001095 WO2000055920A1 (fr) | 1999-03-17 | 2000-02-25 | Element semi-conducteur et dispositif semi-conducteur |
| US10/158,851 US6876023B2 (en) | 1999-03-17 | 2002-06-03 | Gain cell type non-volatile memory having charge accumulating region charged or discharged by channel current from a thin film channel path |
| US11/055,995 US20050205921A1 (en) | 1999-03-17 | 2005-02-14 | Gain cell type non-volatile memory having charge accumulating region charges or discharged by channel current from a thin film channel path |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07140299A JP3955409B2 (ja) | 1999-03-17 | 1999-03-17 | 半導体記憶装置 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2000269457A JP2000269457A (ja) | 2000-09-29 |
| JP2000269457A5 JP2000269457A5 (ja) | 2006-03-09 |
| JP3955409B2 true JP3955409B2 (ja) | 2007-08-08 |
Family
ID=13459498
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07140299A Expired - Fee Related JP3955409B2 (ja) | 1999-03-17 | 1999-03-17 | 半導体記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (3) | US6576943B1 (ja) |
| JP (1) | JP3955409B2 (ja) |
| AU (1) | AU2692600A (ja) |
| TW (1) | TW477068B (ja) |
| WO (1) | WO2000055920A1 (ja) |
Families Citing this family (74)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19950362C1 (de) * | 1999-10-19 | 2001-06-07 | Infineon Technologies Ag | DRAM-Zellenanordnung, Verfahren zu deren Betrieb und Verfahren zu deren Herstellung |
| US6759282B2 (en) * | 2001-06-12 | 2004-07-06 | International Business Machines Corporation | Method and structure for buried circuits and devices |
| EP1355316B1 (en) * | 2002-04-18 | 2007-02-21 | Innovative Silicon SA | Data storage device and refreshing method for use with such device |
| US6787835B2 (en) * | 2002-06-11 | 2004-09-07 | Hitachi, Ltd. | Semiconductor memories |
| US6649469B1 (en) * | 2002-10-11 | 2003-11-18 | Micron Technology, Inc. | Methods of forming capacitors |
| US6764883B1 (en) * | 2003-01-07 | 2004-07-20 | International Business Machines Corp. | Amorphous and polycrystalline silicon nanolaminate |
| WO2004105140A1 (ja) | 2003-05-22 | 2004-12-02 | Fujitsu Limited | 電界効果トランジスタ及びその製造方法 |
| JP2004355691A (ja) * | 2003-05-28 | 2004-12-16 | Hitachi Ltd | 半導体装置 |
| US7358146B2 (en) * | 2003-06-24 | 2008-04-15 | Micron Technology, Inc. | Method of forming a capacitor |
| US7153778B2 (en) * | 2004-02-20 | 2006-12-26 | Micron Technology, Inc. | Methods of forming openings, and methods of forming container capacitors |
| JP4418254B2 (ja) * | 2004-02-24 | 2010-02-17 | 株式会社ルネサステクノロジ | 半導体集積回路 |
| WO2005091376A1 (ja) * | 2004-03-17 | 2005-09-29 | Japan Science And Technology Agency | 有機縦形トランジスタおよびその製造方法 |
| JP4849817B2 (ja) * | 2005-04-08 | 2012-01-11 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
| JP2007081335A (ja) | 2005-09-16 | 2007-03-29 | Renesas Technology Corp | 半導体装置 |
| CN100448009C (zh) * | 2005-10-21 | 2008-12-31 | 旺宏电子股份有限公司 | 非易失存储器及其制造方法 |
| US8138540B2 (en) * | 2005-10-24 | 2012-03-20 | Macronix International Co., Ltd. | Trench type non-volatile memory having three storage locations in one memory cell |
| JP4602912B2 (ja) * | 2006-01-13 | 2010-12-22 | 日本電信電話株式会社 | ゲインセル・メモリ回路及びその駆動方法 |
| KR100755410B1 (ko) * | 2006-09-22 | 2007-09-04 | 삼성전자주식회사 | 게이트 구조물 및 이를 형성하는 방법, 비휘발성 메모리장치 및 이의 제조 방법 |
| US7400525B1 (en) * | 2007-01-11 | 2008-07-15 | International Business Machines Corporation | Memory cell with independent-gate controlled access devices and memory using the cell |
| US9299568B2 (en) | 2007-05-25 | 2016-03-29 | Cypress Semiconductor Corporation | SONOS ONO stack scaling |
| US8614124B2 (en) | 2007-05-25 | 2013-12-24 | Cypress Semiconductor Corporation | SONOS ONO stack scaling |
| US8320191B2 (en) | 2007-08-30 | 2012-11-27 | Infineon Technologies Ag | Memory cell arrangement, method for controlling a memory cell, memory array and electronic device |
| US9431549B2 (en) | 2007-12-12 | 2016-08-30 | Cypress Semiconductor Corporation | Nonvolatile charge trap memory device having a high dielectric constant blocking region |
| KR101087830B1 (ko) * | 2009-01-05 | 2011-11-30 | 주식회사 하이닉스반도체 | 반도체 소자의 레이아웃 |
| TWI382530B (zh) * | 2009-04-03 | 2013-01-11 | Acer Inc | A method and device for utilizing thin film transistor as nonvolatile memory |
| US9102522B2 (en) | 2009-04-24 | 2015-08-11 | Cypress Semiconductor Corporation | Method of ONO integration into logic CMOS flow |
| US8071453B1 (en) | 2009-04-24 | 2011-12-06 | Cypress Semiconductor Corporation | Method of ONO integration into MOS flow |
| US8072803B2 (en) * | 2009-05-26 | 2011-12-06 | Macronix International Co., Ltd. | Memory device and methods for fabricating and operating the same |
| EP2485127A4 (en) * | 2009-09-30 | 2014-07-30 | Sharp Kk | DISPLAY DEVICE |
| CN102612714B (zh) | 2009-11-13 | 2016-06-29 | 株式会社半导体能源研究所 | 半导体器件及其驱动方法 |
| MY166309A (en) * | 2009-11-20 | 2018-06-25 | Semiconductor Energy Lab | Nonvolatile latch circuit and logic circuit, and semiconductor device using the same |
| KR101911382B1 (ko) | 2009-11-27 | 2018-10-24 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
| EP2510541A4 (en) | 2009-12-11 | 2016-04-13 | Semiconductor Energy Lab | NONVOLATILE LATCH CIRCUIT, LOGIC CIRCUIT, AND SEMICONDUCTOR DEVICE USING THE SAME |
| EP3550604A1 (en) * | 2009-12-25 | 2019-10-09 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| CN102725841B (zh) * | 2010-01-15 | 2016-10-05 | 株式会社半导体能源研究所 | 半导体器件 |
| WO2011086847A1 (en) | 2010-01-15 | 2011-07-21 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| WO2011102228A1 (en) * | 2010-02-19 | 2011-08-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and driving method of semiconductor device |
| KR101932909B1 (ko) * | 2010-03-04 | 2018-12-27 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 메모리 장치 및 반도체 장치 |
| KR101840797B1 (ko) | 2010-03-19 | 2018-03-21 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 메모리 장치 |
| KR101891065B1 (ko) * | 2010-03-19 | 2018-08-24 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 반도체 장치 구동 방법 |
| KR101904445B1 (ko) | 2010-04-16 | 2018-10-04 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
| WO2011145468A1 (en) * | 2010-05-21 | 2011-11-24 | Semiconductor Energy Laboratory Co., Ltd. | Memory device and semiconductor device |
| WO2011162147A1 (en) | 2010-06-23 | 2011-12-29 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| WO2011162104A1 (en) | 2010-06-25 | 2011-12-29 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for driving the same |
| KR101853516B1 (ko) * | 2010-07-27 | 2018-04-30 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
| TWI565001B (zh) * | 2010-07-28 | 2017-01-01 | 半導體能源研究所股份有限公司 | 半導體裝置及半導體裝置的驅動方法 |
| TWI524347B (zh) * | 2010-08-06 | 2016-03-01 | 半導體能源研究所股份有限公司 | 半導體裝置及其驅動方法 |
| JP5743790B2 (ja) * | 2010-08-06 | 2015-07-01 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US8508276B2 (en) | 2010-08-25 | 2013-08-13 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device including latch circuit |
| JP5702689B2 (ja) * | 2010-08-31 | 2015-04-15 | 株式会社半導体エネルギー研究所 | 半導体装置の駆動方法、及び半導体装置 |
| US8634228B2 (en) * | 2010-09-02 | 2014-01-21 | Semiconductor Energy Laboratory Co., Ltd. | Driving method of semiconductor device |
| TWI539453B (zh) | 2010-09-14 | 2016-06-21 | 半導體能源研究所股份有限公司 | 記憶體裝置和半導體裝置 |
| KR101952733B1 (ko) * | 2010-11-05 | 2019-02-27 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
| US8902637B2 (en) * | 2010-11-08 | 2014-12-02 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor memory device comprising inverting amplifier circuit and driving method thereof |
| CN102543734B (zh) * | 2010-12-08 | 2015-06-24 | 中国科学院微电子研究所 | 带有存储功能的mos器件及其形成方法 |
| TWI562142B (en) | 2011-01-05 | 2016-12-11 | Semiconductor Energy Lab Co Ltd | Storage element, storage device, and signal processing circuit |
| KR102026718B1 (ko) * | 2011-01-14 | 2019-09-30 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 기억장치, 반도체 장치, 검출 방법 |
| TWI614747B (zh) * | 2011-01-26 | 2018-02-11 | 半導體能源研究所股份有限公司 | 記憶體裝置及半導體裝置 |
| US8634230B2 (en) * | 2011-01-28 | 2014-01-21 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for driving the same |
| US8659957B2 (en) * | 2011-03-07 | 2014-02-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of driving semiconductor device |
| TWI567735B (zh) | 2011-03-31 | 2017-01-21 | 半導體能源研究所股份有限公司 | 記憶體電路，記憶體單元，及訊號處理電路 |
| JP5886128B2 (ja) | 2011-05-13 | 2016-03-16 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| KR102093909B1 (ko) | 2011-05-19 | 2020-03-26 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 회로 및 회로의 구동 방법 |
| KR102081792B1 (ko) | 2011-05-19 | 2020-02-26 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 연산회로 및 연산회로의 구동방법 |
| TWI570730B (zh) | 2011-05-20 | 2017-02-11 | 半導體能源研究所股份有限公司 | 半導體裝置 |
| JP5890251B2 (ja) * | 2011-06-08 | 2016-03-22 | 株式会社半導体エネルギー研究所 | 通信方法 |
| JP6041707B2 (ja) | 2012-03-05 | 2016-12-14 | 株式会社半導体エネルギー研究所 | ラッチ回路および半導体装置 |
| US9058892B2 (en) | 2012-03-14 | 2015-06-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and shift register |
| CN104321877B (zh) * | 2012-03-29 | 2018-09-14 | 赛普拉斯半导体公司 | 将ono集成到逻辑cmos流程中的方法 |
| US8873308B2 (en) | 2012-06-29 | 2014-10-28 | Semiconductor Energy Laboratory Co., Ltd. | Signal processing circuit |
| JP6329843B2 (ja) | 2013-08-19 | 2018-05-23 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US10586864B2 (en) * | 2018-08-05 | 2020-03-10 | International Business Machines Corporation | Vertical transistor with one-dimensional edge contacts |
| US10593798B2 (en) | 2018-08-05 | 2020-03-17 | International Business Machines Corporation | Vertical transistor with one atomic layer gate length |
| US10872666B2 (en) * | 2019-02-22 | 2020-12-22 | Micron Technology, Inc. | Source line management for memory cells with floating gates |
Family Cites Families (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6025269A (ja) * | 1983-07-21 | 1985-02-08 | Hitachi Ltd | 半導体記憶素子 |
| JPH0740607B2 (ja) * | 1984-10-03 | 1995-05-01 | ソニー株式会社 | 薄膜トランジスタの製造方法 |
| JPS6319847A (ja) * | 1986-07-14 | 1988-01-27 | Oki Electric Ind Co Ltd | 半導体記憶装置 |
| JPS6379369A (ja) * | 1986-09-24 | 1988-04-09 | Hitachi Ltd | 半導体記憶装置 |
| JPH01255269A (ja) * | 1988-04-05 | 1989-10-12 | Oki Electric Ind Co Ltd | 半導体記憶装置 |
| JP2633650B2 (ja) * | 1988-09-30 | 1997-07-23 | 株式会社東芝 | 半導体記憶装置およびその製造方法 |
| US5463234A (en) * | 1992-03-31 | 1995-10-31 | Kabushiki Kaisha Toshiba | High-speed semiconductor gain memory cell with minimal area occupancy |
| US5461250A (en) * | 1992-08-10 | 1995-10-24 | International Business Machines Corporation | SiGe thin film or SOI MOSFET and method for making the same |
| JP3613594B2 (ja) * | 1993-08-19 | 2005-01-26 | 株式会社ルネサステクノロジ | 半導体素子およびこれを用いた半導体記憶装置 |
| JP3450467B2 (ja) * | 1993-12-27 | 2003-09-22 | 株式会社東芝 | 不揮発性半導体記憶装置及びその製造方法 |
| DE4417150C2 (de) * | 1994-05-17 | 1996-03-14 | Siemens Ag | Verfahren zur Herstellung einer Anordnung mit selbstverstärkenden dynamischen MOS-Transistorspeicherzellen |
| JP3745392B2 (ja) * | 1994-05-26 | 2006-02-15 | 株式会社ルネサステクノロジ | 半導体装置 |
| EP1209747A3 (en) * | 1995-02-17 | 2002-07-24 | Hitachi, Ltd. | Semiconductor memory element |
| KR0147352B1 (ko) * | 1995-05-17 | 1998-08-01 | 김주용 | 다이나믹 램의 셀 및 그 제조방법 |
| JPH08340053A (ja) * | 1995-06-13 | 1996-12-24 | Sony Corp | 半導体記憶装置およびその製造方法 |
| JP3429941B2 (ja) * | 1996-02-05 | 2003-07-28 | 株式会社日立製作所 | 半導体記憶装置とその製造方法 |
| TW374196B (en) * | 1996-02-23 | 1999-11-11 | Semiconductor Energy Lab Co Ltd | Semiconductor thin film and method for manufacturing the same and semiconductor device and method for manufacturing the same |
| KR100215866B1 (ko) * | 1996-04-12 | 1999-08-16 | 구본준 | 커패시터가 없는 디램 및 그의 제조방법 |
| US5696019A (en) * | 1996-06-24 | 1997-12-09 | Macronix International Co., Ltd. | Self-aligned trench isolation for memory array using sidewall spacers |
| JP3992797B2 (ja) * | 1996-09-25 | 2007-10-17 | 東芝松下ディスプレイテクノロジー株式会社 | 液晶表示装置 |
| JP4053647B2 (ja) * | 1997-02-27 | 2008-02-27 | 株式会社東芝 | 半導体記憶装置及びその製造方法 |
| JP3512975B2 (ja) * | 1997-03-14 | 2004-03-31 | 株式会社東芝 | 半導体装置およびその製造方法 |
| JP3408401B2 (ja) * | 1997-05-30 | 2003-05-19 | シャープ株式会社 | 半導体記憶素子およびその製造方法 |
| US6246083B1 (en) * | 1998-02-24 | 2001-06-12 | Micron Technology, Inc. | Vertical gain cell and array for a dynamic random access memory |
| JP3749101B2 (ja) * | 2000-09-14 | 2006-02-22 | 株式会社ルネサステクノロジ | 半導体装置 |
| US6787835B2 (en) * | 2002-06-11 | 2004-09-07 | Hitachi, Ltd. | Semiconductor memories |
-
1999
- 1999-03-17 JP JP07140299A patent/JP3955409B2/ja not_active Expired - Fee Related
-
2000
- 2000-02-02 TW TW089101852A patent/TW477068B/zh not_active IP Right Cessation
- 2000-02-25 AU AU26926/00A patent/AU2692600A/en not_active Abandoned
- 2000-02-25 US US09/512,827 patent/US6576943B1/en not_active Expired - Fee Related
- 2000-02-25 WO PCT/JP2000/001095 patent/WO2000055920A1/ja active Application Filing
-
2002
- 2002-06-03 US US10/158,851 patent/US6876023B2/en not_active Expired - Fee Related
-
2005
- 2005-02-14 US US11/055,995 patent/US20050205921A1/en not_active Abandoned
Also Published As
| Publication number | Publication date |
|---|---|
| US6576943B1 (en) | 2003-06-10 |
| US20050205921A1 (en) | 2005-09-22 |
| US6876023B2 (en) | 2005-04-05 |
| AU2692600A (en) | 2000-10-04 |
| US20020145159A1 (en) | 2002-10-10 |
| TW477068B (en) | 2002-02-21 |
| JP2000269457A (ja) | 2000-09-29 |
| WO2000055920A1 (fr) | 2000-09-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3955409B2 (ja) | 半導体記憶装置 | |
| US5355330A (en) | Capacitive memory having a PN junction writing and tunneling through an insulator of a charge holding electrode | |
| JP4915592B2 (ja) | ラテラルサイリスタ及びトラッピング層を有するシリコン‐オン‐インシュレータ読み取り‐書き込み不揮発性メモリ | |
| US6646300B2 (en) | Semiconductor memory device | |
| JP3683895B2 (ja) | 半導体記憶装置並びに携帯電子機器 | |
| JP3613594B2 (ja) | 半導体素子およびこれを用いた半導体記憶装置 | |
| US20060097311A1 (en) | Semiconductor memory device | |
| JP2007081335A (ja) | 半導体装置 | |
| WO2002067320A1 (fr) | Dispositif de stockage a semi-conducteurs et circuit integre a semi-conducteurs | |
| US8143656B2 (en) | High performance one-transistor DRAM cell device and manufacturing method thereof | |
| US8546862B2 (en) | Memory cell, an array, and a method for manufacturing a memory cell | |
| JP3554666B2 (ja) | 半導体メモリ装置 | |
| US6054730A (en) | Semiconductor device | |
| US8391081B2 (en) | Double-gate floating-body memory device | |
| JP2000269358A (ja) | 半導体装置およびその製造方法 | |
| US8144514B2 (en) | One-transistor floating-body DRAM cell device with non-volatile function | |
| EP1120836A1 (en) | Memory cell structure integrated on semiconductor | |
| US20220415901A1 (en) | Method for manufacturing memory device using semiconductor element | |
| KR20120013757A (ko) | 저항 변화층을 포함하는 단일 트랜지스터 플로팅 바디 디램 소자 및 그 제조 방법 | |
| CN117915653A (zh) | 存储单元结构及其制备方法、读写电路及存储器 | |
| JP2000183186A (ja) | 半導体記憶装置及びその製造方法 | |
| JP2001168297A (ja) | 半導体素子およびこれを用いた半導体記憶装置 | |
| KR20060118898A (ko) | 반도체 기억 소자들 및 그 제조방법들 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20031107 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20040309 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060124 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061017 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061215 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070116 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070315 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070410 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070502 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110511 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110511 Year of fee payment: 4 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110511 Year of fee payment: 4 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120511 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120511 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130511 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140511 Year of fee payment: 7 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |