TWI584290B - 非依電性記憶體裝置及其操作方法 - Google Patents

非依電性記憶體裝置及其操作方法 Download PDF

Info

Publication number
TWI584290B
TWI584290B TW105103646A TW105103646A TWI584290B TW I584290 B TWI584290 B TW I584290B TW 105103646 A TW105103646 A TW 105103646A TW 105103646 A TW105103646 A TW 105103646A TW I584290 B TWI584290 B TW I584290B
Authority
TW
Taiwan
Prior art keywords
gate
coupled
signal
circuit
switch
Prior art date
Application number
TW105103646A
Other languages
English (en)
Other versions
TW201729206A (zh
Inventor
王政治
Original Assignee
新唐科技股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 新唐科技股份有限公司 filed Critical 新唐科技股份有限公司
Priority to TW105103646A priority Critical patent/TWI584290B/zh
Priority to US15/414,643 priority patent/US9984750B2/en
Priority to CN201710064030.2A priority patent/CN107039073B/zh
Application granted granted Critical
Publication of TWI584290B publication Critical patent/TWI584290B/zh
Publication of TW201729206A publication Critical patent/TW201729206A/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0097—Erasing, e.g. resetting, circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C14/00—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down
    • G11C14/0054—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down in which the volatile element is a SRAM cell
    • G11C14/009—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down in which the volatile element is a SRAM cell and the nonvolatile element is a resistive RAM element, i.e. programmable resistors, e.g. formed of phase change or chalcogenide material
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/22—Safety or protection circuits preventing unauthorised or accidental access to memory cells
    • G11C16/225—Preventing erasure, programming or reading when power supply voltages are outside the required ranges
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/0073—Write using bi-directional cell biasing

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Security & Cryptography (AREA)
  • Read Only Memory (AREA)
  • Static Random-Access Memory (AREA)

Description

非依電性記憶體裝置及其操作方法
本發明是有關於一種記憶體，且特別是有關於一種非依電性記憶體裝置及其操作方法。
閂鎖器(latch)、正反器(flip-flop)、靜態隨機存取記憶體(static random access memory,SRAM)等具有記憶資料功能的傳統邏輯記憶體電路進入待機模式時，為了保存資料持續存在，系統必須要一直提供電源給傳統邏輯記憶體電路。此時，傳統邏輯記憶體電路的功耗十分可觀。若單純地以傳統非依電性記憶體來取代所述邏輯記憶體電路，雖然在待機模式可完全切斷傳統非依電性記憶體的電源而達到零功耗的目的，但是傳統非依電性記憶體無法達到所述邏輯記憶體電路的操作速度。因此若可結合所述邏輯記憶體電路與非依電性記憶體之優點，便可保持原先操作速度之特色，並且在待機模式中切斷電源來解決功耗問題。
本發明提供一種非依電性記憶體裝置及其操作方法，以特定的架構結合邏輯記憶體電路與非依電性記憶元件的特性。在正常操作期間此非依電性記憶體裝置具有邏輯記憶體電路之存取特性，而在斷電期間邏輯記憶體電路的經儲存資料可以備份至非依電性記憶元件。
本發明的實施例提供一種非依電性記憶體裝置。非依電性記憶體裝置包括邏輯記憶體電路、非依電性記憶元件、寫電路以及讀電路。寫電路的輸入端耦接至邏輯記憶體電路的輸出端，以接收邏輯記憶體電路的經儲存資料。寫電路的第一輸出端耦接至非依電性記憶元件的第一端。寫電路的第二輸出端耦接至非依電性記憶元件的第二端。在寫期間，寫電路將邏輯記憶體電路的經儲存資料寫入非依電性記憶元件。讀電路的第一輸入端耦接至非依電性記憶元件的第一端。讀電路的第二輸入端耦接至非依電性記憶元件的第二端。讀電路的輸出端耦接至邏輯記憶體電路的輸出端。在讀期間讀電路經由邏輯記憶體電路的輸出端將非依電性記憶元件的資料回存至邏輯記憶體電路。
在本發明的一實施例中，上述的邏輯記憶體電路包括反及閘、第一傳輸閘、第一反閘以及第二傳輸閘。反及閘的第一輸入端耦接至重置信號。第一傳輸閘的第一端耦接至反及閘的輸出端。第一傳輸閘的第二端耦接至邏輯記憶體電路的輸出端。第一 傳輸閘的P通道閘極受控於第一讀信號。第一傳輸閘的N通道閘極受控於第二讀信號，其中第二讀信號為第一讀信號的反相信號。在正常操作期間與寫期間，第一傳輸閘為導通。在讀期間，第一傳輸閘為截止。第一反閘的輸入端耦接至第一傳輸閘的第二端。第二傳輸閘的第一端耦接至第一反閘的輸出端。第二傳輸閘的第二端耦接至反及閘的第二輸入端。第二傳輸閘的P通道閘極受控於第一閘控信號。第二傳輸閘的N通道閘極受控於第二閘控信號，其中第二閘控信號為第一閘控信號的反相信號。
在本發明的一實施例中，上述的邏輯記憶體電路更包括第三傳輸閘。第三傳輸閘的第一端作為邏輯記憶體電路的輸入端。第三傳輸閘的第二端耦接至反及閘的第二輸入端。第三傳輸閘的P通道閘極受控於第二閘控信號。第三傳輸閘的N通道閘極受控於第一閘控信號。
在本發明的一實施例中，上述的非依電性記憶體裝置更包括第二反閘、第二反及閘以及第三反閘。第二反閘的輸入端接收第一讀信號。第二反閘的輸出端提供第二讀信號。第二反及閘的第一輸入端接收原始閘控信號。第二反及閘的第二輸入端耦接至第二反閘的輸出端。第二反及閘的輸出端提供第二閘控信號。第三反閘的輸入端耦接至第二反及閘的輸出端，以接收第二閘控信號。第三反閘的輸出端提供第一閘控信號。
在本發明的一實施例中，上述的邏輯記憶體電路包括反及閘、第一反閘以及第一開關。反及閘的第一輸入端耦接至重置 信號。反及閘的輸出端耦接至邏輯記憶體電路的輸出端。第一反閘的輸入端耦接至反及閘的輸出端。第一開關的第一端耦接至第一反閘的輸出端。第一開關的第二端耦接至反及閘的第二輸入端。第一開關受控於第一閘控信號。
在本發明的一實施例中，上述的邏輯記憶體電路更包括第二開關。第二開關的第一端作為邏輯記憶體電路的輸入端。第二開關的第二端耦接至反及閘的第二輸入端。第二開關受控於第二閘控信號，其中第二閘控信號為第一閘控信號的反相信號。
在本發明的一實施例中，上述的邏輯記憶體電路包括第一反及閘、第一傳輸閘、第一反閘、第二傳輸閘、第三傳輸閘、第四傳輸閘、反或閘、第五傳輸閘、第二反閘以及第六傳輸閘。第一反及閘的第一輸入端耦接至第一重置信號。第一傳輸閘的第一端耦接至第一反及閘的輸出端。第一傳輸閘的P通道閘極受控於第一讀信號。第一傳輸閘的N通道閘極受控於第二讀信號，其中第二讀信號為第一讀信號的反相信號。在正常操作期間與寫期間，第一傳輸閘為導通。在讀期間，第一傳輸閘為截止。第一反閘的輸入端耦接至第一傳輸閘的第二端。第二傳輸閘的第一端耦接至第一反閘的輸出端。第二傳輸閘的第二端耦接至第一反及閘的第二輸入端。第二傳輸閘的P通道閘極受控於第一時脈信號。第二傳輸閘的N通道閘極受控於第二時脈信號，其中第二時脈信號為第一時脈信號的反相信號。第三傳輸閘的第一端耦接至第一反及閘的輸出端。第三傳輸閘的N通道閘極受控於第三時脈信 號。第三傳輸閘的P通道閘極受控於第四時脈信號，其中第四時脈信號為第三時脈信號的反相信號。第四傳輸閘的第一端耦接至第一反閘的輸入端。第四傳輸閘的N通道閘極受控於第一讀信號。第四傳輸閘的P通道閘極受控於第二讀信號，其中在正常操作期間與寫期間，第四傳輸閘為截止。在讀期間，第四傳輸閘為導通。反或閘的第一輸入端耦接至第二重置信號，其中第二重置信號為第一重置信號的反相信號。反或閘的第二輸入端耦接至第三傳輸閘的第二端。第五傳輸閘的第一端耦接至反或閘的輸出端。第五傳輸閘的第二端耦接至邏輯記憶體電路的輸出端。第五傳輸閘的P通道閘極受控於第一讀信號。第五傳輸閘的N通道閘極受控於第二讀信號。在正常操作期間與寫期間，第五傳輸閘為導通。在讀期間，第五傳輸閘為截止。第二反閘的輸入端耦接至第五傳輸閘的第二端。第六傳輸閘的第一端耦接至第二反閘的輸出端。第六傳輸閘的第二端耦接至反或閘的第二輸入端與第四傳輸閘的第二端。第六傳輸閘的P通道閘極受控於第三時脈信號。第六傳輸閘的N通道閘極受控於第四時脈信號。
在本發明的一實施例中，上述的非依電性記憶體裝置更包括第三反閘、第二反及閘、第四反閘、第五反閘、第三反及閘以及第六反閘。第三反閘的輸入端接收第一讀信號。第三反閘的輸出端提供第二讀信號。第二反及閘的第一輸入端接收原始時脈信號。第二反及閘的第二輸入端耦接至第三反閘的輸出端。第二反及閘的輸出端提供第四時脈信號。第四反閘的輸入端耦接至第 二反及閘的輸出端，以接收第四時脈信號。第四反閘的輸出端提供第三時脈信號。第五反閘的輸入端接收原始時脈信號。第三反及閘的第一輸入端耦接至第五反閘的輸出端。第三反及閘的第二輸入端耦接至第三反閘的輸出端。第三反及閘的輸出端提供第二時脈信號。第六反閘的輸入端耦接至第三反及閘的輸出端，以接收第二時脈信號。第六反閘的輸出端提供第一時脈信號。
在本發明的一實施例中，上述的邏輯記憶體電路包括第一反及閘、第一反閘、第一開關、第二開關、緩衝器、反或閘、第二反閘以及第三開關。第一反及閘的第一輸入端耦接至第一重置信號。第一反閘的輸入端耦接至第一反及閘的輸出端。第一開關的第一端耦接至第一反閘的輸出端。第一開關的第二端耦接至第一反及閘的第二輸入端。第一開關受控於第一時脈信號。第二開關的第一端耦接至第一反及閘的輸出端。第二開關受控於第二時脈信號。緩衝器的輸出端耦接至第一反閘的輸入端。緩衝器受控於讀信號。反或閘的第一輸入端耦接至第二重置信號，其中第二重置信號為第一重置信號的反相信號。反或閘的第二輸入端耦接至第二開關的第二端。第二反閘的輸入端耦接至反或閘的輸出端。第三開關的第一端耦接至第二反閘的輸出端。第三開關的第二端耦接至反或閘的第二輸入端與緩衝器的輸入端。第三開關受控於第三時脈信號，其中第三時脈信號為第二時脈信號的反相信號。
在本發明的一實施例中，上述的寫電路包括第一準位移 位器以及第二準位移位器。第一準位移位器的輸入端耦接至邏輯記憶體電路的輸出端。第一準位移位器的輸出端作為寫電路的第二輸出端。第一準位移位器受控於寫信號。當寫信號為第一邏輯態時，第一準位移位器的輸出端被禁能。當寫信號為第二邏輯態時，第一準位移位器的輸出端依照邏輯記憶體電路的輸出端的信號而決定輸出高寫電壓或低寫電壓，其中高寫電壓與低寫電壓的電壓差大於非依電性記憶元件的閾電壓。第二準位移位器的輸入端耦接至邏輯記憶體電路的第二輸出端。第二準位移位器的輸出端作為寫電路的第一輸出端。第二準位移位器受控於寫信號。當寫信號為第一邏輯態時，第二準位移位器的輸出端被禁能。當寫信號為第二邏輯態時，第二準位移位器的輸出端依照邏輯記憶體電路的第二輸出端的信號而決定輸出高寫電壓或低寫電壓。
在本發明的一實施例中，上述的寫電路包括第一緩衝器以及第二緩衝器。第一緩衝器的輸入端耦接至邏輯記憶體電路的輸出端。第一緩衝器的輸出端作為寫電路的第二輸出端。第一緩衝器的電源端耦接至高寫電壓。第一緩衝器的參考電壓端耦接至低寫電壓。高寫電壓與低寫電壓的電壓差大於非依電性記憶元件的閾電壓。第一緩衝器受控於寫信號而決定是否禁能第一緩衝器的輸出端。第二緩衝器的輸入端耦接至邏輯記憶體電路的第二輸出端。第二緩衝器的輸出端作為寫電路的第一輸出端。第二緩衝器的電源端耦接至高寫電壓。第二緩衝器的參考電壓端耦接至低寫電壓。第二緩衝器受控於寫信號而決定是否禁能第二緩衝器的 輸出端。
在本發明的一實施例中，上述的讀電路包括第一開關、電阻器、第二開關以及第三開關。第一開關的第一端作為讀電路的輸出端，以耦接至邏輯記憶體電路的輸出端。第一開關的第二端作為讀電路的第一輸入端，以耦接至非依電性記憶元件的第一端。第一開關受控於第一讀信號。在正常操作期間與寫期間，第一開關為截止。在讀期間，第一開關為導通。電阻器的第一端耦接至第一開關的第二端。第二開關的第一端耦接至電阻器的第二端。第二開關的第二端耦接至系統電壓。第二開關的控制端受控於第二讀信號。在正常操作期間與寫期間，第二開關為截止。在讀期間，第二開關為導通。第三開關的第一端作為讀電路的第二輸入端，以耦接至非依電性記憶元件的第二端。第三開關的第二端耦接至參考電壓。第三開關的控制端受控於第一讀信號。在正常操作期間與寫期間，第三開關為截止。在讀期間，第三開關為導通。
在本發明的一實施例中，上述的讀電路包括緩衝器、電阻器、第一開關以及第二開關。緩衝器的輸出端作為讀電路的輸出端，以耦接至邏輯記憶體電路的輸出端。緩衝器的輸入端作為讀電路的第一輸入端，以耦接至非依電性記憶元件的第一端。緩衝器受控於第一讀信號。在正常操作期間與寫期間，緩衝器被禁能。在讀期間，緩衝器被致能。電阻器的第一端耦接至緩衝器的輸入端。第一開關的第一端耦接至電阻器的第二端。第一開關的 第二端耦接至系統電壓。第一開關的控制端受控於第二讀信號。在正常操作期間與寫期間，第一開關為截止。在讀期間，第一開關為導通。第二開關的第一端作為讀電路的第二輸入端，以耦接至非依電性記憶元件的第二端。第二開關的第二端耦接至參考電壓。第二開關的控制端受控於第一讀信號。在正常操作期間與寫期間，第二開關為截止。在讀期間，第二開關為導通。
本發明的實施例提供一種非依電性記憶體裝置的操作方法。所述操作方法包括：配置邏輯記憶體電路、非依電性記憶元件、寫電路以及讀電路於非依電性記憶體裝置；由寫電路在寫期間將邏輯記憶體電路的經儲存資料寫入非依電性記憶元件；以及由讀電路在讀期間經由邏輯記憶體電路的輸出端將非依電性記憶元件的資料回存至邏輯記憶體電路。其中，寫電路的輸入端耦接至邏輯記憶體電路的輸出端，寫電路的第一輸出端耦接至非依電性記憶元件的第一端，寫電路的第二輸出端耦接至非依電性記憶元件的第二端，讀電路的第一輸入端耦接至非依電性記憶元件的第一端，讀電路的第二輸入端耦接至非依電性記憶元件的第二端，讀電路的輸出端耦接至邏輯記憶體電路的輸出端。
在本發明的一實施例中，上述的非依電性記憶元件包括電阻性記憶元件。電阻性記憶元件的上電極與下電極分別做為所述非依電性記憶元件的第一端與第二端。
在本發明的一實施例中，上述的操作方法更包括：在正常操作期間禁能寫電路以及讀電路；在寫期間禁能讀電路；在寫 期間致能寫電路，以便將邏輯記憶體電路的經儲存資料寫入非依電性記憶元件；在讀期間禁能寫電路；以及在讀期間致能讀電路，以便將非依電性記憶元件的資料回存至邏輯記憶體電路。
基於上述，本發明實施例所述非依電性記憶體裝置及其操作方法可以利用特定的架構結合邏輯記憶體電路與非依電性記憶元件。在正常操作期間，寫電路以及讀電路被禁能。因此，非依電性記憶元件在正常操作期間不會影響邏輯記憶體電路的運作。在寫期間，讀電路被禁能而寫電路被致能，因此寫電路可以將邏輯記憶體電路的經儲存資料寫入(備份至)非依電性記憶元件。在讀期間，寫電路被禁能而讀電路被致能，因此讀電路可以將非依電性記憶元件的資料回存至邏輯記憶體電路。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
100、400、600、700、900‧‧‧非依電性記憶體裝置
110‧‧‧邏輯記憶體電路
111‧‧‧反及閘
112、114、115‧‧‧傳輸閘
113、116‧‧‧反閘
117、118‧‧‧開關
120‧‧‧寫電路
121‧‧‧第一準位移位器
122‧‧‧第二準位移位器
123‧‧‧第一緩衝器
124‧‧‧第二緩衝器
130‧‧‧非依電性記憶元件
140‧‧‧讀電路
141、143、144‧‧‧開關
142‧‧‧電阻器
145‧‧‧緩衝器
150、160‧‧‧控制電路
151、153‧‧‧反閘
152‧‧‧反及閘
161、163、164、166‧‧‧反閘
162、165‧‧‧反及閘
210、220、230、240‧‧‧曲線
711‧‧‧反及閘
712、714、715、716、718、720、721‧‧‧傳輸閘
713、719、722‧‧‧反閘
717‧‧‧反或閘
723、724、726、727‧‧‧開關
725‧‧‧緩衝器
BE‧‧‧下電極
CK‧‧‧原始時脈信號
CK0、CK0B、CK1、CK1B‧‧‧時脈信號
D‧‧‧輸入端
G‧‧‧原始閘控信號
GE‧‧‧第一閘控信號
GEB‧‧‧第二閘控信號
GND‧‧‧接地電壓
HRS‧‧‧高阻態
LRS‧‧‧低阻態
NPP‧‧‧停止供電期間
Q、QB‧‧‧輸出端
R、RB‧‧‧重置信號
RD‧‧‧第一讀信號
RDB‧‧‧第二讀信號
RP‧‧‧讀期間
S310、S320、S330‧‧‧步驟
TE‧‧‧上電極
VDD‧‧‧系統電壓
VFW‧‧‧生成電壓
VRESET‧‧‧重置電壓
VSET‧‧‧設定電壓
WP‧‧‧寫期間
WR‧‧‧寫信號
圖1是依照本發明一實施例所繪示的一種非依電性記憶體裝置的電路方塊示意圖。
圖2是依照一實施例說明圖1所示非依電性記憶元件的特性曲線示意圖。
圖3是依照本發明實施例說明一種非依電性記憶體裝置的操作方法的流程示意圖。
圖4是依照本發明另一實施例所繪示的一種非依電性記憶體裝置的電路方塊示意圖。
圖5是依照本發明一實施例說明圖4所示電路的信號時序示意圖。
圖6是依照本發明再一實施例所繪示的一種非依電性記憶體裝置的電路方塊示意圖。
圖7是依照本發明又一實施例所繪示的一種非依電性記憶體裝置的電路方塊示意圖。
圖8是依照本發明一實施例說明圖7所示電路的信號時序示意圖。
圖9是依照本發明更一實施例所繪示的一種非依電性記憶體裝置的電路方塊示意圖。
在本案說明書全文(包括申請專利範圍)中所使用的「耦接(或連接)」一詞可指任何直接或間接的連接手段。舉例而言，若文中描述第一裝置耦接(或連接)於第二裝置，則應該被解釋成該第一裝置可以直接連接於該第二裝置，或者該第一裝置可以透過其他裝置或某種連接手段而間接地連接至該第二裝置。另外，凡可能之處，在圖式及實施方式中使用相同標號的元件/構件/步驟代表相同或類似部分。不同實施例中使用相同標號或使用相同用語的元件/構件/步驟可以相互參照相關說明。
圖1是依照本發明一實施例所繪示的一種非依電性記憶體裝置100的電路方塊示意圖。非依電性記憶體裝置100包括邏輯記憶體電路110、寫電路120、非依電性記憶元件130以及讀電路140。依照設計需求，邏輯記憶體電路110可以是任何依電性記憶體元件/電路。例如(但不限於此)，邏輯記憶體電路110可以包括閂鎖器、正反器、靜態隨機存取記憶體或是其他具有記憶資料功能的記憶體電路/元件。與非依電性記憶元件130相比，邏輯記憶體電路110具有更快的存取速度。
邏輯記憶體電路110具有輸入端(例如輸入端D)與輸出端(例如輸出端Q或輸出端QB)。寫電路120的輸入端耦接至邏輯記憶體電路110的輸出端(例如輸出端Q或輸出端QB)，以接收邏輯記憶體電路110的經儲存資料。寫電路120的第一輸出端耦接至非依電性記憶元件130的第一端，而寫電路120的第二輸出端耦接至非依電性記憶元件130的第二端。非依電性記憶元件130可以是電阻式記憶體(resistive memory)、相變化記憶體(phase change memory,PCM)或是其他非揮發性記憶體。例如，於圖1所示實施例中，非依電性記憶元件130包括電阻性記憶元件，其中電阻性記憶元件的上電極(top electrode)TE做為所述非依電性記憶元件130的第一端以耦接至寫電路120的第一輸出端，而電阻性記憶元件的下電極(bottom electrode)BE做為所述非依電性記憶元件130的第二端以耦接至寫電路120的第二輸出端。讀電路140的第一輸入端耦接至非依電性記憶元件130的第 一端(例如上電極TE)。讀電路140的第二輸入端耦接至非依電性記憶元件130的第二端(例如下電極BE)。讀電路140的輸出端耦接至邏輯記憶體電路110的輸出端(例如輸出端Q或輸出端QB)。
應用本實施例者可以視其設計需求而以任何方式實現上述非依電性記憶元件130。例如(但不限於此)，上述非依電性記憶元件130的構造可以是在基板(substrate)垂直方向上按照「下電極BE、可變電阻體、上電極TE」之順序來層疊而成。例如，在鑭鋁氧化物LaAlO3(LAO)之單晶基板上所沉積的下電極BE材料可以是釔鋇銅氧化物YBa2Cu3O7(YBCO)膜，可變電阻體的材料可以是鈣鈦礦型氧化物之結晶性鐠鈣錳氧化物Pr1-XCaXMnO3(PCMO)膜，上電極TE材料可以是濺鍍所沉積的Ag膜。此外，除了上述鈣鈦礦材料以外，已知ZnSe-Ge異質構造或者關於Ti、Nb、Hf、Zr、Ta、Ni、V、Zn、Sn、In、Th、Al等金屬之氧化物亦可能作為上述可變電阻體之材料。基於可變電阻體之材料的不同，非依電性記憶元件130的電阻特性亦不相同。依據在上電極TE和下電極BE之間所施加之電壓的方向，此非依電性記憶元件130的電阻值能夠可逆改變。藉由讀取該可變電阻體材料之電阻值，能夠實現電阻式記憶體的功效。
圖2是依照一實施例說明圖1所示非依電性記憶元件130的特性曲線示意圖。圖2橫軸表示非依電性記憶元件130的上電極TE與下電極BE之間的電壓差(即上電極TE的電壓減下電極 BE的電壓)，而縱軸表示流經非依電性記憶元件130的電流值。曲線210與曲線220表示處於低阻態LRS的非依電性記憶元件130的電流對電壓特性曲線，而曲線230與曲線240表示處於高阻態HRS的非依電性記憶元件130的電流對電壓特性曲線。依照材質的不同，所述低阻態LRS的電阻值可以是數十歐姆或數百歐姆(例如數KΩ)，而所述高阻態HRS的電阻值可以大於低阻態LRS電阻值的數十倍以上(例如10K~100MΩ)。假設非依電性記憶元件130處於高阻態HRS(參照曲線230)，當非依電性記憶元件130的上電極TE與下電極BE之間的電壓差大於第一閾電壓(即圖2所示設定電壓VSET)時，非依電性記憶元件130會發生「設定(set)」操作，使得非依電性記憶元件130的阻態會從高阻態HRS轉變為低阻態LRS。請參照曲線220，當低阻態LRS的非依電性記憶元件130的上電極TE與下電極BE之間的電壓差小於第二閾電壓(即圖2所示重置電壓VRESET)時，非依電性記憶元件130會發生「重置(reset)」操作，使得非依電性記憶元件130的阻態會從低阻態LRS轉變為高阻態HRS。
圖3是依照本發明實施例說明一種非依電性記憶體裝置100的操作方法的流程示意圖。於步驟S310中，邏輯記憶體電路110、寫電路120、非依電性記憶元件130以及讀電路140被配置於非依電性記憶體裝置100。在正常操作期間，寫電路120以及讀電路140可以被禁能。於被禁能期間中，寫電路120的輸入端及/或讀電路140的輸出端處於浮接狀態或高阻抗狀態。因此，寫電 路120、非依電性記憶元件130以及讀電路140在正常操作期間不會影響邏輯記憶體電路110的運作。
在寫期間，讀電路140可以被禁能。於被禁能期間中，讀電路140的第一輸入端與第二輸入端處於浮接狀態或高阻抗狀態。寫電路120在寫期間將邏輯記憶體電路110的經儲存資料寫入(備份至)非依電性記憶元件130(步驟S320)。舉例來說(但不限於此)，假設邏輯記憶體電路110的經儲存資料為邏輯「1」，則寫電路120可以在寫期間將非依電性記憶元件130的阻態設定為低阻態LRS。假設邏輯記憶體電路110的經儲存資料為邏輯「0」，則寫電路120可以在寫期間將非依電性記憶元件130的阻態重置為高阻態HRS。系統會判斷是否進入待機模式，例如待機或關機。當進入待機或關機(斷電)時，非依電性記憶體裝置100會先進行儲存程序(步驟S320，進入寫期間)，以將邏輯記憶體電路110的資訊/資料記錄於非依電性記憶元件130。完成前述儲存程序(步驟S320)後，系統可以停止供電給邏輯記憶體電路110，以減少邏輯記憶體電路110的功耗。至此，非依電性記憶體裝置100已進入待機或關機狀態/模式。
當非依電性記憶體裝置100結束待機或關機狀態/模式時，所述非依電性記憶體裝置100進行恢復程序(步驟S330，進入讀期間)，以便將非依電性記憶元件130所儲存的資訊寫回到邏輯記憶體電路110。於恢復程序中，邏輯記憶體電路110的輸出端(例如輸出端Q或輸出端QB)尚處於未備妥狀態(例如浮接狀態、 高阻抗狀態、或其他未知邏輯態等)。在讀期間，寫電路120可以被禁能。於被禁能期間中，寫電路120的第一輸出端與第二輸出端處於浮接狀態或高阻抗狀態。讀電路140在讀期間經由邏輯記憶體電路110的輸出端(例如輸出端Q或輸出端QB)將非依電性記憶元件130的資料回存至邏輯記憶體電路110。舉例來說(但不限於此)，假設非依電性記憶元件130的「資料」為低阻態LRS(相當於邏輯「1」)，則讀電路140在讀期間可以經由邏輯記憶體電路110的輸出端將邏輯「1」回存至邏輯記憶體電路110。假設非依電性記憶元件130的「資料」為高阻態HRS(相當於邏輯「0」)，則讀電路140在讀期間可以經由邏輯記憶體電路110的輸出端將邏輯「0」回存至邏輯記憶體電路110。完成前述恢復程序(步驟S330)後，邏輯記憶體電路110可以進行正常操作。
因此，本實施例所述非依電性記憶體裝置100及其操作方法可以利用特定的架構結合邏輯記憶體電路110與非依電性記憶元件130。在正常操作期間，寫電路120以及讀電路140被禁能。因此，非依電性記憶元件130在正常操作期間不會影響邏輯記憶體電路110的運作。在寫期間，讀電路140被禁能，而寫電路120被致能以將邏輯記憶體電路110的經儲存資料寫入(備份至)非依電性記憶元件130。在讀期間，寫電路120被禁能，而讀電路140被致能以將非依電性記憶元件130的資料回存至邏輯記憶體電路110。
圖4是依照本發明另一實施例所繪示的一種非依電性記 憶體裝置400的電路方塊示意圖。非依電性記憶體裝置400包括邏輯記憶體電路110、寫電路120、非依電性記憶元件130、讀電路140以及控制電路150。圖4所示邏輯記憶體電路110、寫電路120、非依電性記憶元件130以及讀電路140可以參照圖1至圖3的相關說明而類推。
於圖4所示實施例中，控制電路150包括反閘151、反及閘152以及反閘153。反閘151的輸入端可以從前級電路(例如控制器，未繪示)接收第一讀信號RD。反閘151的輸出端提供第二讀信號RDB給邏輯記憶體電路110與讀電路140，其中第二讀信號RDB為第一讀信號RD的反相信號。反及閘152的第一輸入端可以從前級電路(例如控制器，未繪示)接收原始閘控信號G。反及閘152的第二輸入端耦接至反閘151的輸出端，以接收第二讀信號RDB。反及閘152的輸出端提供第二閘控信號GEB給邏輯記憶體電路110。反閘153的輸入端耦接至反及閘152的輸出端，以接收第二閘控信號GEB。反閘153的輸出端提供第一閘控信號GE給邏輯記憶體電路110，其中第一閘控信號GE為第二閘控信號GEB的反相信號。
於圖4所示實施例中，邏輯記憶體電路110包括反及閘111、傳輸閘112、反閘113、傳輸閘114、傳輸閘115以及反閘116。傳輸閘115的P通道閘極受控於第二閘控信號GEB。傳輸閘115的N通道閘極受控於第一閘控信號GE。傳輸閘115的第一端作為邏輯記憶體電路110的輸入端D。傳輸閘115的第二端耦接至反 及閘111的第二輸入端。反及閘111的第一輸入端可以從前級電路(例如控制器，未繪示)接收重置信號RB。反閘116的輸入端耦接至反及閘111的輸出端。反閘116的輸出端作為邏輯記憶體電路110的輸出端Q。
傳輸閘112的第一端耦接至反及閘111的輸出端。傳輸閘112的第二端耦接至邏輯記憶體電路110的輸出端QB。傳輸閘112的P通道閘極受控於第一讀信號RD。傳輸閘112的N通道閘極受控於第二讀信號RDB。在正常操作期間與寫期間，傳輸閘112為導通。在讀期間，傳輸閘112為截止。反閘113的輸入端耦接至傳輸閘112的第二端。傳輸閘114的第一端耦接至反閘113的輸出端。傳輸閘114的第二端耦接至反及閘111的第二輸入端。傳輸閘114的P通道閘極受控於第一閘控信號GE。傳輸閘114的N通道閘極受控於第二閘控信號GEB。
於圖4所示實施例中，寫電路120包括第一準位移位器121與第二準位移位器122。第一準位移位器121的輸入端耦接至邏輯記憶體電路110的輸出端QB。第一準位移位器121的輸出端作為寫電路120的第二輸出端，以耦接至非依電性記憶元件130的第二端(例如下電極BE)。第一準位移位器121的致能控制端可以從前級電路(例如控制器，未繪示)接收寫信號WR。第一準位移位器121受控於寫信號WR。當寫信號WR為第一邏輯態(例如邏輯「0」)時，第一準位移位器121的輸出端被禁能。當寫信號WR為第二邏輯態(例如邏輯「1」)時，第一準位移位器121 的輸出端依照邏輯記憶體電路110的輸出端QB的信號而決定輸出高寫電壓(例如生成(Forming)電壓VFW)或低寫電壓(例如接地電壓GND)。其中，高寫電壓與低寫電壓的電壓差大於非依電性記憶元件130的閾電壓，例如大於圖2所示設定電壓VSET的絕對值，以及/或是大於圖2所示重置電壓VRESET的絕對值。
第二準位移位器122的輸入端耦接至邏輯記憶體電路110的輸出端Q。第二準位移位器122的輸出端作為寫電路120的第一輸出端，以耦接至非依電性記憶元件130的第一端(例如上電極TE)。第二準位移位器122的致能控制端可以從前級電路(例如控制器，未繪示)接收寫信號WR。第二準位移位器122受控於寫信號WR。當寫信號WR為第一邏輯態(例如邏輯「0」)時，第二準位移位器122的輸出端被禁能。當寫信號WR為第二邏輯態(例如邏輯「1」)時，第二準位移位器122的輸出端依照邏輯記憶體電路110的輸出端Q的信號而決定輸出高寫電壓(例如生成電壓VFW)或低寫電壓(例如接地電壓GND)。
舉例來說，假設邏輯記憶體電路110的輸出端Q的信號為邏輯「1」(亦即輸出端QB的信號為邏輯「0」)，以及假設寫信號WR為第二邏輯態(例如邏輯「1」)，則第一準位移位器121可以在寫期間將輸出端Q的信號轉換為高寫電壓(例如生成電壓VFW)，而第二準位移位器122可以在寫期間將輸出端QB的信號轉換為低寫電壓(例如接地電壓GND)。高寫電壓被傳送至非依電性記憶元件130的第一端(例如上電極TE)，而低寫電壓被傳送 至非依電性記憶元件130的第二端(例如下電極BE)。因此，非依電性記憶元件130的阻態被設定為低阻態LRS。以此類推，當邏輯記憶體電路110的輸出端Q的信號為邏輯「0」(亦即輸出端QB的信號為邏輯「1」)時，非依電性記憶元件130的阻態在寫期間將被重置為高阻態HRS。
寫電路120的實現方式並不限於第一準位移位器121與第二準位移位器122。舉例來說，在另一實施例中，寫電路120包括第一緩衝器123以及第二緩衝器124。第一緩衝器123的輸入端耦接至邏輯記憶體電路110的輸出端QB。第一緩衝器123的輸出端作為寫電路120的第二輸出端，以耦接至非依電性記憶元件130的第二端(例如下電極BE)。第一緩衝器123的電源端耦接至高寫電壓(例如生成電壓VFW)。第一緩衝器123的參考電壓端耦接至低寫電壓(例如接地電壓GND)。生成電壓VFW與接地電壓GND的電壓差大於非依電性記憶元件130的閾電壓，例如大於圖2所示設定電壓VSET的絕對值，以及/或是大於圖2所示重置電壓VRESET的絕對值。第一緩衝器123的致能控制端可以從前級電路(例如控制器，未繪示)接收寫信號WR。第一緩衝器123受控於寫信號WR而決定是否禁能第一緩衝器123的輸出端。
第二緩衝器124的輸入端耦接至邏輯記憶體電路110的輸出端Q。第二緩衝器124的輸出端作為寫電路120的第一輸出端，以耦接至非依電性記憶元件130的第一端(例如上電極TE)。第二緩衝器124的電源端耦接至高寫電壓(例如生成電壓VFW)。 第二緩衝器124的參考電壓端耦接至低寫電壓(例如接地電壓GND)。第二緩衝器124的致能控制端可以從前級電路(例如控制器，未繪示)接收寫信號WR。第二緩衝器受控於寫信號WR而決定是否禁能第二緩衝器124的輸出端。
假設邏輯記憶體電路110的輸出端Q的信號為邏輯「1」(亦即輸出端QB的信號為邏輯「0」)，以及假設寫信號WR為第二邏輯態(例如邏輯「1」)，則第一緩衝器123可以在寫期間將輸出端Q的信號轉換為高寫電壓(例如生成電壓VFW)，而第二緩衝器124可以在寫期間將輸出端QB的信號轉換為低寫電壓(例如接地電壓GND)。因此，當邏輯記憶體電路110的輸出端Q的信號為邏輯「1」(亦即輸出端QB的信號為邏輯「0」)時，非依電性記憶元件130的阻態被設定為低阻態LRS。以此類推，當邏輯記憶體電路110的輸出端Q的信號為邏輯「0」(亦即輸出端QB的信號為邏輯「1」)時，非依電性記憶元件130的阻態在寫期間將被重置為高阻態HRS。
於圖4所示實施例中，讀電路140包括開關141、電阻器142、開關143以及開關144。開關141的第一端作為讀電路140的輸出端，以耦接至邏輯記憶體電路110的輸出端QB。開關141的第二端作為讀電路140的第一輸入端，以耦接至非依電性記憶元件130的第一端(例如上電極TE)。開關141受控於第一讀信號RD。在正常操作期間與寫期間，開關141為截止。在讀期間，開關141為導通。開關141可以是傳輸閘(或其他開關元件/電路)， 其中所述傳輸閘的P通道閘極受控於第二讀信號RDB，而所述傳輸閘的N通道閘極受控於第一讀信號RD。
電阻器142的第一端耦接至開關141的第二端。開關143的第一端耦接至電阻器142的第二端。開關143的第二端耦接至系統電壓VDD。開關143的控制端受控於第二讀信號RDB。在正常操作期間與寫期間，開關143為截止。在讀期間，開關143為導通。開關143可以是P通道金屬氧化物半導體(P-channel metal oxide semiconductor,PMOS)電晶體(或其他開關元件/電路)，其中所述PMOS電晶體的閘極受控於第二讀信號RDB，如圖4所示。開關144的第一端作為讀電路140的第二輸入端，以耦接至非依電性記憶元件130的第二端(例如下電極BE)。開關144的第二端耦接至參考電壓(例如接地電壓GND)。開關144的控制端受控於第一讀信號RD。在正常操作期間與寫期間，開關144為截止。在讀期間，開關144為導通。開關144可以是N通道金屬氧化物半導體(N-channel metal oxide semiconductor,NMOS)電晶體(或其他開關元件/電路)，其中所述NMOS電晶體的閘極受控於第一讀信號RD，如圖4所示。
在讀期間，開關141、開關143與開關144為導通。假設非依電性記憶元件130的阻態為低阻態LRS(相當於邏輯「1」)，電阻器142與非依電性記憶元件130所形成的電阻串可以提供分壓電壓(邏輯低電壓)給開關141。開關141可以經由邏輯記憶體電路110的輸出端QB將此邏輯低電壓(相當於邏輯「0」)回存至 邏輯記憶體電路110。因此在讀期間結束後，邏輯記憶體電路110的輸出端QB的信號回復為邏輯「0」(亦即輸出端Q的信號回復為邏輯「1」)。假設非依電性記憶元件130的阻態為高阻態HRS(相當於邏輯「0」)，電阻器142與非依電性記憶元件130所形成的電阻串可以提供分壓電壓(邏輯高電壓)給開關141。開關141可以經由邏輯記憶體電路110的輸出端QB將此邏輯高電壓(相當於邏輯「1」)回存至邏輯記憶體電路110。因此在讀期間結束後，邏輯記憶體電路110的輸出端QB的信號回復為邏輯「1」(亦即輸出端Q的信號回復為邏輯「0」)。完成前述讀期間後，邏輯記憶體電路110可以進行正常操作。
圖5是依照本發明一實施例說明圖4所示電路的信號時序示意圖。圖5所示橫軸表示時間，縱軸表示電壓。如圖5所示，於進行儲存程序(寫期間WP)前，邏輯記憶體電路110的輸出端Q是高電壓準位(例如邏輯「1」)，亦即邏輯記憶體電路110的輸出端QB是邏輯「0」。當系統進入待機或關機(斷電)前，非依電性記憶體裝置400會先進行儲存程序(寫期間WP)，以將邏輯記憶體電路110的資訊/資料記錄於非依電性記憶元件130。於寫期間WP中，寫信號WR被拉昇至高電壓準位(例如邏輯「1」)，使得第二緩衝器124可以將輸出端Q的信號(邏輯「1」)轉換為高寫電壓(例如生成電壓VFW)，而第一緩衝器123可以將輸出端QB的信號(邏輯「0」)轉換為低寫電壓(例如接地電壓GND)。此時，第二緩衝器124所提供的電流從非依電性記憶元件130的上電極 TE流向非依電性記憶元件130的下電極BE，使得非依電性記憶元件130的阻態會被設定為低阻態LRS。
完成前述儲存程序(寫期間WP)後，非依電性記憶體裝置400可以進入停止供電期間NPP。在停止供電期間NPP，系統可以停止供電給邏輯記憶體電路110、寫電路120與讀電路140以減少功耗。至此，非依電性記憶體裝置400已進入待機或關機狀態/模式。
當停止供電期間NPP結束時，系統可以恢復供電給邏輯記憶體電路110、寫電路120與讀電路140。在停止供電期間NPP結束後，所述非依電性記憶體裝置400可以進行恢復程序(進入讀期間RP)，以便將非依電性記憶元件130所儲存的資訊寫回到邏輯記憶體電路110。於恢復程序中，讀信號RD被拉昇至高電壓準位(例如邏輯「1」)，使得開關141、開關143與開關144為導通。由於非依電性記憶元件130的阻態為低阻態LRS(相當於邏輯「1」)，使得邏輯記憶體電路110的輸出端QB的電壓被拉低，進而使得邏輯記憶體電路110的輸出端Q輸出高電壓準位(相當於邏輯「1」)。因此在讀期間RP結束後，邏輯記憶體電路110的輸出端QB的信號回復為邏輯「0」，亦即輸出端Q的信號回復為邏輯「1」。
圖6是依照本發明再一實施例所繪示的一種非依電性記憶體裝置600的電路方塊示意圖。非依電性記憶體裝置600包括邏輯記憶體電路110、寫電路120、非依電性記憶元件130、讀電 路140以及控制電路150。圖6所示邏輯記憶體電路110、寫電路120、非依電性記憶元件130以及讀電路140可以參照圖1至圖3的相關說明而類推。圖6所示寫電路120、非依電性記憶元件130、讀電路140以及控制電路150可以參照圖4的相關說明，故不再贅述。
請參照圖6，邏輯記憶體電路110包括反及閘111、反閘113、反閘116、開關117以及開關118。開關118受控於閘控信號GE。開關118的第一端作為邏輯記憶體電路110的輸入端D。開關118的第二端耦接至反及閘111的第二輸入端。反及閘111的第一輸入端耦接至重置信號RB。反閘116的輸入端耦接至反及閘111的輸出端。反閘116的輸出端作為邏輯記憶體電路110的輸出端Q。反及閘111的輸出端耦接至邏輯記憶體電路110的輸出端QB。反閘113的輸入端耦接至反及閘111的輸出端。開關117的第一端耦接至反閘113的輸出端。開關117的第二端耦接至反及閘111的第二輸入端。開關117受控於閘控信號GEB。
於圖6所示實施例中，讀電路140包括電阻器142、開關143、開關144以及緩衝器145。緩衝器145的輸出端作為讀電路140的輸出端，以耦接至邏輯記憶體電路110的輸出端QB。緩衝器145的輸入端作為讀電路140的第一輸入端，以耦接至非依電性記憶元件130的第一端(例如上電極TE)。緩衝器145受控於第一讀信號RD。在正常操作期間與寫期間，緩衝器145被禁能。在讀期間，緩衝器145被致能。電阻器142的第一端耦接至緩衝 器145的輸入端。開關143的第一端耦接至電阻器142的第二端。開關143的第二端耦接至系統電壓VDD。開關143的控制端受控於第二讀信號RDB。開關144的第一端作為讀電路140的第二輸入端，以耦接至非依電性記憶元件130的第二端(例如下電極BE)。開關144的第二端耦接至參考電壓(例如接地電壓GND)。開關144的控制端受控於第一讀信號RD。在正常操作期間與寫期間，開關143與開關144為截止。在讀期間，開關143與開關144為導通。
在讀期間，緩衝器145被致能而且開關143與開關144為導通。假設非依電性記憶元件130的阻態為低阻態LRS(相當於邏輯「1」)，電阻器142與非依電性記憶元件130所形成的電阻串可以提供分壓電壓(邏輯低電壓)給緩衝器145。緩衝器145可以經由邏輯記憶體電路110的輸出端QB將此邏輯低電壓(相當於邏輯「0」)回存至邏輯記憶體電路110。因此在讀期間結束後，邏輯記憶體電路110的輸出端QB的信號回復為邏輯「0」(亦即輸出端Q的信號回復為邏輯「1」)。假設非依電性記憶元件130的阻態為高阻態HRS(相當於邏輯「0」)，電阻器142與非依電性記憶元件130所形成的電阻串可以提供分壓電壓(邏輯高電壓)給緩衝器145。緩衝器145可以經由邏輯記憶體電路110的輸出端QB將此邏輯高電壓(相當於邏輯「1」)回存至邏輯記憶體電路110。因此在讀期間結束後，邏輯記憶體電路110的輸出端QB的信號回復為邏輯「1」(亦即輸出端Q的信號回復為邏輯「0」)。完成前述 讀期間後，邏輯記憶體電路110可以進行正常操作。
圖7是依照本發明又一實施例所繪示的一種非依電性記憶體裝置700的電路方塊示意圖。非依電性記憶體裝置700包括邏輯記憶體電路110、寫電路120、非依電性記憶元件130、讀電路140以及控制電路160。圖7所示邏輯記憶體電路110、寫電路120、非依電性記憶元件130以及讀電路140可以參照圖1至圖3的相關說明而類推。圖7所示寫電路120、非依電性記憶元件130以及讀電路140可以參照圖4的相關說明，故不再贅述。
於圖7所示實施例中，控制電路160包括反閘161、反及閘162、反閘163、反閘164、反及閘165以及反閘166。反閘161的輸入端可以從前級電路(例如控制器，未繪示)接收第一讀信號RD。反閘161的輸出端提供該第二讀信號RDB給邏輯記憶體電路110與讀電路140，其中第二讀信號RDB為第一讀信號RD的反相信號。反及閘162的第一輸入端可以從前級電路(例如控制器，未繪示)接收原始時脈信號CK。反及閘162的第二輸入端耦接至反閘161的輸出端，以接收第二讀信號RDB。反及閘162的輸出端提供時脈信號CK1B給邏輯記憶體電路110。反閘163的輸入端耦接至反及閘162的輸出端，以接收時脈信號CK1B。反閘163的輸出端提供時脈信號CK1給邏輯記憶體電路110，其中時脈信號CK1為時脈信號CK1B的反相信號。反閘164的輸入端接收原始時脈信號CK。反及閘165的第一輸入端耦接至反閘164的輸出端。反及閘165的第二輸入端耦接至反閘161的輸出端，以接 收第二讀信號RDB。反及閘165的輸出端提供時脈信號CK0B給邏輯記憶體電路110。反閘166的輸入端耦接至反及閘165的輸出端，以接收時脈信號CK0B。反閘166的輸出端提供時脈信號CK0給邏輯記憶體電路110。
於圖7所示實施例中，邏輯記憶體電路110包括反及閘711、傳輸閘712、反閘713、傳輸閘714、傳輸閘715、傳輸閘716、反或閘717、傳輸閘718、反閘719、傳輸閘720、傳輸閘721以及反閘722。傳輸閘721的P通道閘極受控於時脈信號CK0B。傳輸閘721的N通道閘極受控於時脈信號CK0。傳輸閘721的第一端作為邏輯記憶體電路110的輸入端D。傳輸閘721的第二端耦接至反及閘711的第二輸入端。反及閘711的第一輸入端可以從前級電路(例如控制器，未繪示)接收重置信號RB。傳輸閘712的第一端耦接至反及閘711的輸出端。傳輸閘712的P通道閘極受控於第一讀信號RD。傳輸閘712的N通道閘極受控於第二讀信號RDB。在正常操作期間與寫期間，傳輸閘712為導通。在讀期間，傳輸閘712為截止。反閘713的輸入端耦接至傳輸閘712的第二端。傳輸閘714的第一端耦接至反閘713的輸出端。傳輸閘714的第二端耦接至反及閘711的第二輸入端。傳輸閘714的P通道閘極受控於時脈信號CK0。傳輸閘714的N通道閘極受控於時脈信號CK0B。
傳輸閘715的第一端耦接至反及閘711的輸出端。傳輸閘715的N通道閘極受控於時脈信號CK1。傳輸閘715的P通道 閘極受控於時脈信號CK1B。傳輸閘716的第一端耦接至反閘713的輸入端。傳輸閘716的N通道閘極受控於第一讀信號RD。傳輸閘716的P通道閘極受控於該第二讀信號RDB。在正常操作期間與寫期間，傳輸閘716為截止。在讀期間，傳輸閘716為導通。反或閘717的第一輸入端可以從前級電路(例如控制器，未繪示)接收重置信號R，其中重置信號R為重置信號RB的反相信號。反或閘717的第二輸入端耦接至傳輸閘715的第二端。反閘722的輸入端耦接至反或閘717的輸出端。反閘722的輸出端作為邏輯記憶體電路110的輸出端QB。傳輸閘718的第一端耦接至反或閘717的輸出端。傳輸閘718的第二端耦接至邏輯記憶體電路110的輸出端Q。傳輸閘718的P通道閘極受控於第一讀信號RD。傳輸閘718的N通道閘極受控於第二讀信號RDB。在正常操作期間與寫期間，傳輸閘718為導通。在讀期間，傳輸閘718為截止。反閘719的輸入端耦接至傳輸閘718的第二端。傳輸閘720的第一端耦接至反閘719的輸出端。傳輸閘720的第二端耦接至反或閘717的第二輸入端與傳輸閘716的第二端。傳輸閘720的P通道閘極受控於時脈信號CK1。傳輸閘720的N通道閘極受控於時脈信號CK1B。
於圖7所示實施例中，寫電路120包括第一準位移位器121與第二準位移位器122。第一準位移位器121的輸入端耦接至邏輯記憶體電路110的輸出端Q。第一準位移位器121的輸出端作為寫電路120的第二輸出端，以耦接至非依電性記憶元件130 的第二端(例如下電極BE)。第二準位移位器122的輸入端耦接至邏輯記憶體電路110的輸出端QB。第二準位移位器122的輸出端作為寫電路120的第一輸出端，以耦接至非依電性記憶元件130的第一端(例如上電極TE)。
寫電路120的實現方式並不限於第一準位移位器121與第二準位移位器122。舉例來說，在另一實施例中，寫電路120包括第一緩衝器123以及第二緩衝器124。於圖7所示實施例中，第一緩衝器123的輸入端耦接至邏輯記憶體電路110的輸出端Q。第一緩衝器123的輸出端作為寫電路120的第二輸出端，以耦接至非依電性記憶元件130的第二端(例如下電極BE)。第二緩衝器124的輸入端耦接至邏輯記憶體電路110的輸出端QB。第二緩衝器124的輸出端作為寫電路120的第一輸出端，以耦接至非依電性記憶元件130的第一端(例如上電極TE)。
於圖7所示實施例中，讀電路140包括開關141、電阻器142、開關143以及開關144。開關141的第一端作為讀電路140的輸出端，以耦接至邏輯記憶體電路110的輸出端Q。開關141的第二端作為讀電路140的第一輸入端，以耦接至非依電性記憶元件130的第一端(例如上電極TE)。電阻器142的第一端耦接至開關141的第二端。開關143的第一端耦接至電阻器142的第二端。開關143的第二端耦接至系統電壓VDD。開關144的第一端作為讀電路140的第二輸入端，以耦接至非依電性記憶元件130的第二端(例如下電極BE)。開關144的第二端耦接至參考電壓 (例如接地電壓GND)。
圖8是依照本發明一實施例說明圖7所示電路的信號時序示意圖。圖8所示橫軸表示時間，縱軸表示電壓。如圖8所示，於進行儲存程序(寫期間WP)前，邏輯記憶體電路110的輸出端Q是高電壓準位(例如邏輯「1」)，亦即邏輯記憶體電路110的輸出端QB是邏輯「0」。當系統進入待機或關機(斷電)前，非依電性記憶體裝置700會先進行儲存程序(寫期間WP)，以將邏輯記憶體電路110的資訊/資料記錄於非依電性記憶元件130。於寫期間WP中，寫信號WR被拉昇至高電壓準位(例如邏輯「1」)，使得第一緩衝器123可以將輸出端Q的信號(邏輯「1」)轉換為高寫電壓(例如生成電壓VFW)，而第二緩衝器124可以將輸出端QB的信號(邏輯「0」)轉換為低寫電壓(例如接地電壓GND)。此時，第一緩衝器123所提供的電流從非依電性記憶元件130的下電極BE流向非依電性記憶元件130的上電極TE，使得非依電性記憶元件130的阻態會被重置為高阻態HRS。
完成前述儲存程序(寫期間WP)後，非依電性記憶體裝置700可以進入停止供電期間NPP。在停止供電期間NPP，系統可以停止供電給邏輯記憶體電路110、寫電路120與讀電路140以減少功耗。至此，非依電性記憶體裝置700已進入待機或關機狀態/模式。
當停止供電期間NPP結束時，系統可以恢復供電給邏輯記憶體電路110、寫電路120與讀電路140。在停止供電期間NPP 結束後，所述非依電性記憶體裝置700可以進行恢復程序(進入讀期間RP)，以便將非依電性記憶元件130所儲存的資訊寫回到邏輯記憶體電路110。於恢復程序中，讀信號RD被拉昇至高電壓準位(例如邏輯「1」)，使得開關141、開關143與開關144為導通。由於非依電性記憶元件130的阻態為高阻態HRS(相當於邏輯「1」)，使得邏輯記憶體電路110的輸出端Q的電壓被拉高，進而使得邏輯記憶體電路110的輸出端QB輸出低電壓準位(相當於邏輯「0」)。因此在讀期間RP結束後，邏輯記憶體電路110的輸出端Q的信號回復為邏輯「1」，亦即輸出端QB的信號回復為邏輯「0」。
圖9是依照本發明更一實施例所繪示的一種非依電性記憶體裝置900的電路方塊示意圖。非依電性記憶體裝置900包括邏輯記憶體電路110、寫電路120、非依電性記憶元件130、讀電路140以及控制電路160。圖9所示邏輯記憶體電路110、寫電路120、非依電性記憶元件130以及讀電路140可以參照圖1至圖3的相關說明而類推。圖9所示寫電路120、非依電性記憶元件130、讀電路140以及控制電路160可以參照圖7的相關說明，故不再贅述。
請參照圖9，邏輯記憶體電路110包括反及閘711、反閘713、反或閘717、反閘719、反閘722、開關723、開關724、緩衝器725、開關726以及開關727。開關727的第一端作為邏輯記憶體電路110的輸入端D。開關727的第二端耦接至反及閘711 的第二輸入端。開關727受控於時脈信號CK0。反及閘711的第一輸入端耦接至重置信號RB。反閘713的輸入端耦接至反及閘711的輸出端。開關723的第一端耦接至反閘713的輸出端。開關723的第二端耦接至反及閘711的第二輸入端。開關723受控於時脈信號CK0B。開關724的第一端耦接至反及閘711的輸出端。開關724受控於時脈信號CK1。緩衝器725的輸出端耦接至反閘713的輸入端。緩衝器725受控於讀信號RD。
反或閘717的第一輸入端耦接至重置信號R。反或閘717的第二輸入端耦接至開關724的第二端。反或閘717的輸出端耦接至邏輯記憶體電路110的輸出端Q。反閘722的輸入端耦接至反或閘717的輸出端。反閘722的輸出端作為邏輯記憶體電路110的輸出端QB。反閘719的輸入端耦接至反或閘717的輸出端。開關726的第一端耦接至反閘719的輸出端。開關726的第二端耦接至反或閘717的第二輸入端與緩衝器725的輸入端。開關726受控於時脈信號CK1B。
於圖9所示實施例中，讀電路140包括電阻器142、開關143、開關144以及緩衝器145。緩衝器145的輸出端作為讀電路140的輸出端，以耦接至邏輯記憶體電路110的輸出端Q。圖9所示讀電路140可以參照圖6的相關說明而類推，故不再贅述。
值得注意的是，在不同的應用情境中，上述多個實施例所述邏輯記憶體電路110、寫電路120及/或讀電路140的相關功能可以利用一般的硬體描述語言(hardware description languages，例如Verilog HDL或VHDL)或其他合適的編程語言來實現為韌體或硬體。可執行所述相關功能的韌體可以被佈置為任何已知的計算機可存取媒體(computer-accessible medias)，例如磁帶(magnetic tapes)、半導體(semiconductors)記憶體、磁盤(magnetic disks)或光盤(compact disks，例如CD-ROM或DVD-ROM)，或者可通過互聯網(Internet)、有線通信(wired communication)、無線通信(wireless communication)或其它通信介質傳送所韌體。所述韌體可以被存放在計算機的可存取媒體中，以便於由計算機的處理器來存取/執行所述韌體的編程碼(programming codes)。另外，本發明的裝置和方法可以通過硬體和軟體的組合來實現。
綜上所述，本發明諸實施例所述非依電性記憶體裝置及其操作方法可以利用特定的架構結合邏輯記憶體電路110與非依電性記憶元件130。在正常操作期間，寫電路120以及讀電路140被禁能。因此，非依電性記憶元件130在正常操作期間不會影響邏輯記憶體電路的運作。在寫期間，讀電路140被禁能，而寫電路120被致能以將邏輯記憶體電路110的經儲存資料寫入(備份至)非依電性記憶元件130。在讀期間，寫電路120被禁能，而讀電路140被致能以將非依電性記憶元件130的資料回存至邏輯記憶體電路110。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的 精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
100‧‧‧非依電性記憶體裝置
110‧‧‧邏輯記憶體電路
120‧‧‧寫電路
130‧‧‧非依電性記憶元件
140‧‧‧讀電路
BE‧‧‧下電極
D‧‧‧輸入端
Q、QB‧‧‧輸出端
TE‧‧‧上電極

Claims (16)

  1. 一種非依電性記憶體裝置，包括：一邏輯記憶體電路；一非依電性記憶元件；一寫電路，其一輸入端耦接至該邏輯記憶體電路的一輸出端以接收該邏輯記憶體電路的一經儲存資料，該寫電路的一第一輸出端耦接至該非依電性記憶元件的一第一端，該寫電路的一第二輸出端耦接至該非依電性記憶元件的一第二端，其中在一寫期間該寫電路將該經儲存資料寫入該非依電性記憶元件；以及一讀電路，其一第一輸入端耦接至該非依電性記憶元件的該第一端，該讀電路的一第二輸入端耦接至該非依電性記憶元件的該第二端，該讀電路的一輸出端耦接至該邏輯記憶體電路的該輸出端，其中在一讀期間該讀電路經由該邏輯記憶體電路的該輸出端將該非依電性記憶元件的資料回存至該邏輯記憶體電路。
  2. 如申請專利範圍第1項所述的非依電性記憶體裝置，其中該邏輯記憶體電路包括：一反及閘，其一第一輸入端耦接至一重置信號；一第一傳輸閘，其一第一端耦接至該反及閘的一輸出端，該第一傳輸閘的一第二端耦接至該邏輯記憶體電路的該輸出端，該第一傳輸閘的一P通道閘極受控於一第一讀信號，該第一傳輸閘的一N通道閘極受控於一第二讀信號，其中該第二讀信號為該第一讀信號的反相信號，其中在一正常操作期間與該寫期間該第一 傳輸閘為導通，以及在該讀期間該第一傳輸閘為截止；一第一反閘，其一輸入端耦接至該第一傳輸閘的該第二端；以及一第二傳輸閘，其一第一端耦接至該第一反閘的一輸出端，該第二傳輸閘的一第二端耦接至該反及閘的一第二輸入端，該第二傳輸閘的一P通道閘極受控於一第一閘控信號，該第二傳輸閘的一N通道閘極受控於一第二閘控信號，其中該第二閘控信號為該第一閘控信號的反相信號。
  3. 如申請專利範圍第2項所述的非依電性記憶體裝置，其中該邏輯記憶體電路更包括：一第三傳輸閘，其一第一端作為該邏輯記憶體電路的一輸入端，該第三傳輸閘的一第二端耦接至該反及閘的該第二輸入端，該第三傳輸閘的一P通道閘極受控於該第二閘控信號，該第三傳輸閘的一N通道閘極受控於該第一閘控信號。
  4. 如申請專利範圍第2項所述的非依電性記憶體裝置，更包括：一第二反閘，其一輸入端接收該第一讀信號，該第二反閘的一輸出端提供該第二讀信號；一第二反及閘，其一第一輸入端接收一原始閘控信號，該第二反及閘的一第二輸入端耦接至該第二反閘的該輸出端，該第二反及閘的一輸出端提供該第二閘控信號；以及一第三反閘，其一輸入端耦接至該第二反及閘的該輸出端以 接收該第二閘控信號，該第三反閘的一輸出端提供該第一閘控信號。
  5. 如申請專利範圍第1項所述的非依電性記憶體裝置，其中該邏輯記憶體電路包括：一反及閘，其一第一輸入端耦接至一重置信號，該反及閘的一輸出端耦接至該邏輯記憶體電路的該輸出端；一第一反閘，其一輸入端耦接至該反及閘的該輸出端；以及一第一開關，其一第一端耦接至該第一反閘的一輸出端，該第一開關的一第二端耦接至該反及閘的一第二輸入端，該第一開關受控於一第一閘控信號。
  6. 如申請專利範圍第5項所述的非依電性記憶體裝置，其中該邏輯記憶體電路更包括：一第二開關，其一第一端作為該邏輯記憶體電路的一輸入端，該第二開關的一第二端耦接至該反及閘的該第二輸入端，該第二開關受控於一第二閘控信號，其中該第二閘控信號為該第一閘控信號的反相信號。
  7. 如申請專利範圍第1項所述的非依電性記憶體裝置，其中該邏輯記憶體電路包括：一第一反及閘，其一第一輸入端耦接至一第一重置信號；一第一傳輸閘，其一第一端耦接至該第一反及閘的一輸出端，該第一傳輸閘的一P通道閘極受控於一第一讀信號，該第一傳輸閘的一N通道閘極受控於一第二讀信號，其中該第二讀信號 為該第一讀信號的反相信號，其中在一正常操作期間與該寫期間該第一傳輸閘為導通，以及在該讀期間該第一傳輸閘為截止；一第一反閘，其一輸入端耦接至該第一傳輸閘的一第二端；一第二傳輸閘，其一第一端耦接至該第一反閘的一輸出端，該第二傳輸閘的一第二端耦接至該第一反及閘的一第二輸入端，該第二傳輸閘的一P通道閘極受控於一第一時脈信號，該第二傳輸閘的一N通道閘極受控於一第二時脈信號，其中該第二時脈信號為該第一時脈信號的反相信號；一第三傳輸閘，其一第一端耦接至該第一反及閘的該輸出端，該第三傳輸閘的一N通道閘極受控於一第三時脈信號，該第三傳輸閘的一P通道閘極受控於一第四時脈信號，其中該第四時脈信號為該第三時脈信號的反相信號；一第四傳輸閘，其一第一端耦接至該第一反閘的該輸入端，該第四傳輸閘的一N通道閘極受控於該第一讀信號，該第四傳輸閘的一P通道閘極受控於該第二讀信號，其中在該正常操作期間與該寫期間該第四傳輸閘為截止，以及在該讀期間該第四傳輸閘為導通；一反或閘，其一第一輸入端耦接至一第二重置信號，該反或閘的一第二輸入端耦接至該第三傳輸閘的一第二端，其中該第二重置信號為該第一重置信號的反相信號；一第五傳輸閘，其一第一端耦接至該反或閘的一輸出端，該第五傳輸閘的一第二端耦接至該邏輯記憶體電路的該輸出端，該 第五傳輸閘的一P通道閘極受控於該第一讀信號，該第五傳輸閘的一N通道閘極受控於該第二讀信號，其中在該正常操作期間與該寫期間該第五傳輸閘為導通，以及在該讀期間該第五傳輸閘為截止；一第二反閘，其一輸入端耦接至該第五傳輸閘的該第二端；以及一第六傳輸閘，其一第一端耦接至該第二反閘的一輸出端，該第六傳輸閘的一第二端耦接至該反或閘的該第二輸入端與該第四傳輸閘的一第二端，該第六傳輸閘的一P通道閘極受控於該第三時脈信號，該第六傳輸閘的一N通道閘極受控於該第四時脈信號。
  8. 如申請專利範圍第7項所述的非依電性記憶體裝置，更包括：一第三反閘，其一輸入端接收該第一讀信號，該第三反閘的一輸出端提供該第二讀信號；一第二反及閘，其一第一輸入端接收一原始時脈信號，該第二反及閘的一第二輸入端耦接至該第三反閘的該輸出端，該第二反及閘的一輸出端提供該第四時脈信號；一第四反閘，其一輸入端耦接至該第二反及閘的該輸出端以接收該第四時脈信號，該第四反閘的一輸出端提供該第三時脈信號；一第五反閘，其一輸入端接收該原始時脈信號； 一第三反及閘，其一第一輸入端耦接至該第五反閘的一輸出端，該第三反及閘的一第二輸入端耦接至該第三反閘的該輸出端，該第三反及閘的一輸出端提供該第二時脈信號；以及一第六反閘，其一輸入端耦接至該第三反及閘的該輸出端以接收該第二時脈信號，該第六反閘的一輸出端提供該第一時脈信號。
  9. 如申請專利範圍第1項所述的非依電性記憶體裝置，其中該邏輯記憶體電路包括：一第一反及閘，其一第一輸入端耦接至一第一重置信號；一第一反閘，其一輸入端耦接至該第一反及閘的一輸出端；一第一開關，其一第一端耦接至該第一反閘的一輸出端，該第一開關的一第二端耦接至該第一反及閘的一第二輸入端，該第一開關受控於一第一時脈信號；一第二開關，其一第一端耦接至該第一反及閘的該輸出端，該第二開關受控於一第二時脈信號；一緩衝器，其一輸出端耦接至該第一反閘的該輸入端，該緩衝器受控於一讀信號；一反或閘，其一第一輸入端耦接至一第二重置信號，該反或閘的一第二輸入端耦接至該第二開關的一第二端，其中該第二重置信號為該第一重置信號的反相信號；一第二反閘，其一輸入端耦接至該反或閘的一輸出端；以及一第三開關，其一第一端耦接至該第二反閘的一輸出端，該 第三開關的一第二端耦接至該反或閘的該第二輸入端與該緩衝器的一輸入端，該第三開關受控於一第三時脈信號，其中該第三時脈信號為該第二時脈信號的反相信號。
  10. 如申請專利範圍第1項所述的非依電性記憶體裝置，其中該寫電路包括：一第一準位移位器，其一輸入端耦接至該邏輯記憶體電路的該輸出端，該第一準位移位器的一輸出端作為該寫電路的該第二輸出端，該第一準位移位器受控於一寫信號，其中當該寫信號為一第一邏輯態時該第一準位移位器的該輸出端被禁能，而當該寫信號為一第二邏輯態時該第一準位移位器的該輸出端依照該邏輯記憶體電路的該輸出端的信號而決定輸出一高寫電壓或一低寫電壓，其中該高寫電壓與該低寫電壓的電壓差大於該非依電性記憶元件的一閾電壓；以及一第二準位移位器，其一輸入端耦接至該邏輯記憶體電路的一第二輸出端，該第二準位移位器的一輸出端作為該寫電路的該第一輸出端，該第二準位移位器受控於該寫信號，其中當該寫信號為該第一邏輯態時該第二準位移位器的該輸出端被禁能，而當該寫信號為該第二邏輯態時該第二準位移位器的該輸出端依照該邏輯記憶體電路的該第二輸出端的信號而決定輸出該高寫電壓或該低寫電壓。
  11. 如申請專利範圍第1項所述的非依電性記憶體裝置，其中該寫電路包括： 一第一緩衝器，其一輸入端耦接至該邏輯記憶體電路的該輸出端，該第一緩衝器的一輸出端作為該寫電路的該第二輸出端，該第一緩衝器的一電源端耦接至一高寫電壓，該第一緩衝器的一參考電壓端耦接至一低寫電壓，其中該高寫電壓與該低寫電壓的電壓差大於該非依電性記憶元件的一閾電壓，以及該第一緩衝器受控於一寫信號而決定是否禁能該第一緩衝器的該輸出端；以及一第二緩衝器，其一輸入端耦接至該邏輯記憶體電路的一第二輸出端，該第二緩衝器的一輸出端作為該寫電路的該第一輸出端，該第二緩衝器的一電源端耦接至該高寫電壓，該第二緩衝器的一參考電壓端耦接至該低寫電壓，其中該第二緩衝器受控於該寫信號而決定是否禁能該第二緩衝器的該輸出端。
  12. 如申請專利範圍第1項所述的非依電性記憶體裝置，其中該讀電路包括：一第一開關，其一第一端作為該讀電路的該輸出端以耦接至該邏輯記憶體電路的該輸出端，該第一開關的一第二端作為該讀電路的該第一輸入端以耦接至該非依電性記憶元件的該第一端，該第一開關受控於一第一讀信號，其中在一正常操作期間與該寫期間該第一開關為截止，以及在該讀期間該第一開關為導通；一電阻器，其一第一端耦接至該第一開關的該第二端；一第二開關，其第一端耦接至該電阻器的一第二端，該第二開關的一第二端耦接至一系統電壓，該第二開關的一控制端受控於一第二讀信號，其中在該正常操作期間與該寫期間該第二開關 為截止，以及在該讀期間該第二開關為導通；以及一第三開關，其第一端作為該讀電路的該第二輸入端以耦接至該非依電性記憶元件的該第二端，該第三開關的一第二端耦接至一參考電壓，該第三開關的一控制端受控於該第一讀信號，其中在該正常操作期間與該寫期間該第三開關為截止，以及在該讀期間該第三開關為導通。
  13. 如申請專利範圍第1項所述的非依電性記憶體裝置，其中該讀電路包括：一緩衝器，其一輸出端作為該讀電路的該輸出端以耦接至該邏輯記憶體電路的該輸出端，該緩衝器的一輸入端作為該讀電路的該第一輸入端以耦接至該非依電性記憶元件的該第一端，該緩衝器受控於一第一讀信號，其中在一正常操作期間與該寫期間該緩衝器被禁能，以及在該讀期間該緩衝器被致能；一電阻器，其一第一端耦接至該緩衝器的該輸入端；一第一開關，其第一端耦接至該電阻器的一第二端，該第一開關的一第二端耦接至一系統電壓，該第一開關的一控制端受控於一第二讀信號，其中在該正常操作期間與該寫期間該第一開關為截止，以及在該讀期間該第一開關為導通；以及一第二開關，其第一端作為該讀電路的該第二輸入端以耦接至該非依電性記憶元件的該第二端，該第二開關的一第二端耦接至一參考電壓，該第二開關的一控制端受控於該第一讀信號，其中在該正常操作期間與該寫期間該第二開關為截止，以及在該讀 期間該第二開關為導通。
  14. 一種非依電性記憶體裝置的操作方法，包括：配置一邏輯記憶體電路、一非依電性記憶元件、一寫電路以及一讀電路於該非依電性記憶體裝置，其中該寫電路的一輸入端耦接至該邏輯記憶體電路的一輸出端，該寫電路的一第一輸出端耦接至該非依電性記憶元件的一第一端，該寫電路的一第二輸出端耦接至該非依電性記憶元件的一第二端，該讀電路的一第一輸入端耦接至該非依電性記憶元件的該第一端，該讀電路的一第二輸入端耦接至該非依電性記憶元件的該第二端，該讀電路的一輸出端耦接至該邏輯記憶體電路的該輸出端；由該寫電路在一寫期間將該邏輯記憶體電路的一經儲存資料寫入該非依電性記憶元件；以及由該讀電路在一讀期間經由該邏輯記憶體電路的該輸出端將該非依電性記憶元件的資料回存至該邏輯記憶體電路。
  15. 如申請專利範圍第14項所述的操作方法，其中該非依電性記憶元件包括一電阻性記憶元件，其中該電阻性記憶元件的上電極與下電極分別做為所述非依電性記憶元件的該第一端與該第二端。
  16. 如申請專利範圍第14項所述的操作方法，更包括：在一正常操作期間禁能該寫電路以及該讀電路；在該寫期間禁能該讀電路；在該寫期間致能該寫電路，以便將該邏輯記憶體電路的該經 儲存資料寫入該非依電性記憶元件；在該讀期間禁能該寫電路；以及在該讀期間致能該讀電路，以便將該非依電性記憶元件的資料回存至該邏輯記憶體電路。
TW105103646A 2016-02-04 2016-02-04 非依電性記憶體裝置及其操作方法 TWI584290B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
TW105103646A TWI584290B (zh) 2016-02-04 2016-02-04 非依電性記憶體裝置及其操作方法
US15/414,643 US9984750B2 (en) 2016-02-04 2017-01-25 Non-volatile memory device and operating method thereof
CN201710064030.2A CN107039073B (zh) 2016-02-04 2017-02-04 非依电性存储器装置及其操作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW105103646A TWI584290B (zh) 2016-02-04 2016-02-04 非依電性記憶體裝置及其操作方法

Publications (2)

Publication Number Publication Date
TWI584290B true TWI584290B (zh) 2017-05-21
TW201729206A TW201729206A (zh) 2017-08-16

Family

ID=59367697

Family Applications (1)

Application Number Title Priority Date Filing Date
TW105103646A TWI584290B (zh) 2016-02-04 2016-02-04 非依電性記憶體裝置及其操作方法

Country Status (3)

Country Link
US (1) US9984750B2 (zh)
CN (1) CN107039073B (zh)
TW (1) TWI584290B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI640996B (zh) * 2017-12-21 2018-11-11 新唐科技股份有限公司 記憶體電路及其測試方法
TWI782637B (zh) * 2021-07-26 2022-11-01 新唐科技股份有限公司 增量型類比數位轉換器與使用其的電路系統

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050128791A1 (en) * 2003-12-13 2005-06-16 Hynix Semiconductor Inc. Phase change resistor cell and nonvolatile memory device using the same
US7307872B2 (en) * 2005-05-30 2007-12-11 Hynix Semiconductor Inc. Nonvolatile semiconductor static random access memory device
US7944734B2 (en) * 2007-03-12 2011-05-17 International Business Machines Corporation Integrating nonvolatile memory capability within SRAM devices
US8295079B2 (en) * 2007-08-31 2012-10-23 Tokyo Institute Of Technology Nonvolatile SRAM/latch circuit using current-induced magnetization reversal MTJ
US20130229849A1 (en) * 2012-03-05 2013-09-05 Fujitsu Semiconductor Limited Nonvolatile latch circuit and memory device
US20130308373A1 (en) * 2012-05-18 2013-11-21 Alexander Mikhailovich Shukh Nonvolatile Latch Circuit
TWI441185B (zh) * 2010-05-12 2014-06-11 Ind Tech Res Inst 非揮發性靜態隨機存取記憶體及其操作方法
US20150022251A1 (en) * 2009-11-20 2015-01-22 Semiconductor Energy Laboratory Co., Ltd. Nonvolatile latch circuit and logic circuit, and semiconductor device using the same
TWI492233B (zh) * 2011-08-09 2015-07-11 Flashsilicon Inc 非揮發性靜態隨機存取記憶體裝置及其操作方法
JP2015207326A (ja) * 2014-04-18 2015-11-19 株式会社フローディア 不揮発性半導体記憶装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000003424A (ja) * 1998-04-17 2000-01-07 Hitachi Ltd メモリ内容移行制御部を備えたｉｃカ―ド及びｉｃカ―ドのデ―タ記憶方法
JP4339534B2 (ja) * 2001-09-05 2009-10-07 富士通マイクロエレクトロニクス株式会社 メモリチップとロジックチップとを搭載し，メモリチップの試験を可能にした半導体装置
KR100479810B1 (ko) * 2002-12-30 2005-03-31 주식회사 하이닉스반도체 불휘발성 메모리 장치
US7796424B2 (en) * 2007-06-21 2010-09-14 Qimonda North America Corp. Memory device having drift compensated read operation and associated method
CN101571831A (zh) * 2008-04-30 2009-11-04 国际商业机器公司 存储器子***及管理方法、包含该子***的计算机***
CN102763331B (zh) * 2011-02-07 2014-11-26 松下电器产业株式会社 非易失性闩锁电路、非易失性触发电路及非易失性信号处理装置
JP5527249B2 (ja) * 2011-02-18 2014-06-18 ミツミ電機株式会社 複合デバイスシステム
KR101813175B1 (ko) 2011-02-21 2017-12-29 삼성전자주식회사 논리 회로, 상기 논리 회로를 포함하는 집적 회로 및 상기 집적 회로의 동작 방법
JP5888387B1 (ja) * 2014-10-22 2016-03-22 ミツミ電機株式会社 電池保護回路及び電池保護装置、並びに電池パック
TWI556103B (zh) * 2016-02-05 2016-11-01 新唐科技股份有限公司 記憶體裝置及其資料存取方法

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050128791A1 (en) * 2003-12-13 2005-06-16 Hynix Semiconductor Inc. Phase change resistor cell and nonvolatile memory device using the same
US7307872B2 (en) * 2005-05-30 2007-12-11 Hynix Semiconductor Inc. Nonvolatile semiconductor static random access memory device
US7944734B2 (en) * 2007-03-12 2011-05-17 International Business Machines Corporation Integrating nonvolatile memory capability within SRAM devices
US8295079B2 (en) * 2007-08-31 2012-10-23 Tokyo Institute Of Technology Nonvolatile SRAM/latch circuit using current-induced magnetization reversal MTJ
US20150022251A1 (en) * 2009-11-20 2015-01-22 Semiconductor Energy Laboratory Co., Ltd. Nonvolatile latch circuit and logic circuit, and semiconductor device using the same
TWI441185B (zh) * 2010-05-12 2014-06-11 Ind Tech Res Inst 非揮發性靜態隨機存取記憶體及其操作方法
TWI492233B (zh) * 2011-08-09 2015-07-11 Flashsilicon Inc 非揮發性靜態隨機存取記憶體裝置及其操作方法
US20130229849A1 (en) * 2012-03-05 2013-09-05 Fujitsu Semiconductor Limited Nonvolatile latch circuit and memory device
US20130308373A1 (en) * 2012-05-18 2013-11-21 Alexander Mikhailovich Shukh Nonvolatile Latch Circuit
JP2015207326A (ja) * 2014-04-18 2015-11-19 株式会社フローディア 不揮発性半導体記憶装置

Also Published As

Publication number Publication date
US20170229177A1 (en) 2017-08-10
CN107039073A (zh) 2017-08-11
TW201729206A (zh) 2017-08-16
US9984750B2 (en) 2018-05-29
CN107039073B (zh) 2021-02-02

Similar Documents

Publication Publication Date Title
TWI441185B (zh) 非揮發性靜態隨機存取記憶體及其操作方法
JP6337997B2 (ja) 集積回路
JP5010700B2 (ja) 半導体集積回路
TWI579841B (zh) Memory circuit
JP4995360B1 (ja) 不揮発性ラッチ回路および不揮発性フリップフロップ回路
JP5226158B1 (ja) 不揮発性ラッチ回路、不揮発性フリップフロップ回路および不揮発性信号処理装置
JP5075294B2 (ja) 不揮発性ラッチ回路、不揮発性フリップフロップ回路および不揮発性信号処理装置
US9159409B2 (en) Method and apparatus for providing complimentary state retention
TW201320079A (zh) 非揮發性隨機存取記憶體及其操作方法
Ohsawa et al. A 1.5 nsec/2.1 nsec random read/write cycle 1Mb STT-RAM using 6T2MTJ cell with background write for nonvolatile e-memories
US8004872B2 (en) Floating source line architecture for non-volatile memory
JP2008085770A (ja) 不揮発ラッチ回路および不揮発性フリップフロップ回路
US9153318B2 (en) Semiconductor device, and microprocessor, processor, system, data storage system and memory system including the semiconductor device for generating current supplied to write path
TW201126523A (en) Recording method of nonvolatile memory and nonvolatile memory
TW201921355A (zh) 使用２ｔ—２ｓ的靜態隨機存取記憶體
TWI584290B (zh) 非依電性記憶體裝置及其操作方法
CN112185445B (zh) 利用隧道场效应管抑制漏电的混合非易失性随机存储器
TW201447890A (zh) 狀態保留邏輯胞元
US10541011B1 (en) Electronic device
TWI640996B (zh) 記憶體電路及其測試方法
US20170131910A1 (en) Register having non-volatile memory for backing up and restoring volatile memory
US9847115B2 (en) Electronic device
TWI761000B (zh) 記憶體裝置及其操作方法
CN111164892B (zh) 半导体电路及其控制方法
TW201944412A (zh) 非揮發性記憶電路